JP2019192887A - 電子機器及び配線基板 - Google Patents

Abstract

【課題】外部から到来する電磁ノイズに対する耐性を高める。【解決手段】電子装置は、互いに同じ電位の電圧が印加される複数の端子を有する半導体装置及び半導体装置が搭載された搭載領域を有する配線基板を含む。配線基板は、複数の端子のうちの１つの端子が接続される接続部から搭載領域の内側を経由して複数の端子のうちの他の端子が接続される接続部に至る基板上配線を有する。【選択図】図４Ａ

Description

本発明は、電子機器及び配線基板に関する。

半導体チップをパッケージングした半導体装置と、半導体装置を搭載した配線基板とを含む電子機器におけるノイズ対策に関する技術として、以下の技術が知られている。

例えば、特許文献１には、複数の電源ピンと複数の信号ピンを有するＬＳＩが実装される多層プリント配線板において、複数の電源ピンの一部または全部がインダクタンスパターンを介して電源パターンと接続されるよう構成した多層プリント配線板が記載されている。

特開平９−３２６４５１号公報

半導体チップをパッケージングした半導体装置は、電源を強化することを目的として、互いに同じ電位の電圧が印加される複数の電源端子を有する場合がある。複数の電源端子を有する半導体装置は、複数の電源端子のうちの１つから、ワイヤ、半導体チップの内部に形成されたチップ内配線及びワイヤを経由して複数の電源端子のうちの他の１つに至る導電経路を含み得る。このような導電経路を有する半導体装置が搭載される配線基板は、複数の電源端子の各々を互いに接続する基板上配線を含み得る。ここで、外部から到来するノイズに対する耐性を高めることを目的として、配線基板には、半導体装置が搭載される搭載領域を覆うグランドパターンが設けられる場合がある。半導体装置が搭載される搭載領域にグランドパターンが設けられる場合、複数の電源端子の各々を互いに接続する基板上配線は、半導体装置が搭載される搭載領域を迂回するように配置される。この場合、半導体装置の内部に形成される上記導電経路と、複数の電源端子の各々を互いに接続する上記基板上配線と、によって導電ループが形成され、外部から到来する電磁ノイズに対する耐性が低下するおそれがある。例えば、導電ループの内側を貫く磁束が変化すると、電磁誘導によって電源電圧が変動し、これによって回路動作が不安定となったり、回路素子が破壊したりするおそれがある。

本発明は、上記の点に鑑みてなされたものであり、外部から到来する電磁ノイズに対する耐性を高めることを目的とする。

本発明に係る電子機器は、互いに同じ電位の電圧が印加される複数の端子を有する半導体装置及び前記半導体装置が搭載された搭載領域を有する配線基板を含む電子機器であって、前記配線基板は、前記複数の端子のうちの１つの端子が接続される接続部から前記搭載領域の内側を経由して前記複数の端子のうちの他の端子が接続される接続部に至る基板上配線を有する。

本発明に係る配線基板は、互いに同じ電位の電圧が印加される複数の端子を有する半導体装置を搭載するための搭載領域と、前記複数の端子のうちの１つの端子が接続される接続部から前記搭載領域の内側を経由して前記複数の端子のうちの他の端子が接続される接続部に至る基板上配線と、を有する。

本発明によれば、外部から到来する電磁ノイズに対する耐性を高めることが可能となる。

本発明の第１の実施形態に係る電子機器１の概略的な構成の一例を示す平面図である。 図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。 本発明の実施形態に係る半導体装置の内部構造の一例を示す平面図である。 本発明の実施形態に係る配線基板に形成された配線パターンの一例を示す平面図である。 本発明の実施形態に係る半導体装置の内部構造、半導体装置に形成された導電経路及び配線基板に形成された基板上配線を併せて示した平面図である。 図４Ａに示される各要素のうち導電経路及び基板上配線を抽出して示した平面図である。 比較例に係る電子機器の構成の一例を示す平面図である。 図５Ａに示される各要素のうち、導電経路及び基板上配線を抽出して示した平面図である。 本発明の第２の実施形態に係る電子機器の構成の一例を示す平面図である。 図６Ａに示される各要素のうち、導電経路及び基板上配線を抽出して示した平面図である。 本発明の第３の実施形態に係る電子機器の構成の一例を示す平面図である。 図７Ａに示される各要素のうち、導電経路及び基板上配線を抽出して示した平面図である。 本発明の第４の実施形態に係る電子機器の構成の一例を示す平面図である。 図８Ａに示される各要素のうち、導電経路及び基板上配線を抽出して示した平面図である。 本発明の第５の実施形態に係る電子機器の構成の一例を示す平面図である。 本発明の実施形態に係る配線基板の第１の面に形成される配線パターンの一例を示す平面図である。 本発明の実施形態に係る配線基板の第２の面に形成される配線パターンの一例を示す平面図である。 図９Ａにおける９Ｄ−９Ｄ線に沿った断面図である。 本発明の第６の実施形態に係る電子機器の構成の一例を示す平面図である。 本発明の実施形態に係る配線基板の第１の面に形成された配線パターンの一例を示す平面図である。 本発明の実施形態に係る配線基板の第２の面に形成される配線パターンの一例を示す平面図である。 図１０Ａにおける１０Ｄ−１０Ｄ線に沿った断面図である。

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与している。

[第１の実施形態]
図１Ａは、本発明の第１の実施形態に係る電子機器１の概略的な構成の一例を示す平面図である。図１Ｂは、図１Ａにおける１Ｂ−１Ｂ線に沿った断面図である。電子機器１は、配線基板１０と、配線基板１０に搭載された半導体装置２０とを含んで構成されている。

図２は、半導体装置２０の内部構造の一例を示す平面図である。半導体装置２０は、集積回路が形成された半導体チップ２１と、半導体チップ２１にワイヤ２２を介して接続された複数の端子２３と、半導体チップ２１を封止する封止部材２４とを含んで構成されている。本実施形態において、半導体装置２０の平面視における外形は、略矩形である。半導体装置２０は、例えば、ＱＦＰ（Quad Flat Package）のパッケージ形態を有していてもよい。

本実施形態において、複数の端子２３には、互いに同じ電位の電源電圧ＶＤＤが印加される２つの電源端子２３Ｐａ、２３Ｐｂが含まれている。電源端子２３Ｐａは、半導体装置２０のコーナ部２５Ａの近傍に配置され、ワイヤ２２を介して半導体チップ２１に接続されている。電源端子２３Ｐｂは、半導体装置２０のコーナ部２５Ａの対角となるコーナ部２５Ｂの近傍に配置され、ワイヤ２２を介して半導体チップの、電源端子２３Ｐａが接続された箇所とは異なる箇所に接続されている。半導体装置２０が、複数の電源端子２３Ｐａ及び２３Ｐｂを有することで、半導体チップ２１の面内における電源電圧の均一性を高めることができる。

半導体装置２０は、電源端子２３Ｐａ、ワイヤ２２、半導体チップ２１内に形成されたチップ内配線（図示せず）、及びワイヤ２２を経由して、電源端子２３Ｐｂに至る導電経路２６を有する。なお、導電経路２６の、半導体チップ２１の内部を通過する部分は、必ずしも図２に例示するような直線状に限らず、屈曲していても構わない。

図３は、配線基板１０に形成された配線パターンの一例を示す平面図である。配線基板１０は、半導体装置２０の複数の端子２３が接続される接続部としての複数のランド１１を有する。複数のランド１１には、電源端子２３Ｐａが接続されるランド１１Ｐａ及び電源端子２３Ｐｂが接続されるランド１１Ｐｂが含まれている。配線基板１０は、ランド１１Ｐａ、搭載領域３０の内側及びランド１１Ｐｂを経由する基板上配線１２を有する。このように、ランド１１Ｐａ及び１１Ｐｂを、基板上配線１２によって相互に接続することで、半導体装置２０の電源端子２３Ｐａ及び２３Ｐｂに、それぞれ、同じ電位を有する電源電圧ＶＤＤを供給することが可能となる。

図４Ａは、半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６及び配線基板１０に形成された基板上配線１２を併せて示した平面図である。図４Ｂは、図４Ａに示される各要素のうち、導電経路２６及び基板上配線１２を抽出して示した平面図である。本実施形態に係る電子機器１によれば、半導体装置２０に形成された導電経路２６と、配線基板１０に形成された基板上配線１２とが、電気的に接続され、これにより、導電ループ４０が構成される。導電ループ４０は、ループアンテナとして作用するおそれがあり、外部から到来する電磁ノイズによって、導電ループ４０の内側を貫く磁束が変化すると、電磁誘導によって導電経路２６及び基板上配線１２の電位（すなわち、電源電圧ＶＤＤの電位）が変動する。このような電位変動を抑制するためには、導電ループ４０の内側領域（図４Ｂにおいてハッチングで示された領域）の面積を可能な限り小さくすることが好ましい。

ここで、図５Ａは、比較例に係る電子機器１Ｘの構成の一例を示す平面図である。図５Ａにおいて半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６及び配線基板１０に形成された基板上配線１２Ｘが併せて示されている。図５Ｂは、図５Ａに示される各要素のうち、導電経路２６及び基板上配線１２Ｘを抽出して示した平面図である。比較例に係る電子機器１Ｘは、基板上配線１２Ｘの引き回しが、本発明の実施形態に係る基板上配線１２と異なる。すなわち、比較例に係る基板上配線１２Ｘは、電源端子２３Ｐａが接続されるランド１１Ｐａから搭載領域３０の外側を経由して電源端子２３Ｐｂが接続されるランド１１Ｐｂに至っている。

比較例に係る電子機器１Ｘによれば、基板上配線１２Ｘのランド１１Ｐａからランド１１Ｐｂに至る部分が、半導体装置２０の搭載領域３０の外側を通過するので、半導体装置２０に形成された導電経路２６と、基板上配線１２Ｘとによって構成される導電ループ４０Ｘの内側領域（図５Ｂにおいてハッチングで示された領域）の面積が、本発明の実施形態に係る導電ループ４０よりも大きくなる。

一方、本発明の実施形態に係る電子機器１によれば、基板上配線１２の、ランド１１Ｐａからランド１１Ｐｂに至る部分が、半導体装置２０の搭載領域３０の内側を通過するので、導電ループ４０の内側領域の面積を、比較例に係る導電ループ４０Ｘよりも小さくすることができる。従って、本発明の実施形態に係る電子機器１によれば、比較例に係る電子機器１Ｘと比較して、外部から到来する電磁ノイズに対する耐性を高めることが可能となる。なお、導電ループ４０の内側領域の面積は、半導体装置２０の搭載領域３０の面積の半分（５０％）以下であることが好ましい。

更に、本発明の実施形態に係る電子機器１によれば、基板上配線１２の、搭載領域３０の内側を通過する部分が、半導体装置２０のワイヤ２２及び端子２３によって覆われる。ワイヤ２２及び端子２３は、電磁ノイズに対するシールドとして機能するので、基板上配線１２の、搭載領域３０の内側を通過する部分を、ワイヤ２２及び端子２３によって覆うことで、電磁ノイズに対する耐性を更に高めることができる。

また、本発明の実施形態に係る電子機器１によれば、電磁ノイズの影響を低減させるための、キャパシタ等の電磁ノイズ対策部品を実装することなく電磁ノイズに対する耐性を高めることができるので、電磁ノイズ対策部品を実装する電子機器と比較して、製造コストを抑えることが可能となる。

［第２の実施形態］
図６Ａは、本発明の第２の実施形態に係る電子機器１Ａの構成の一例を示す平面図である。図６Ａにおいて半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６及び配線基板１０に形成された基板上配線１２Ａが併せて示されている。図６Ｂは、図６Ａに示される各要素のうち、導電経路２６及び基板上配線１２Ａを抽出して示した平面図である。

本発明の第２の実施形態に係る電子機器１Ａは、基板上配線１２Ａの引き回しが、第１の実施形態に係る基板上配線１２と異なる。第２の実施形態に係る基板上配線１２Ａは、電源端子２３Ｐａが接続されるランド１１Ｐａから、半導体装置２０の搭載領域３０の内側を経由して電源端子２３Ｐｂが接続されるランド１１Ｐｂに至る。基板上配線１２Ａの、搭載領域３０の内側を経由する部分は、半導体装置２０に形成された導電経路２６に沿って配置されている。より具体的には、基板上配線１２Ａの、搭載領域３０の内側を経由する部分は、導電経路２６と重なるように、導電経路２６の直下に配置されている。

本発明の第２の実施形態に係る電子機器１Ａによれば、半導体装置２０に形成された導電経路２６と、配線基板１０に形成された基板上配線１２Ａとによって構成される導電ループ４０の内側領域の面積を略ゼロとすることが可能となる。これにより、導電ループ４０の内側を貫く磁束が、略ゼロとなり、電磁ノイズに対する耐性を、更に高めることが可能である。

［第３の実施形態］
図７Ａは、本発明の第３の実施形態に係る電子機器１Ｂの構成の一例を示す平面図である。図７Ａにおいて半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６Ｂ及び配線基板１０に形成された基板上配線１２Ｂが併せて示されている。図７Ｂは、図７Ａに示される各要素のうち、導電経路２６Ｂ及び基板上配線１２Ｂを抽出して示した平面図である。

本発明の第３の実施形態に係る電子機器１Ｂにおいて、半導体装置２０の電源端子２３Ｐａ及び電源端子２３Ｐｂは、半導体装置２０の１つの辺に沿って設けられている。従って、電源端子２３Ｐａ、ワイヤ２２、半導体チップ２１内に形成されたチップ内配線（図示せず）、及びワイヤ２２を経由して、電源端子２３Ｐｂに至る導電経路２６Ｂは、図７Ａ及び図７Ｂに示すように屈曲している。

基板上配線１２Ｂは、電源端子２３Ｐａが接続されるランド１１Ｐａから、半導体装置２０の搭載領域３０の内側を経由して電源端子２３Ｐｂが接続されるランド１１Ｐｂに至る。基板上配線１２Ｂの、搭載領域３０の内側を経由する部分は、半導体装置２０に形成された導電経路２６Ｂに沿って配置されている。より具体的には、基板上配線１２Ｂの、搭載領域３０の内側を経由する部分は、導電経路２６Ｂと重なるように、導電経路２６Ｂの直下に配置されている。

本発明の第３の実施形態に係る電子機器１Ｂによれば、半導体装置２０に形成された導電経路２６Ｂと、配線基板１０に形成された基板上配線１２Ｂとによって構成される導電ループ４０の内側領域の面積を略ゼロとすることが可能となる。これにより、導電ループ４０の内側を貫く磁束が、略ゼロとなり、電磁ノイズに対する耐性を、更に高めることが可能である。

［第４の実施形態］
図８Ａは、本発明の第４の実施形態に係る電子機器１Ｃの構成の一例を示す平面図である。図８Ａにおいて半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６Ｃ及び配線基板１０に形成された基板上配線１２Ｃが併せて示されている。図８Ｂは、図８Ａに示される各要素のうち、導電経路２６Ｃ及び基板上配線１２Ｃを抽出して示した平面図である。

本発明の第４の実施形態に係る半導体装置２０は、互いに同じ電位の電源電圧ＶＤＤが印加される４つの電源端子２３Ｐａ、２３Ｐｂ、２３Ｐｃ、２３Ｐｄを有する。電源端子２３Ｐａ、２３Ｐｂ、２３Ｐｃ、２３Ｐｄは、それぞれ、半導体装置２０の各コーナ部の近傍に配置されている。半導体装置２０は、電源端子２３Ｐａ、２３Ｐｂ、２３Ｐｃ、２３Ｐｄを相互に接続する導電経路２６Ｃを有する。導電経路２６Ｃは、ワイヤ２２及び半導体チップ２１内に形成されたチップ内配線（図示せず）を含んで構成されている。

配線基板１０は、電源端子２３Ｐａが接続されるランド１１Ｐａ、電源端子２３Ｐｂが接続されるランド１１Ｐｂ、電源端子２３Ｐｃが接続されるランド１１Ｐｃ及び電源端子２３Ｐｄが接続されるランド１１Ｐｄを有する。配線基板１０は、ランド１１Ｐａから半導体装置２０の搭載領域３０の内側を経由して他のランド１１Ｐｂ、１１Ｐｃ、１１Ｐｄに至る基板上配線１２Ｃを有する。このように、ランド１１Ｐａ、１１Ｐｂ、１１Ｐｃ、１１Ｐｄを、基板上配線１２Ｃによって相互に接続することで、半導体装置２０の電源端子２３Ｐａ、２３Ｐｂ、２３Ｐｃ、２３Ｐｄに、それぞれ、同じ電位を有する電源電圧ＶＤＤを供給することが可能となる。

基板上配線１２Ｃの、搭載領域３０の内側を経由する部分は、半導体装置２０に形成された導電経路２６Ｃに沿って配置されている。より具体的には、基板上配線１２Ｃの、搭載領域３０の内側を経由する部分は、導電経路２６Ｃと重なるように、導電経路２６Ｃの直下に配置されている。

本発明の第４の実施形態に係る電子機器１Ｃによれば、半導体装置２０に形成された導電経路２６Ｃと、配線基板１０に形成された基板上配線１２Ｃとによって構成される導電ループ４０の内側領域の面積を略ゼロとすることが可能となる。これにより、導電ループ４０の内側を貫く磁束が、略ゼロとなり、電磁ノイズに対する耐性を、更に高めることが可能である。

［第５の実施形態］
図９Ａは、本発明の第５の実施形態に係る電子機器１Ｄの構成の一例を示す平面図である。図９Ａにおいて半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６及び配線基板１０に形成された配線パターンが併せて示されている。図９Ｂは、配線基板１０の、半導体装置２０が搭載される第１の面Ｓ１に形成された配線パターンの一例を示す平面図である。図９Ｃは、配線基板１０の第１の面Ｓ１とは反対側の第２の面Ｓ２に形成された配線パターンの一例を示す平面図である。図９Ｄは、図９Ａにおける９Ｄ−９Ｄ線に沿った断面図である。

半導体装置２０は、電源端子２３Ｐａ及び２３Ｐｂに加え、グランド端子２３Ｇａ、２３Ｇｂ及び複数の信号端子２３Ｓを有する。

配線基板１０の第１の面Ｓ１には、電源端子２３Ｐａ及び２３Ｐｂがそれぞれ接続されるランド１１Ｐａ及び１１Ｐｂに加え、グランド端子２３Ｇａ及び２３Ｇｂがそれぞれ接続されるランド１１Ｇａ及び１１Ｇｂ、並びに信号端子２３Ｓがそれぞれ接続される複数のランド１１Ｓが設けられている。また、配線基板１０の第１の面Ｓ１には、ランド１１Ｓの各々に接続された複数の信号配線１２ｓが設けられている。

配線基板１０の第２の面Ｓ２には、電源配線１２ｐが設けられている。信号配線１２ｓ及び電源配線１２ｐは、それぞれ、基板上配線１２を構成する配線である。電源配線１２ｐは、スルーホール１３Ｐａを介して、配線基板１０の第１の面Ｓ１に設けられたランド１１Ｐａに接続されている。また、電源配線１２ｐは、スルーホール１３Ｐｂを介して、配線基板１０の第１の面Ｓ１に設けられたランド１１Ｐｂに接続されている。電源配線１２ｐは、ランド１１Ｐａから搭載領域３０の内側を経由してランド１１Ｐｂに至っている。このように、ランド１１Ｐａ及び１１Ｐｂを、電源配線１２ｐによって相互に接続することで、半導体装置２０の電源端子２３Ｐａ及び２３Ｐｂに、それぞれ、同じ電位を有する電源電圧ＶＤＤを供給することが可能となる。

配線基板１０の第２の面Ｓ２には、間隙１５を隔てて互いに分離している導体パターン１４ａ、１４ｂが設けられている。配線基板１０の第２の面Ｓ２は、搭載領域３０を含む領域の大部分（例えば７０％以上）が、導体パターン１４ａ、１４ｂによって覆われている。導体パターン１４ａ及び１４ｂには、グランド電位が印加される。導体パターン１４ａは、スルーホール１３Ｇａを介して、配線基板１０の第１の面Ｓ１に設けられたランド１１Ｇａに接続されている。導体パターン１４ｂは、スルーホール１３Ｇｂを介して、配線基板１０の第１の面Ｓ１に設けられたランド１１Ｇｂに接続されている。導体パターン１４ａと導体パターン１４ｂとを隔てる間隙１５は、搭載領域３０の内側を経由するように伸びている。電源配線１２ｐは、間隙１５に配置されている。

電源配線１２ｐの、搭載領域３０の内側を経由する部分は、半導体装置２０に形成された導電経路２６に沿って配置されている。より具体的には、電源配線１２ｐの、搭載領域３０の内側を経由する部分は、導電経路２６と重なるように、導電経路２６の直下に配置されている。

本発明の第５の実施形態に係る電子機器１Ｄによれば、半導体装置２０に形成された導電経路２６と、配線基板１０に形成された電源配線１２ｐとによって構成される導電ループの内側領域の面積を略ゼロとすることが可能となる。これにより、導電ループの内側を貫く磁束が、略ゼロとなり、電磁ノイズに対する耐性を高めることが可能である。

また、配線基板１０の第２の面Ｓ２は、搭載領域３０を含む領域の大部分が、グランド電位が印加される導体パターン１４ａ及び１４ｂによって覆われている。グランド電位が印加される導体パターン１４ａ及び１４ｂは、電磁ノイズに対するシールドとして機能するので、配線基板１０の第２の面Ｓ２における搭載領域３０を含む領域の大部分を、導体パターン１４ａ及び１４ｂによって覆うことで、電磁ノイズに対する耐性を更に高めることができる。

また、半導体装置２０のグランド端子２３Ｇａが、スルーホール１３Ｇａを介して、その直下に配置されている導体パターン１４ａに接続され、半導体装置２０のグランド端子２３Ｇｂが、スルーホール１３Ｇｂを介して、その直下に配置されている導体パターン１４ｂに接続されている。これにより、グランド端子２３Ｇａ及び２３Ｇｂを、最短経路で、グランド電位に接続することが可能となる。

なお、グランド端子２３Ｇａ及び２３Ｇｂの双方が共通の導体パターン１４ａ（または導体パターン１４ｂ）に接続されていてもよい。これにより、電磁ノイズに対する耐性を更に高めることが可能となる。

［第６の実施形態］
図１０Ａは、本発明の第６の実施形態に係る電子機器１Ｅの構成の一例を示す平面図である。図１０Ａにおいて半導体装置２０の内部構造、半導体装置２０に形成された導電経路２６及び配線基板１０に形成された配線パターンが併せて示されている。図１０Ｂは、配線基板１０の半導体装置２０が搭載される第１の面Ｓ１に形成された配線パターンの一例を示す平面図である。図１０Ｃは、配線基板１０の第１の面Ｓ１とは反対側の第２の面Ｓ２に形成された配線パターンの一例を示す平面図である。図１０Ｄは、図１０Ａにおける１０Ｄ−１０Ｄ線に沿った断面図である。

半導体装置２０は、電源端子２３Ｐａ及び２３Ｐｂに加え、グランド端子２３Ｇａ、２３Ｇｂ及び複数の信号端子２３Ｓを有する。

配線基板１０の第１の面Ｓ１には、電源端子２３Ｐａ及び２３Ｐｂがそれぞれ接続されるランド１１Ｐａ及び１１Ｐｂ及び信号端子２３Ｓがそれぞれ接続される複数のランド１１Ｓが設けられている。また、配線基板１０の第１の面Ｓ１には、ランド１１Ｓの各々に接続された複数の信号配線１２ｓが設けられている。また、配線基板１０の第１の面Ｓ１には、ランド１１Ｐａ及び１１Ｐｂに接続された電源配線１２ｐが設けられている。電源配線１２ｐは、ランド１１Ｐａから搭載領域３０の内側を経由してランド１１Ｐｂに至っている。このように、ランド１１Ｐａ及び１１Ｐｂを、電源配線１２ｐによって相互に接続することで、半導体装置２０の電源端子２３Ｐａ及び２３Ｐｂに、それぞれ、同じ電位を有する電源電圧ＶＤＤを供給することが可能となる。信号配線１２ｓ及び電源配線１２ｐは、それぞれ、基板上配線１２を構成する配線である。

また、配線基板１０の第１の面Ｓ１には、グランド端子２３Ｇａ及び２３Ｇｂがそれぞれ接続される導体パターン１４ａ及び１４ｂが設けられている。導体パターン１４ａ及び１４ｂは、間隙１５を隔てて互いに分離している。導体領域１４ａ及び１４ｂは、半導体装置２０の搭載領域３０の内外に延材しており、配線基板１０の第１の面Ｓ１において、搭載領域３０の大部分（例えば７０％以上）が、導体パターン１４ａ、１４ｂによって覆われている。導体パターン１４ａ及び１４ｂには、グランド電位が印加される。導体パターン１４ａと導体パターン１４ｂとを隔てる間隙１５は、搭載領域３０の内側を経由するように伸びている。電源配線１２ｐは、間隙１５に配置されている。

配線基板１０の第２の面Ｓ２には、導体パターン１６が設けられている。配線基板１０の第２の面Ｓ２は、搭載領域３０を含む領域の大部分（例えば７０％以上）が、導体パターン１６によって覆われている。導体パターン１６は、半導体装置２０の搭載領域３０において、導体パターン１４ａと導体パターン１４ｂとを隔てる間隙１５と重なるように配置されている。導体パターン１６には、グランド電位が印加される。

電源配線１２ｐの、搭載領域３０の内側を経由する部分は、半導体装置２０に形成された導電経路２６に沿って配置されている。より具体的には、電源配線１２ｐの、搭載領域３０の内側を経由する部分は、導電経路２６と重なるように、導電経路２６の直下に配置されている。

本発明の第６の実施形態に係る電子機器１Ｅによれば、半導体装置２０に形成された導電経路２６と、配線基板１０に形成された電源配線１２ｐとによって構成される導電ループの内側領域の面積を略ゼロとすることが可能となる。これにより、導電ループの内側を貫く磁束が、略ゼロとなり、電磁ノイズに対する耐性を高めることが可能である。

また、配線基板１０の第１の面Ｓ１において、搭載領域３０の大部分が、グランド電位が印加される導体パターン１４ａ及び１４ｂによって覆われている。グランド電位が印加される導体パターン１４ａ及び１４ｂは、電磁ノイズに対するシールドとして機能するので、配線基板１０の第１の面Ｓ１において、搭載領域３０の大部分を、導体パターン１４ａ及び１４ｂによって覆うことで、電磁ノイズに対する耐性を更に高めることができる。ここで、導体パターン１４ａと導体パターン１４ｂとを互いに隔てる間隙１５が、搭載領域３０の内側に配置されることで、シールド効果が減退するおそれがある。しかしながら、配線基板１０の第２の面Ｓ２には、間隙１５と重なる位置に、導体パターン１６が設けられているので、間隙１５が搭載領域３０の内側に配置されることによるシールド効果の減退を抑制することが可能となる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｘ 電子機器
１０ 配線基板
１１、１１Ｇａ、１１Ｇｂ、１１Ｐａ、１１Ｐｂ、１１Ｐｃ、１１Ｐｃ、１１Ｓ ランド
１２、１２Ａ、１２Ｂ、１２Ｃ、１２Ｘ 基板上配線
１２ｐ 電源配線
１２ｓ 信号配線
１４ａ、１４ｂ、１６ 導体パターン
１５ 間隙
２０ 半導体装置
２１ 半導体チップ
２２ ワイヤ
２３ 端子
２３Ｇａ、２３Ｇｂ グランド端子
２３Ｐａ、２３Ｐｂ、２３Ｐｃ、２３Ｐｄ 電源端子
２３Ｓ 信号端子
２６、２６Ｂ、２６Ｃ 導電経路
３０ 搭載領域
４０、４０Ｘ 導電ループ

Claims (11)

1. 互いに同じ電位の電圧が印加される複数の端子を有する半導体装置及び前記半導体装置が搭載された搭載領域を有する配線基板を含む電子機器であって、
   前記配線基板は、
   前記複数の端子のうちの１つの端子が接続される接続部から前記搭載領域の内側を経由して前記複数の端子のうちの他の端子が接続される接続部に至る基板上配線を有する
   電子機器。
2. 前記半導体装置は、前記複数の端子を互いに接続する導電経路を有し、
   前記基板上配線の前記搭載領域の内側を経由する部分が、前記導電経路に沿って配置されている
   請求項１に記載の電子機器。
3. 前記基板上配線は、前記導電経路と重なる部分を有する
   請求項２に記載の電子機器。
4. 前記半導体装置は、半導体チップ、及び前記半導体チップと前記複数の端子の各々とを接続する複数のワイヤを含み、
   前記導電経路は、前記ワイヤ及び前記半導体チップの内部に形成されたチップ内配線を含んで構成されている
   請求項２または請求項３に記載の電子機器。
5. 前記基板上配線及び前記導電経路によって囲まれた領域の面積が、前記搭載領域の面積の半分以下である
   請求項２から請求項４のいずれか１項に記載の電子機器。
6. 前記配線基板は、前記搭載領域を含む領域に、間隙を隔てて互いに分離して設けられた複数の導体パターンを更に含み、
   前記基板上配線が、前記間隙に配置されている
   請求項１から請求項５のいずれか１項に記載の電子機器。
7. 前記複数の端子のうちの１つが、前記複数の導体パターンのうちの１つに接続され、前記複数の端子のうちの他の１つが、前記複数の導体パターンのうちの他の１つに接続されている
   請求項６に記載の電子機器。
8. 前記複数の端子の各々が、前記複数の導体パターンのうちの１つに接続されている
   請求項６に記載の電子機器。
9. 前記配線基板は、
   第１の面に設けられた第１の導体パターンと、
   前記第１の面において、前記第１の導体パターンと間隙を隔てて設けられた第２の導電パターンと、
   前記第１の面とは反対側の第２の面において、前記間隙と重なる部分を有して設けられた第３の導体パターンと、
   を含み、
   前記基板上配線が、前記間隙に配置されている
   請求項１から請求項５のいずれか１項に記載の電子機器。
10. 互いに同じ電位の電圧が印加される複数の端子を有する半導体装置を搭載するための搭載領域と、
    前記複数の端子のうちの１つの端子が接続される接続部から前記搭載領域の内側を経由して前記複数の端子のうちの他の端子が接続される接続部に至る基板上配線と、
    を有する配線基板。
11. 前記搭載領域を含む領域に、間隙を隔てて互いに分離して設けられた複数の導体パターンを更に含み、
    前記基板上配線が、前記間隙に配置されている
    請求項１０に記載の配線基板。