TW201822224A - 電子模組 - Google Patents

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Abstract

本發明揭露一電子模組。該電子模組包含：一基板，具有一上表面和一下表面；複數個線圈，配置在該基板的該上表面上，其中各個該線圈包含相對應的一第一端點與一第二端點；以及一成型(molding)本體，配置在該基板上以包覆該些線圈，其中所述各個該線圈相對應的第一端點和第二端點分別電耦接(coupled) 於所述電子模組的相對應的一第一電極和一第二電極。

Description

電子模組
本發明係有關於一種電子模組，特別是把在不同獨立線路所使用的不同線圈整合成單一產品的電子模組。
電感為一種以磁場型式儲存能量的被動電子元件。電感最簡單的形式為包含一線圈。電感的電感值(inductance)直接正比於線圈的匝數。電感的電感值也視線圈的半徑和線圈纏繞的材料而定。然而，在多個不同獨立線路分別使用不同電感值之多個電感元件不僅會增加成本，也會增加系統的體積以及佈局的複雜度。因此，業界極需解決上述問題之技術方案。
本發明揭露一電子模組，包含不同電感值之多個電感於一基板上，該多個電感可以分別在不同獨立線路上使用，以解決上述之問題，從而減少系統的體積以及佈局的複雜度。
在一個實施例中，一電子模組包含：一基板，具有一上表面和一下表面；複數個線圈，配置在該基板的該上表面上，其中各個該線圈包含相對應的一第一端點與一第二端點；以及一成型(molding)本體，配置在該基板上以包覆該些線圈，其中所述各個該線圈相對應的第一端點和第二端點分別電耦接(coupled) 於所述電子模組的相對應的一第一電極和一第二電極。
在一個實施例中，一間隙(gap)形成在一第一線圈和一第二線圈之間的該成型本體中，其中一非磁性材料配置在該間隙中。
在一個實施例中，該間隙從該成型本體的上表面延伸至該基板的該上表面。
在一個實施例中，各個該線圈對應的該第一電極和對應的該第二電極配置在該基板的該下表面上。
在一個實施例中，該非磁性材料為環氧化物(epoxy)或金屬材料。
在一個實施例中，各個該線圈形成一電感且至少兩個電感具有不同的電感值(inductance)。
在一個實施例中，各個該線圈由一導線(conductor wire)形成。
在一個實施例中，各個該線圈由至少一導電層形成。
在一個實施例中，該成型本體包含一磁性材料。
在一個實施例中，該成型本體包含延伸至各個該線圈的中空空間的一磁性材料。
在一個實施例中，一磁芯配置在各個該線圈的中空空間內。
在一個實施例中，該磁芯為一T芯(T-core)。
在一個實施例中，該磁芯為一I芯(I-core)。
在一個實施例中，該成型本體包覆該基板的側表面。
在一個實施例中，該成型本體包覆該基板的側表面和部分的下表面，其中該些電極配置在該基板的該下表面上且從該成型本體露出(exposed)。
在一個實施例中，至少一導電層配置在該成型本體的上表面上，且至少一元件配置在該成型本體的上表面上方且電性連接該至少一導電層。
在一個實施例中，各個該電感具有不同的電感值。
在一個實施例中，至少一導電層和至少一絕緣層配置在該基板的該下表面上，且至少一元件配置在該至少一導電層和該至少一絕緣層中，其中該至少一元件電性連接該至少一導電層，其中該些電極配置在該至少一絕緣層的下表面上。
在一個實施例中，一電子模組包含：一基板，具有一上表面和一下表面；複數個線圈，配置在該基板的該上表面上，其中各個該線圈包含相對應的一第一端點與一第二端點；以及一成型(molding)本體，配置在該基板上以包覆該些線圈，其中所述各個該線圈相對應的第一端點與第二端點分別電耦接(coupled) 配置於該基板上的相對應的一第一接點與一第二接點。
在一個實施例中，一間隙(gap)形成在一第一線圈和一第二線圈之間的該成型本體中，其中一非磁性材料配置在該間隙中。
本發明的詳細說明於隨後描述，這裡所描述的較佳實施例是作為說明和描述的用途，並非用來限定本發明之範圍。
第1圖例示本發明中電子模組100A的剖面示意圖。電子模組100A包含一基板101、複數個線圈102和一第一成型(molding)本體103。線圈102配置在基板101上。在一個實施例中，基板101為導線架(lead frame)、印刷電路板(PCB)、金屬基板或陶瓷基板；然而本發明的基板101並不侷限於這些配置。各個線圈102可纏繞一磁芯。磁芯(例如T芯(T-core)或I芯(I-core))可配置在各個線圈102的中空空間內。包含在不同獨立線路所使用的不同線圈102的電子模組100A可整合成單一產品，此單一產品可視客戶的需求而設計。線圈102可具有任何適合的形狀(例如螺旋狀)。基板101可包含多層板線路且基板101的底層可用來定義引腳(pin)。各個線圈102可形成一電感且至少兩個電感具有不同的電感值(inductance)。各個電感可具有不同的電感值。線圈102或電感可藉由表面黏著技術(SMT：Surface Mount Technology)形成於基板101上。各個線圈102可由一導線(conductor wire)形成。導線可包含至少一導電層。各個線圈102包含對應的一第一端點和對應的一第二端點，以作為電性連接之用。第一成型本體103配置在基板101上以包覆線圈102。第一成型本體103可藉由轉移成型(transfer molding)或加熱壓合(hot pressing)形成。第一成型本體103包含磁性材料。磁性材料可延伸至各個線圈102的中空空間。選擇性地，第一成型本體103可延伸至基板101的側表面以包覆基板101的側表面。各個線圈102對應的第一端點和對應的第二端點分別電耦接(coupled)電子模組100A所對應的一第一電極104和所對應的一第二電極104，以作為外部的電性連接之用，或者，各個線圈102對應的第一端點和對應的第二端點分別電耦接(coupled)基板101上相對應的一第一接點104和一第二接點104，以作為電性連接電子模組100A的其它電子元件之用。各個線圈102對應的第一電極和對應的第二電極可配置在基板101的下表面上。選擇性地，第一成型本體103可延伸至基板101的側表面和部分的下表面以包覆基板101的側表面和部分的下表面(未圖示)。電極可配置在基板101的下表面上且從第一成型本體103露出(exposed)。如第1圖所示，多個線圈102在水平上方向放置於基板101上，且沒有在垂直方向上堆疊而且電性連接。
第2圖例示本發明中電子模組100B的剖面示意圖，其中基板101具有在其中的至少一空隙(vacancy)且基板101最佳為導線架。然而本發明的基板101並不侷限於此案例；舉例來說，基板101可為印刷電路板(PCB)、金屬基板或陶瓷基板。線圈102配置在導線架101上且導線架101可選擇性地配置在由第一重分佈層(RDL：Redistribution Layer)製程形成的重分佈層(RDL：Redistribution Layer)本體。重分佈層本體116可包含一層狀材料(lamination material)116A和一防焊層(solder mask)116B和複數個貫孔(via) 116C。層狀材料116A配置在導線架101和防焊層116B之間以及複數個貫孔(via)116C作為重分佈層本體116中的電性連接之用。然而本發明的重分佈層本體116並不侷限於此案例。複數個接點104如墊片(pad) (例如鎳/金墊片)可形成在重分佈層本體116的下表面上以電性連接基板101底層的引腳至印刷電路板(PCB)或其它的導電元件(未圖示)，例如積體電路晶片、金氧半場效應電晶體(MOSFET)、絕緣閘極雙極性電晶體(IGBT)、二極體(diode)、電阻(resistor)、扼流圈(choke) 或電容( capacitor)。
第3A圖例示本發明另一個實施例中電子模組100C1的剖面示意圖。相較於第1圖的電子模組100A，屏蔽層(shielding layer)107可為電子模組100C1的最外層以抑制或減少電磁干擾(EMI：Electromagnetic Interference)。第3B圖例示本發明另一個實施例中電子模組100C2的剖面示意圖。相較於第2圖的電子模組100B，屏蔽層(shielding layer)107可為電子模組100C2的最外層以抑制或減少電磁干擾(EMI：Electromagnetic Interference)。屏蔽層107可藉由濺鍍(sputtering)形成。選擇性地，屏蔽層107可延伸至基板101的側表面或第一成型本體103的側表面。第4A圖例示本發明另一個實施例中電子模組100D1的剖面示意圖。相較於第1圖的電子模組100A，環氧化物封裝(EMC (Epoxy Molding Compound) molding)108可視為電子模組100D1的最外層以保護電子模組100D免於環境因子(例如水氣、熱和衝擊)的損害。第4B圖例示本發明另一個實施例中電子模組100D2的剖面示意圖。相較於第2圖的電子模組100B，環氧化物封裝(EMC (Epoxy Molding Compound) molding)108可視為電子模組100D2的最外層以保護電子模組100D免於環境因子(例如水氣、熱和衝擊)的損害。選擇性地，環氧化物封裝108可延伸至基板101的側表面或第一成型本體103的側表面。第5A圖例示本發明另一個實施例中電子模組100E1的剖面示意圖。第5B圖例示本發明另一個實施例中電子模組100E2的剖面示意圖。由於在不同獨立線路所使用的不同線圈整合至本發明的電子模組，在不同獨立線路所使用的相鄰不同線圈會因為配置過近而互相影響。為了克服因為配置過近而互相影響之問題，間隙(gap)110可形成在相鄰線圈102之間以降低互相產生之影響(例如相鄰線圈102的互感)。間隙110可從第一成型本體103的上表面延伸至基板101的上表面。間隙110可填充非磁性材料，例如環氧化物(epoxy)或金屬材料。
為了方便說明，第2圖中具有在其中的至少一空隙(vacancy)的基板101在下面的實施例中使用。然而第1圖中的整體(bulk)基板101也可以根據電子模組的配置關係在下面的實施例中使用，在此並不圖示。
第6A圖和第6B圖分別例示本發明另一個實施例中電子模組100F、100G的剖面示意圖。相較於第1圖的電子模組100A，至少一第一元件115可藉由第一重分佈層(RDL：Redistribution Layer)製程配置在電子模組100F、100G中以設計成符合客戶的需求。至少一第一元件115和其相關線路可埋入在重分佈層本體116中。各個埋入的第一元件115的輸入/輸出端可從重分佈層本體116露出。埋入的第一元件115可為裸晶片(bare die)或任何其它的元件。第一重分佈層製程可施加在電子模組100F的上部分中(見第6A圖)。在一個實施例中，至少一導電層可配置在第一成型本體103的上表面上方，且至少一第一元件105可配置在第一成型本體103的上表面上方且電性連接該至少一導電層。第一重分佈層製程可施加在電子模組100G的下部分中(見第6B圖)。在一個實施例中，至少一導電層和至少一絕緣層可配置在第一成型本體103的下表面上方，且至少一第一元件115可配置在該至少一導電層和該至少一絕緣層中，其中該至少一第一元件115電性連接該至少一導電層。在另一個實施例中，至少一導電層和至少一絕緣層可配置在基板101的下表面上方，且至少一第一元件115可配置在該至少一導電層和該至少一絕緣層中，其中該至少一第一元件115電性連接該至少一導電層。電極可配置在該至少一絕緣層的下表面上。第一重分佈層製程可施加在電子模組的上部分和下部分(即第6A圖的電子模組100F和第6B圖的電子模組100G之結合，未圖示)。埋入的第一元件115可配置在由半蝕刻形成的晶座(chip holder)117上(見第6C圖和第6D圖)。在第6A圖至第6D圖中，詳細來說，至少一埋入的第一元件115配置在電子模組100F、100H的上部分的中央或電子模組100G、100I的下部分的中央，且二導線架118配置在埋入的第一元件115的兩側；然而本發明並不侷限於此配置。
第3A圖和第3B圖中的屏蔽層107與第4A圖和第4B圖中的環氧化物封裝108可配置在第6A圖至第6D圖中的電子模組100F、100G、100H、100I中(未圖示)。在此案例中，屏蔽層107和環氧化物封裝108可延伸至基板101的側表面、第一成型本體103的側表面或重分佈層本體116的側表面以包覆基板101的側表面、第一成型本體103的側表面或重分佈層本體116的側表面。此外，間隙110可形成在相鄰線圈102之間以使在第6A圖至第6D圖中相鄰線圈102因為配置過近而互相產生之影響降低(未圖示)。
第7A圖例示本發明另一個實施例中電子模組100J的剖面示意圖。相較於第6A圖的電子模組100F，至少一第二元件126(例如被動元件)可藉由第二重分佈層(RDL：Redistribution Layer)製程配置在電子模組100J的上部分中以設計成符合客戶的需求。第7B圖例示本發明另一個實施例中電子模組100K的剖面示意圖。相較於第6B圖的電子模組100G，至少一第二元件126(例如被動元件)可藉由第二重分佈層(RDL：Redistribution Layer)製程配置在電子模組100K的上部分中以設計成符合客戶的需求。選擇性地，在第7C圖和第7D圖中的電子模組100L、100M中，第二成型本體123可配置在至少一第二元件126上以包覆至少一第二元件126。第二成型本體123可藉由轉移成型(transfer molding)或加熱壓合(hot pressing)形成。
第3A圖和第3B圖中的屏蔽層107與第4A圖和第4B圖中的環氧化物封裝108可配置在第7A圖至第7D圖中的電子模組100J、100K、100L、100M中(未圖示)。在此案例中，屏蔽層107和環氧化物封裝108可延伸至基板101的側表面、第一成型本體103的側表面、重分佈層本體116的側表面或第二成型本體123的側表面以包覆基板101的側表面、第一成型本體103的側表面、重分佈層本體116的側表面或第二成型本體123的側表面。此外，間隙110可形成在相鄰線圈102之間以使在第7A圖至第7D圖中相鄰線圈102因為配置過近而互相產生之影響降低(未圖示)。
第8A圖例示本發明另一個實施例中電子模組100N的剖面示意圖。相較於第6A圖的電子模組100F，至少一第一元件115(例如裸晶片)和至少一第二元件126(例如被動元件)整合在重分佈層本體116中。第8B圖例示本發明另一個實施例中電子模組100O的剖面示意圖。相較於第6B圖的電子模組100G，至少一第一元件115(例如裸晶片)和至少一第二元件126(例如被動元件)整合在重分佈層本體116中。
第3A圖和第3B圖中的屏蔽層107與第4A圖和第4B圖中的環氧化物封裝108可配置在第8A圖至第8B圖中的電子模組100N、100O中(未圖示)。在此案例中，屏蔽層107和環氧化物封裝108可延伸至基板101的側表面、第一成型本體103的側表面或重分佈層本體116的側表面以包覆基板101的側表面、第一成型本體103的側表面或重分佈層本體116的側表面。此外，間隙110可形成在相鄰線圈102之間以使在第8A圖至第8B圖中相鄰線圈102因為配置過近而互相產生之影響降低(未圖示)。
本發明可提供許多優點，包含：(a)線圈(或電感) 整合/模組化使其在對於客戶的設計上更具彈性；(b) 整合主動元件和被動元件以縮小模組面積；以及(c) 電子模組的線路配置會是最短的路徑以減少線路阻抗且提升電性效率。
雖然本發明以前述之較佳實施例揭露如上，然其並非用以限定本發明，任何熟習相像技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。雖然在上述描述說明中並無完全揭露這些可能的更動與替代，而接著本說明書所附之專利保護範圍實質上已經涵蓋所有這些態樣。
100A‧‧‧電子模組
100B‧‧‧電子模組
100C1‧‧‧電子模組
100C2‧‧‧電子模組
100D1‧‧‧電子模組
100D2‧‧‧電子模組
100E1‧‧‧電子模組
100E2‧‧‧電子模組
100F‧‧‧電子模組
100G‧‧‧電子模組
100H‧‧‧電子模組
100I‧‧‧電子模組
100J‧‧‧電子模組
100K‧‧‧電子模組
100L‧‧‧電子模組
100M‧‧‧電子模組
100N‧‧‧電子模組
100O‧‧‧電子模組
101‧‧‧基板
102‧‧‧線圈
103‧‧‧第一成型本體
104‧‧‧電極或接點
107‧‧‧屏蔽層
108‧‧‧環氧化物封裝
110‧‧‧間隙
115‧‧‧第一元件
116‧‧‧重分佈層本體
116A‧‧‧層狀材料
116B‧‧‧防焊層
116C‧‧‧貫孔
117‧‧‧晶座
118‧‧‧導線架
123‧‧‧第二成型本體
126‧‧‧第二元件
本發明之前面所述的態樣及所伴隨的優點將藉著參閱以下的詳細說明及結合圖式更加被充分瞭解，其中： 第1圖例示本發明中電子模組的剖面示意圖； 第2圖例示本發明中電子模組的剖面示意圖，其中基板具有在其中的至 少一空隙(vacancy)且基板最佳為導線架； 第3A圖和第3B圖分別例示本發明另一個實施例中電子模組的剖面示意圖，其中該電子模組進一步包含屏蔽層(shielding layer)； 第4A圖和第4B圖分別例示本發明另一個實施例中電子模組的剖面示意圖，其中該電子模組進一步環氧化物封裝(EMC (Epoxy Molding Compound) molding)； 第5A圖和第5B圖分別例示本發明另一個實施例中電子模組的剖面示意圖，其中間隙(gap)形成在相鄰線圈之間； 第6A圖至第6D圖分別例示本發明另一個實施例中電子模組的剖面示意圖，其中至少一第一元件配置在該電子模組中； 第7A圖至第7D圖分別例示本發明另一個實施例中電子模組的剖面示意圖，其中至少一第二元件配置在該電子模組中； 第8A圖至第8B圖分別例示本發明另一個實施例中電子模組的剖面示意圖，其中至少一第一元件和至少一第二元件整合在重分佈層(RDL)本體中。

Claims (20)

  1. 一電子模組，包含：一基板，具有一上表面和一下表面；複數個線圈，配置在該基板的該上表面上，其中各個該線圈包含相對應的一第一端點與一第二端點；以及一成型(molding)本體，配置在該基板上以包覆該些線圈，其中所述各個該線圈相對應的第一端點和第二端點分別電耦接(coupled) 於所述電子模組的相對應的一第一電極和一第二電極。
  2. 如申請專利範圍第1項之電子模組，其中一間隙(gap)形成在一第一線圈和一第二線圈之間的該成型本體中，其中一非磁性材料配置在該間隙中。
  3. 如申請專利範圍第2項之電子模組，其中該間隙從該成型本體的上表面延伸至該基板的該上表面。
  4. 如申請專利範圍第1項之電子模組，其中各個該線圈對應的該第一電極和對應的該第二電極配置在該基板的該下表面上。
  5. 如申請專利範圍第2項之電子模組，其中該非磁性材料為環氧化物(epoxy)或金屬材料。
  6. 如申請專利範圍第1項之電子模組，其中各個該線圈形成一電感且至少兩個電感具有不同的電感值(inductance)。
  7. 如申請專利範圍第1項之電子模組，其中各個該線圈由一導線(conductor wire)形成。
  8. 如申請專利範圍第1項之電子模組，其中各個該線圈由至少一導電層形成。
  9. 如申請專利範圍第4項之電子模組，其中該成型本體包含一磁性材 料。
  10. 如申請專利範圍第4項之電子模組，其中該成型本體包含延伸至各個該線圈的中空空間的一磁性材料。
  11. 如申請專利範圍第1項之電子模組，其中一磁芯配置在各個該線圈的中空空間內。
  12. 如申請專利範圍第11項之電子模組，其中該磁芯為一T芯(T-core)。
  13. 如申請專利範圍第11項之電子模組，其中該磁芯為一I芯(I-core)。
  14. 如申請專利範圍第1項之電子模組，其中該成型本體包覆該基板的側表面。
  15. 如申請專利範圍第1項之電子模組，其中該成型本體包覆該基板的側表面和部分的下表面，其中該些電極配置在該基板的該下表面上且從該成型本體露出(exposed)。
  16. 如申請專利範圍第1項之電子模組，其中至少一導電層配置在該成型本體的上表面上，且至少一元件配置在該成型本體的上表面上方且電性連接該至少一導電層。
  17. 如申請專利範圍第6項之電子模組，其中各個該電感具有不同的電感值。
  18. 如申請專利範圍第1項之電子模組，其中至少一導電層和至少一絕緣層配置在該基板的該下表面上，且至少一元件配置在該至少一導電層和該至少一絕緣層中，其中該至少一元件電性連接該至少一導電層，其中該些電極配置在該至少一絕緣層的下表面上。
  19. 一電子模組，包含：一基板，具有一上表面和一下表面；複數個線圈，配置在該基板的該上表面上，其中各個該線圈包含相對應的一第一端點與一第二端點；以及一成型(molding)本體，配置在該基板上以包覆該些線圈，其中所述各個該線圈相對應的第一端點與第二端點分別電耦接(coupled)配置於該基板上的相對應的一第一接點與一第二接點。
  20. 如申請專利範圍第19項之電子模組，其中一間隙(gap)形成在一第一線圈和一第二線圈之間的該成型本體中，其中一非磁性材料配置在該間隙中。
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