JP4395989B2 - プリント配線板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プリント配線基板、特に４層配線基板において、ＬＳＩの端子がパッケージの裏面に格子状に配列されたパッケージとＬＳＩの端子が四角形パッケージの４辺に１列に並んだパッケージの端子間を接続する手法に関する。
【０００２】
【従来の技術】
従来のプリント配線基板は、１以上の銅などの電気導体配線層と電気絶縁物から構成されている。
【０００３】
しかし、昨今の高密度プリント配線基板においては、部品実装面積をプリント配線基板の面積に近づける為、Ｎ（ＮはＮ≧１なる整数）層の電気導体配線層と電気導体配線層の間にＮ−１（Ｎ−１＝０の場合は、Ｎ−１＝１とする）層の電気絶縁物を挟み込み、Ｎ層プリント配線基板を構成し、各配線層で担当する配線の種類を決定する事で、１層配線基板の場合と比べて、配線の為の面積をＮ−２倍〜Ｎ倍に増加させる事ができる。
【０００４】
例えば、前記プリント配線基板でＮ＝４の場合、すなわち、４層プリント配線基板の場合、第１層、第４層は、デジタルおよびアナログ電気信号を通す為の配線を主に結線し、第２層は、回路へ電源を供給する配線を通す層すなわち電源層、第３層は、回路の基準電位を決定する基準電位配線を通す層すなわちＧＮＤ層として利用する。
【０００５】
これによって、電気信号を配線する為の層は２層分を割り当てることができ、１層配線基板の２倍となる。また、前記の電源層、ＧＮＤ層にも電気信号を通すことで、第１層から第４層までの全ての層に電気信号を結線すると、１層配線基板と比較して最大４倍の面積を電気信号の配線の為に使用する事ができる。
【０００６】
また、異なる層間を接続する為に、小径の穴をプリント配線基板に設け、この穴の内壁面に銅メッキを施す事で垂直方向の電気伝導性を確保するＶＩＡホールと呼ばれる構造を設けている。
【０００７】
このＶＩＡホールについても、第１層から第Ｎ層まで全ての層を貫通し所望の層と電気的に導通させる貫通ＶＩＡホールと、隣り合う２層間のみに貫通穴を開け、内壁面に銅メッキもしくは、導電性ペーストを充填する部分ＶＩＡホールとが存在し、一般的に、部分ＶＩＡホールの方が、穴が貫通しない為、部品配置の自由度が増す。
【０００８】
また、貫通ＶＩＡホールは第１層から第Ｎ層まで貫通し所望の層と電気的に導通させる必要がある為、第１層から第Ｎ層の位置を正確に合わせて穴あけ加工を要する。
【０００９】
これに対して、部分ＶＩＡホールは、まず導通させたい隣り合う２層分のプリント配線基板の半製品を作成し穴あけ加工を施した後にこれら穴あけ加工済みの複数の半製品を張り合わせて作成される為、ＶＩＡホールの加工精度自体は２層分の位置を合わせるのみで済む。
【００１０】
この結果、部分ＶＩＡホールの周辺に存在するランドの直径は、貫通ＶＩＡホールのランド直径よりも小さい物が作成可能であり、部品を実装するランドが密集している個所においても、ＶＩＡホールを部分ＶＩＡホールとする事でＶＩＡホールを形成する事が可能となる。
【００１１】
一方、これらプリント配線基板に実装するＬＳＩの形状についても小型化が行われている。
【００１２】
従来ＱＦＰ（クワッド・フラット・パッケージ）と呼ばれる、内部半導体チップを保護する四角形のプラスチックパッケージの４辺に内部半導体チップに接続された複数の導体のリード線を一列に配置したパッケージから、昨今では、半導体チップの底面から直接または、セラミックなどの基材を挟んで間接的に、半田合金等で構成されるボールをチップまたは基材底面に格子状に配置し、これらボールを介してチップ外部の回路へ接続する様に構成したチップサイズパッケージが実用化されており、パッケージサイズの小型化、すなわち、実装占有面積の縮小化と、ＬＳＩの多機能化による端子本数の増加に対応している。
【００１３】
前述の様な従来のプリント配線基板を用い、チップサイズパッケージとＱＦＰとが混在したプリント配線基板において、チップサイズパッケージＬＳＩから配線を引き出しＱＦＰのＬＳＩへ配線する様子を図８に示す。
【００１４】
図８において、１はチップサイズパッケージＬＳＩを、１１は前記チップサイズパッケージＬＳＩ１のＧＮＤ端子用半田ボール、１２は前記チップサイズパッケージＬＳＩ１の電源端子用半田ボール、１３、１４および１５は前記チップサイズパッケージＬＳＩ１の信号端子用半田ボールを、１６は前記チップサイズパッケージＬＳＩ１の電源とＧＮＤ間に挿入するバイパスコンデンサを示す。
【００１５】
また、２はＱＦＰ−ＬＳＩを、２１は前記ＱＦＰ−ＬＳＩ２の端子を、２２は前記ＱＦＰ−ＬＳＩ２の電源とＧＮＤ間に挿入するバイパスコンデンサを、２３は前記ＱＦＰ−ＬＳＩ２の前記チップサイズパッケージＬＳＩ１との接続には直接関与しない端子を、２４はＱＦＰ−ＬＳＩ２の裏面に配置されるＱＦＰ−ＬＳＩを示す。
【００１６】
３は６層プリント配線基板を示し、３１１から３１５は前記プリント配線基板３の第1層のパターンを、３２は前記プリント配線基板３の第２層のパターンを、３３は前記プリント配線基板３の第３層のパターンを、３４は前記プリント配線基板３の第４層のパターンを、３６１から３６５は前記プリント配線基板３の第６層のパターンを示す。
【００１７】
９１、９２、９５、９６は前記プリント配線基板３に設けられた貫通ＶＩＡホールを、９３、９４は前記プリント配線基板３に設けられた前記第１層と第２層間を接続する部分ＶＩＡホールを示す。
【００１８】
３０１は前記プリント配線基板３に設けられた前記第１層パターン３１１から３１５と前記第２層パターン３２とを絶縁する電気絶縁物であり、以下３０２、３０３、３０４、３０５はそれぞれ、前記第２層パターン３２と前記第３層パターン３３間、前記第３層パターン３３と前記第４層パターン３４間、前記第４層パターン３４と前記第５層パターン間、前記第５層パターンと前記第６層パターン３６１から３６５間を絶縁する電気絶縁物である。
【００１９】
そして、前記第３層パターン３３はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２へ電源を供給する電源層であり、前記第４層パターン３４はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２および２４の基準電位を設定するＧＮＤ層である。
【００２０】
前記バイパスコンデンサ１６、２２、および、前記ＱＦＰ−ＬＳＩ２４は第６層に配置され、前記チップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２は第１層に配置される物とする。
【００２１】
また、前記貫通ＶＩＡホール９１は、前記第１層パターン３１１を介して前記チップサイズパッケージＬＳＩ１のＧＮＤ端子である前記半田ボール１１と、ＧＮＤ層である第４層パターン３４と、第６層パターン３６１を介して前記バイパスコンデンサ１５へ接続している。
【００２２】
前記貫通ＶＩＡホール９２は、前記第１層パターン３１２を介して前記チップサイズパッケージＬＳＩ１の電源端子である前記半田ボール１２と、電源層である第３層パターン３３と、第６層パターン３６２を介して前記バイパスコンデンサ１５の第６層パターン３６１と接続されている端子とは反対側の端子へ接続している。
【００２３】
一方、前記貫通ＶＩＡホール９５についても、前記貫通ＶＩＡホール９１と同様に前記ＱＦＰ−ＬＳＩ２のＧＮＤ端子とＧＮＤ層である第４層パターン３４と前記バイパスコンデンサ２２とを第６層パターン３６３を介して接続しており、前記貫通ＶＩＡホール９６は、前記貫通ＶＩＡホール９２と同様に前記ＱＦＰ−ＬＳＩ２の電源端子と電源層である第３層パターン３３と前記バイパスコンデンサ２２とを第６層パターン３６４を介して接続している。
【００２４】
また、前記チップサイズパッケージＬＳＩ１の信号端子１３は、前記第１層パターン３１３と前記部分ＶＩＡホール９３を介して前記第２層パターン３２へ接続され、第２層パターン３２の延長上に存在する部分ＶＩＡホール９４、前記第１層パターン３１４を介してＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００２５】
前記チップサイズパッケージＬＳＩ１の信号端子１４、１５は、前記第１層パターン３１４を介して直接前記ＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００２６】
また、前記ＱＦＰ−ＬＳＩ２４は、第６層パターン３６５を用いて、前記ＱＦＰ−ＬＳＩ２は前記端子２３を介し第１層パターン３１５を用いて外部の回路と接続されている。
【００２７】
【発明が解決しようとする課題】
図８に示す様な従来の６層プリント配線基板を用いたチップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩとの接続を安価な４層プリント配線基板を用いて実現する事を考える。
【００２８】
図９に４層プリント配線基板を用いた構成を示す。
【００２９】
なお、図９において図８と同一の符号を付与している部分については、特に説明の無い限り前述の図８の説明と同じである為詳細は省略する。
【００３０】
４は４層プリント配線基板を示し、４１１から４１５、４２、４３、４４１から４４４はそれぞれ前記プリント配線基板４の導電性を有する第１層から第４層のパターンを示す。
【００３１】
４０１は前記プリント配線基板４に設けられた前記第１層パターン４１１から４１５と前記第２層パターン４２とを絶縁する電気絶縁物であり、以下４０２、４０３はそれぞれ、前記第２層パターン４２と前記第３層パターン４３間、前記第３層パターン４３と前記第４層パターン４４１から４４４間を絶縁する電気絶縁物である。
【００３２】
８１、８２、８５、８６は前記プリント配線基板４に設けられた貫通ＶＩＡホールを、８３、８４は前記プリント配線基板４に設けられた前記第１層と第２層間を接続する部分ＶＩＡホールを示す。
【００３３】
そして、前記第３層パターン４３はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２へ電源を供給する電源層であり、前記第４層パターン４４はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２と２４の基準電位を設定するＧＮＤ層である。
【００３４】
４４２、４４３、４４４は前記第４層パターン４４１と同一の層に存在するＧＮＤ電位ではない小パターンであり、それぞれ前記バイパスコンデンサ１５、２２および前記ＱＦＰ−ＬＳＩ２４への配線を行う為の小パターンである。
【００３５】
前記バイパスコンデンサ１５、２２、および、前記ＱＦＰ−ＬＳＩ２４は第４層に配置され、前記チップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２は第１層に配置される物とする。
【００３６】
前記貫通ＶＩＡホール８１は、前記第１層パターン４１１を介して前記チップサイズパッケージＬＳＩ１のＧＮＤ端子である前記半田ボール１１と、ＧＮＤ電位である第４層パターン４４１を介して前記バイパスコンデンサ１５へ接続している。
【００３７】
前記貫通ＶＩＡホール８２は、前記第１層パターン４１２を介して前記チップサイズパッケージＬＳＩ１の電源端子である前記半田ボール１２と、電源層である第３層パターン４３と、第４層パターン４４２を介して前記バイパスコンデンサ１５の前記第４層パターン４４１に接続している端子とは反対側の端子へ接続している。
【００３８】
一方、前記貫通ＶＩＡホール８５についても、前記貫通ＶＩＡホール８１と同様に前記ＱＦＰ−ＬＳＩ２のＧＮＤ端子とＧＮＤ電位である第４層パターン４４１と前記バイパスコンデンサ２２とを接続しており、前記貫通ＶＩＡホール８６は、前記貫通ＶＩＡホール８２と同様に前記ＱＦＰ−ＬＳＩ２の電源端子と電源層である第３層パターン４３と前記第４層に存在する小パターン４４３を介して前記バイパスコンデンサ２２の前記第４層パターン４４１に接続されている端子とは反対側の端子と接続している。
【００３９】
また、前記チップサイズパッケージＬＳＩ１の信号端子１３は、前記第１層パターン４１３と前記部分ＶＩＡホール８３を介して前記第２層パターン４２へ接続され、第２層パターン４２の延長上に存在する部分ＶＩＡホール８４、前記第１層パターン４１４を介してＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００４０】
前記チップサイズパッケージＬＳＩ１の信号端子１４、１５は、前記第１層パターン４１４を介して直接ＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００４１】
また、前記ＱＦＰ−ＬＳＩ２は前記端子２３を介し第１層パターン４１５を用いて、前記ＱＦＰ−ＬＳＩ２４は前記第４層パターン４４４を用いて外部の回路と接続している。
【００４２】
上記の様に構成した場合、図９から明らかなように、第４層のＧＮＤ電位を定めるパターン４４１がＧＮＤ電位以外の小パターン４４２、４４３、４４４によって分断され、特に前記第４層パターン４４４による分断が大きい事が分かる。
【００４３】
この前記第４層パターン４４４によって、前記第４層パターン４４１であるＧＮＤのインピーダンスが上昇しノイズが発生しやすい環境になる。
【００４４】
さらに、第４層に実装される前記ＱＦＰ−ＬＳＩ２４と前記第４層ＧＮＤパターン４４１との接続を確保しようとすると、第４層に実装されるＱＦＰ−ＬＳＩ２４からの信号パターン４４４の引き回しには大きな制約が付き、第２層での配線を目的とした貫通ＶＩＡホール数の増大、これに伴う第３層に存在する電源層の貫通ＶＩＡによる分断が発生し、ますますノイズ放出の増大とノイズ耐性の悪化が発生する。
【００４５】
なお、図９では第３層を電源層に、第４層を主にＧＮＤ層に割り当てたが、これらの層の関係を逆にして、第３層をＧＮＤ層に、第４層を電源層に割り当てても、前記ＱＦＰ−ＬＳＩ２４は相変わらず電源パターンで支配されている第４層に存在する為、部品同士の配線の困難さ、しいては第４層へ実装できる部品の個数の制限は同じである。
【００４６】
【課題を解決するための手段】
上記の課題を鑑み、本発明のチップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩが同一層に同居した４層プリント配線基板は、チップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩ間の配線を行う領域においては、第１層、第２層にチップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩ間の配線を行うパターンを配置し、第３層にＧＮＤパターンを、第４層に電源パターンを配置し、それ以外の領域においては、第１層と第４層に信号を配線するパターンを、第２層に電源パターンを、第３層にＧＮＤパターンを設ける構成とし、チップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩ間の配線を行う領域では、第１層パターンと第２層パターンとを接続するＶＩＡホールに部分ＶＩＡホールを用いた構成とした物である。
【００４７】
これにより、ＧＮＤインピーダンスの増加を防ぎ、かつ、部品を第４層に配置したときの制限を緩和する手法を提供できる。
【００４８】
【発明の実施の形態】
本発明の第１の発明は、４層プリント配線基板において、ＬＳＩの端子がパッケージの裏面に格子状に配列されたパッケージである第１のＬＳＩとＬＳＩの端子が四角形パッケージの４辺に１列に並んだパッケージである第２のＬＳＩが第１層に配置されている場合において、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域については、第１層、第２層を信号配線層に、第３層をＧＮＤ層に、第４層を電源層とする層構成領域と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域については、第１層、第４層を信号配線層に、第３層をＧＮＤ層に、第２層を電源層である様に層構成した領域とに分割し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する貫通ＶＩＡホールを前記第２のＬＳＩの占める領域内に配置し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域のＧＮＤ層を同一層に配置する事でＧＮＤ層に分断がない事を特徴とする４層プリント配線基板である。
この様に構成する事で、前記チップサイズパッケージＬＳＩのボールピッチが狭く、第１層のみを用いて内周のボールからパターンを引き出す事が出来ない場合において、内周ボールを部分ＶＩＡホールを用いて第２層へ接続し、第２層を用いて配線する場合においても、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第４層に部品を配置、配線する事を可能とする物である。
【００４９】
また第２の発明は、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する前記貫通ＶＩＡホールをプリント配線基板端に配置した４層プリント配線基板であり、前記第２のＬＳＩの占める領域にも配線が通る場合においても、前記２電源層を接続する貫通ＶＩＡホールを基板端に配置する事で前記貫通ＶＩＡホールの配置個数の制約を少なくでき、電源インピーダンスを下げる事ができる。
【００５０】
また第３の発明は、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを電気的に分離する部品を第４層に有し、前記電源分離部品の前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層への接続に用いる貫通ＶＩＡホールを前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する前記貫通ＶＩＡホールと兼ねる構成にした４層プリント配線基板である。
【００５１】
この様に構成する事で、例えば、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域に用いる電源がデジタル処理用電源であり、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の電源がアナログ処理用電源である場合、従来の４層プリント配線基板では、これら両者を分離するインダクタ、レギュレータ等の入出力端には、内層に存在する電源層への貫通ＶＩＡホールが最低でも入力、出力共に１つ必要であった。
【００５２】
本発明の第３の発明を用いると、インダクタ、レギュレータ等の部品が第４層に位置し、かつ、この部品の１つの端子は第４層の電源パターンに接続している為、貫通ＶＩＡホールはインダクタンス成分を持つ部品の前もしくは後の１つのみで済み、同個数の貫通ＶＩＡホールを用いる場合、貫通ＶＩＡホールの抵抗成分による電圧低下を半分にする事が出来る。
【００５３】
（第１の実施例）
以下、本発明の４層プリント配線基板の実施例について、図を用いて詳細に説明する。
【００５４】
図１および図２から図５は、本発明の第１の実施例における４層プリント配線基板の断面図および第１層上面から見た第１層から第４層の透視図を示す。
【００５５】
なお、図１および図２から図５において、図８および図９と同一の符号を付与している個所については、図８および図９と同一構成である為、その詳細な説明は省略する。
【００５６】
図１および図２から図５において、７１、７２、７３、７４、７５は前記プリント配線基板４に設けられた貫通ＶＩＡホール、５２１は前記プリント配線基板４の第２層パターン４２とは別電位のパターン、５３は前記プリント配線基板４の第３層パターン、５４１から５４４は前記プリント配線基板４の第４層パターンである。
【００５７】
なお、前記第３層パターン５３は前記チップサイズパッケージＬＳＩ１および、ＱＦＰ−ＬＳＩ２、２４の基準電位を設定するＧＮＤパターンであり、前記第４層パターン５４１および前記第２層パターン５２１は前記チップサイズパッケージＬＳＩ１および、ＱＦＰ−ＬＳＩ２、２４へ電源を供給する電源パターンである。
【００５８】
前記貫通ＶＩＡホール７１は、前記第１層パターン４１１を介して前記チップサイズパッケージＬＳＩ１のＧＮＤ端子である前記半田ボール１１と、前記第３層ＧＮＤパターン５３、前記第４層パターン５４２を介して前記バイパスコンデンサ１５へ接続している。
【００５９】
前記貫通ＶＩＡホール７２は、前記第１層パターン４１２を介して前記チップサイズパッケージＬＳＩ１の電源端子である前記半田ボール１２と、第４層電源パターン５４１を介して前記バイパスコンデンサ１５の前記第４層パターン５４２に接続している端子とは反対側の端子へ接続している。
【００６０】
一方、前記貫通ＶＩＡホール７３についても、前記貫通ＶＩＡホール７１と同様に前記ＱＦＰ−ＬＳＩ２のＧＮＤ端子とＧＮＤ電位である第３層パターン５３および第４層パターン５４３を介して前記バイパスコンデンサ２２とを接続しており、前記貫通ＶＩＡホール７４は、前記貫通ＶＩＡホール７２と同様に前記ＱＦＰ−ＬＳＩ２の電源端子と電源層である第４層パターン５４１を介して前記バイパスコンデンサ２２の前記第４層パターン５４３に接続されている端子とは反対側の端子と接続している。
【００６１】
また、前記貫通ＶＩＡホール７５は、前記ＱＦＰ−ＬＳＩ２の下に位置し、電源パターンである前記第４層パターン５４１と前記第２層パターン５２１とを接続する。
【００６２】
前記ＱＦＰ−ＬＳＩ２４は、チップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２の結線を行う領域、すなわち、第１層パターン４１４、第２層パターン４２が占める領域以外の第４層の領域に置く。
【００６３】
また、前記チップサイズパッケージＬＳＩ１の信号端子１３は、前記第１層パターン４１３と前記部分ＶＩＡホール８３を介して前記第２層パターン４２へ接続され、第２層パターン４２の延長上に存在する部分ＶＩＡホール８４、前記第１層パターン４１４を介してＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００６４】
前記チップサイズパッケージＬＳＩ１の信号端子１４、１５は、前記第１層パターン４１４を介して直接ＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００６５】
また、前記ＱＦＰ−ＬＳＩ２は前記端子２３を介し第１層パターン４１５を用いて、前記ＱＦＰ−ＬＳＩ２４は前記第４層パターン５４４を用いて外部の回路と接続している。
【００６６】
以上の第１の実施例では、図３および図５から分かる様に電源パターンを第４層パターン５４１から第２層パターン５２１へスイッチする事によって、図４に示す様にＧＮＤパターンである第３層パターン５３をベタにしてＧＮＤインピーダンスの増大を防ぐ事が出来る。
【００６７】
さらに従来の４層プリント配線基板では困難であった第４層へのＱＦＰ−ＬＳＩの配置をチップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２の結線を行う領域、すなわち、第１層パターン４１４、第２層パターン４２が占める領域以外の第４層の領域に置く事で、第４層に配置したＱＦＰ−ＬＳＩの電源、ＧＮＤへの配線と信号配線の共存を可能とした。
【００６８】
（第２の実施例）
次に本発明の第２の実施例について、図を用いて説明する。
図６は、第１層上部から見た本発明の第２の実施例の４層プリント配線基板の領域図である。
【００６９】
図６において、１は第１層に置かれたチップサイズパッケージＬＳＩ、２は第１層に置かれたＱＦＰ−ＬＳＩ、２４は第４層に置かれたＱＦＰ−ＬＳＩ、１０１は第１層、第２層を前記チップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２間の結線を行う信号パターンに、第３層をＧＮＤパターンに、第４層を電源パターンに用いる領域、１０２は第１層、第４層を信号パターンに、第３層をＧＮＤパターンに、第２層を電源パターンに用いる領域、７５は領域１０１の第４層に存在する電源パターンと領域１０２の第２層に存在する電源パターンとを接続する貫通ＶＩＡホールである。
【００７０】
ここで、７５は４層プリント配線基板の周囲の１以上の辺に１個以上存在する物とする。
【００７１】
第１の実施例では、領域１０１と領域１０２の電源パターン同士を接続する貫通ＶＩＡホール７５を設ける領域がＱＦＰ−ＬＳＩ２の下にかぎられていた為、貫通ＶＩＡホール７５を十分な個数設ける事が困難であった。
【００７２】
第２の実施例では、４層プリント配線基板の周辺に置ける為、貫通ＶＩＡホール７５を設ける自由度が増し、この結果、電源インピーダンスの増加を防ぎつつ、第４層のＱＦＰ−ＬＳＩ２４についての電源、ＧＮＤへの配線と信号配線の共存が可能となる。
（第３の実施例）
次に本発明の第３の実施例について、図を用いて説明する。
図７は、第１層上部から見た本発明の第３の実施例の４層プリント配線基板の領域図である。
【００７３】
図７において、１は第１層に置かれたチップサイズパッケージＬＳＩ、２は第１層に置かれたＱＦＰ−ＬＳＩ、２４は第４層に置かれたＱＦＰ−ＬＳＩ、１０１は第１層、第２層を前記チップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２間の結線を行う信号パターンに、第３層をＧＮＤパターンに、第４層を電源パターンに用いる領域、１０２は第１層、第４層を信号パターンに、第３層をＧＮＤパターンに、第２層を電源パターンに用いる領域、１０３は第１層を信号パターンに、第２層、第４層を電源パターンに、第３層をＧＮＤパターンに用いる領域、７５は領域１０３の第４層に存在する電源パターンと第２層に存在する電源パターンとを接続する１個以上の貫通ＶＩＡホール、６は前記領域１０１の電源パターンと前記領域１０２の電源パターンを電気的に分離するインダクタンス成分を持つ部品である。
【００７４】
また、前記領域１３は、前記領域１０１と前記領域１０２との境界に位置する。
この様に構成すると、前記領域１０１と前記領域１０２とで電源を分離する事が出来、領域１０１で発生した電源リップル等のノイズを領域１０２の電源へ伝達する事を防止、または、領域１０１で発生した電源ノイズを領域１０２へ伝達する事を防止しつつ、第４層のＱＦＰ−ＬＳＩ２４についての電源、ＧＮＤへの配線と信号配線の共存が可能となる。
【００７５】
また、従来の４層プリント配線基板においては、電源を分離する為には、第２層もしくは第３層の電源パターンから貫通ＶＩＡホールを用いて一旦第１層もしくは第４層へ電源パターンを引き出し、第１層もしくは第４層に置かれたインダクタンス成分を持つ部品を介して再び貫通ＶＩＡホールを用いて第２層もしくは第３層の電源パターンへ接続する為、貫通ＶＩＡホールが、インダクタンス成分を持つ部品の前後に必要であった。
【００７６】
しかし、本発明の第３の発明によれば、インダクタンス成分を持つ部品が第４層に位置し、かつ、この部品の１つの端子は第４層の電源パターンに接続している為、貫通ＶＩＡホールはインダクタンス成分を持つ部品の前もしくは後の１つのみで済み、同個数の貫通ＶＩＡホールを用いる場合、貫通ＶＩＡホールの抵抗成分による電圧低下を半分にする事が出来る。
【００７７】
なお、上記の実施例では、電源を分離する部品としてインダクタンス成分を持つ部品としたが、電源電圧を変換する部品もしくは部品群であっても、同様に第４層のＱＦＰ−ＬＳＩ２４についての電源、ＧＮＤへの配線と信号配線の共存が可能となる。
【００７８】
【発明の効果】
本発明によれば、４層プリント配線基板において、第１層にチップサイズパッケージＬＳＩと、ＱＦＰ−ＬＳＩが実装され、これら両者間の配線が必要な場合で、第１層チップサイズパッケージＬＳＩのボールピッチが狭く、第１層のみを用いて内周のボールからパターンを引き出す事が出来ない場合において、内周ボールを部分ＶＩＡホールを用いて第２層へ接続し、第２層を用いて配線する場合においても、４層プリント配線基板を用いて、第４層に部品を配置、配線する事が可能となり、従来６層プリント配線基板を用いて基板の表裏に部品を配置していた時と比べてプリント配線基板のコストを下げる事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における４層プリント配線基板の断面図
【図２】図１の第１層上面図
【図３】図１の第２層上面図
【図４】図１の第３層上面図
【図５】図１の第４層上面図
【図６】本発明の第２の実施例における４層プリント配線基板の上面透視図
【図７】本発明の第３の実施例における４層プリント配線基板の上面透視図
【図８】従来の６層プリント配線基板の断面図
【図９】従来の４層プリント配線基板の断面図
【符号の説明】
１ チップサイズパッケージＬＳＩ
２、２４ ＱＦＰ−ＬＳＩ
１１ ＧＮＤ端子ボール
１２ 電源端子ボール
１３、１４、１５ 信号端子ボール
１６、２２ バイパスコンデンサ
２１、２３ 端子
４ ４層プリント配線基板
４０１、４０２、４０３ 絶縁層
４１１ ＧＮＤ端子用ランド
４１２ 電源端子用ランド
４１３ 信号端子用ランド
４１４ 信号配線
４１５ 第１層に配置されたＱＦＰ−ＬＳＩのチップサイズパッケージＬＳＩ以外への配線
４２ 第２層に配置されたＱＦＰ−ＬＳＩのチップサイズパッケージＬＳＩへの配線
５２１ 電源層
５３ ＧＮＤ層
５４１ 電源層
５４２、６４３ ＧＮＤ用ランド
５４４ 第４層に配置された信号配線
１０１ 第１層、第２層が信号層、第３層がＧＮＤ層、第４層が電源層の領域
１０２ 第１層、第４層が信号層、第３層がＧＮＤ層、第２層が電源層の領域
１０３ 第１層が信号層、第２層、第４層が電源層、第３層がＧＮＤ層の領域
６ 電源分離部品
７１、７２、７３、７４、７５、８３、８４ ＶＩＡホール
【発明の属する技術分野】
本発明は、プリント配線基板、特に４層配線基板において、ＬＳＩの端子がパッケージの裏面に格子状に配列されたパッケージとＬＳＩの端子が四角形パッケージの４辺に１列に並んだパッケージの端子間を接続する手法に関する。
【０００２】
【従来の技術】
従来のプリント配線基板は、１以上の銅などの電気導体配線層と電気絶縁物から構成されている。
【０００３】
しかし、昨今の高密度プリント配線基板においては、部品実装面積をプリント配線基板の面積に近づける為、Ｎ（ＮはＮ≧１なる整数）層の電気導体配線層と電気導体配線層の間にＮ−１（Ｎ−１＝０の場合は、Ｎ−１＝１とする）層の電気絶縁物を挟み込み、Ｎ層プリント配線基板を構成し、各配線層で担当する配線の種類を決定する事で、１層配線基板の場合と比べて、配線の為の面積をＮ−２倍〜Ｎ倍に増加させる事ができる。
【０００４】
例えば、前記プリント配線基板でＮ＝４の場合、すなわち、４層プリント配線基板の場合、第１層、第４層は、デジタルおよびアナログ電気信号を通す為の配線を主に結線し、第２層は、回路へ電源を供給する配線を通す層すなわち電源層、第３層は、回路の基準電位を決定する基準電位配線を通す層すなわちＧＮＤ層として利用する。
【０００５】
これによって、電気信号を配線する為の層は２層分を割り当てることができ、１層配線基板の２倍となる。また、前記の電源層、ＧＮＤ層にも電気信号を通すことで、第１層から第４層までの全ての層に電気信号を結線すると、１層配線基板と比較して最大４倍の面積を電気信号の配線の為に使用する事ができる。
【０００６】
また、異なる層間を接続する為に、小径の穴をプリント配線基板に設け、この穴の内壁面に銅メッキを施す事で垂直方向の電気伝導性を確保するＶＩＡホールと呼ばれる構造を設けている。
【０００７】
このＶＩＡホールについても、第１層から第Ｎ層まで全ての層を貫通し所望の層と電気的に導通させる貫通ＶＩＡホールと、隣り合う２層間のみに貫通穴を開け、内壁面に銅メッキもしくは、導電性ペーストを充填する部分ＶＩＡホールとが存在し、一般的に、部分ＶＩＡホールの方が、穴が貫通しない為、部品配置の自由度が増す。
【０００８】
また、貫通ＶＩＡホールは第１層から第Ｎ層まで貫通し所望の層と電気的に導通させる必要がある為、第１層から第Ｎ層の位置を正確に合わせて穴あけ加工を要する。
【０００９】
これに対して、部分ＶＩＡホールは、まず導通させたい隣り合う２層分のプリント配線基板の半製品を作成し穴あけ加工を施した後にこれら穴あけ加工済みの複数の半製品を張り合わせて作成される為、ＶＩＡホールの加工精度自体は２層分の位置を合わせるのみで済む。
【００１０】
この結果、部分ＶＩＡホールの周辺に存在するランドの直径は、貫通ＶＩＡホールのランド直径よりも小さい物が作成可能であり、部品を実装するランドが密集している個所においても、ＶＩＡホールを部分ＶＩＡホールとする事でＶＩＡホールを形成する事が可能となる。
【００１１】
一方、これらプリント配線基板に実装するＬＳＩの形状についても小型化が行われている。
【００１２】
従来ＱＦＰ（クワッド・フラット・パッケージ）と呼ばれる、内部半導体チップを保護する四角形のプラスチックパッケージの４辺に内部半導体チップに接続された複数の導体のリード線を一列に配置したパッケージから、昨今では、半導体チップの底面から直接または、セラミックなどの基材を挟んで間接的に、半田合金等で構成されるボールをチップまたは基材底面に格子状に配置し、これらボールを介してチップ外部の回路へ接続する様に構成したチップサイズパッケージが実用化されており、パッケージサイズの小型化、すなわち、実装占有面積の縮小化と、ＬＳＩの多機能化による端子本数の増加に対応している。
【００１３】
前述の様な従来のプリント配線基板を用い、チップサイズパッケージとＱＦＰとが混在したプリント配線基板において、チップサイズパッケージＬＳＩから配線を引き出しＱＦＰのＬＳＩへ配線する様子を図８に示す。
【００１４】
図８において、１はチップサイズパッケージＬＳＩを、１１は前記チップサイズパッケージＬＳＩ１のＧＮＤ端子用半田ボール、１２は前記チップサイズパッケージＬＳＩ１の電源端子用半田ボール、１３、１４および１５は前記チップサイズパッケージＬＳＩ１の信号端子用半田ボールを、１６は前記チップサイズパッケージＬＳＩ１の電源とＧＮＤ間に挿入するバイパスコンデンサを示す。
【００１５】
また、２はＱＦＰ−ＬＳＩを、２１は前記ＱＦＰ−ＬＳＩ２の端子を、２２は前記ＱＦＰ−ＬＳＩ２の電源とＧＮＤ間に挿入するバイパスコンデンサを、２３は前記ＱＦＰ−ＬＳＩ２の前記チップサイズパッケージＬＳＩ１との接続には直接関与しない端子を、２４はＱＦＰ−ＬＳＩ２の裏面に配置されるＱＦＰ−ＬＳＩを示す。
【００１６】
３は６層プリント配線基板を示し、３１１から３１５は前記プリント配線基板３の第1層のパターンを、３２は前記プリント配線基板３の第２層のパターンを、３３は前記プリント配線基板３の第３層のパターンを、３４は前記プリント配線基板３の第４層のパターンを、３６１から３６５は前記プリント配線基板３の第６層のパターンを示す。
【００１７】
９１、９２、９５、９６は前記プリント配線基板３に設けられた貫通ＶＩＡホールを、９３、９４は前記プリント配線基板３に設けられた前記第１層と第２層間を接続する部分ＶＩＡホールを示す。
【００１８】
３０１は前記プリント配線基板３に設けられた前記第１層パターン３１１から３１５と前記第２層パターン３２とを絶縁する電気絶縁物であり、以下３０２、３０３、３０４、３０５はそれぞれ、前記第２層パターン３２と前記第３層パターン３３間、前記第３層パターン３３と前記第４層パターン３４間、前記第４層パターン３４と前記第５層パターン間、前記第５層パターンと前記第６層パターン３６１から３６５間を絶縁する電気絶縁物である。
【００１９】
そして、前記第３層パターン３３はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２へ電源を供給する電源層であり、前記第４層パターン３４はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２および２４の基準電位を設定するＧＮＤ層である。
【００２０】
前記バイパスコンデンサ１６、２２、および、前記ＱＦＰ−ＬＳＩ２４は第６層に配置され、前記チップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２は第１層に配置される物とする。
【００２１】
また、前記貫通ＶＩＡホール９１は、前記第１層パターン３１１を介して前記チップサイズパッケージＬＳＩ１のＧＮＤ端子である前記半田ボール１１と、ＧＮＤ層である第４層パターン３４と、第６層パターン３６１を介して前記バイパスコンデンサ１５へ接続している。
【００２２】
前記貫通ＶＩＡホール９２は、前記第１層パターン３１２を介して前記チップサイズパッケージＬＳＩ１の電源端子である前記半田ボール１２と、電源層である第３層パターン３３と、第６層パターン３６２を介して前記バイパスコンデンサ１５の第６層パターン３６１と接続されている端子とは反対側の端子へ接続している。
【００２３】
一方、前記貫通ＶＩＡホール９５についても、前記貫通ＶＩＡホール９１と同様に前記ＱＦＰ−ＬＳＩ２のＧＮＤ端子とＧＮＤ層である第４層パターン３４と前記バイパスコンデンサ２２とを第６層パターン３６３を介して接続しており、前記貫通ＶＩＡホール９６は、前記貫通ＶＩＡホール９２と同様に前記ＱＦＰ−ＬＳＩ２の電源端子と電源層である第３層パターン３３と前記バイパスコンデンサ２２とを第６層パターン３６４を介して接続している。
【００２４】
また、前記チップサイズパッケージＬＳＩ１の信号端子１３は、前記第１層パターン３１３と前記部分ＶＩＡホール９３を介して前記第２層パターン３２へ接続され、第２層パターン３２の延長上に存在する部分ＶＩＡホール９４、前記第１層パターン３１４を介してＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００２５】
前記チップサイズパッケージＬＳＩ１の信号端子１４、１５は、前記第１層パターン３１４を介して直接前記ＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００２６】
また、前記ＱＦＰ−ＬＳＩ２４は、第６層パターン３６５を用いて、前記ＱＦＰ−ＬＳＩ２は前記端子２３を介し第１層パターン３１５を用いて外部の回路と接続されている。
【００２７】
【発明が解決しようとする課題】
図８に示す様な従来の６層プリント配線基板を用いたチップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩとの接続を安価な４層プリント配線基板を用いて実現する事を考える。
【００２８】
図９に４層プリント配線基板を用いた構成を示す。
【００２９】
なお、図９において図８と同一の符号を付与している部分については、特に説明の無い限り前述の図８の説明と同じである為詳細は省略する。
【００３０】
４は４層プリント配線基板を示し、４１１から４１５、４２、４３、４４１から４４４はそれぞれ前記プリント配線基板４の導電性を有する第１層から第４層のパターンを示す。
【００３１】
４０１は前記プリント配線基板４に設けられた前記第１層パターン４１１から４１５と前記第２層パターン４２とを絶縁する電気絶縁物であり、以下４０２、４０３はそれぞれ、前記第２層パターン４２と前記第３層パターン４３間、前記第３層パターン４３と前記第４層パターン４４１から４４４間を絶縁する電気絶縁物である。
【００３２】
８１、８２、８５、８６は前記プリント配線基板４に設けられた貫通ＶＩＡホールを、８３、８４は前記プリント配線基板４に設けられた前記第１層と第２層間を接続する部分ＶＩＡホールを示す。
【００３３】
そして、前記第３層パターン４３はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２へ電源を供給する電源層であり、前記第４層パターン４４はチップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２と２４の基準電位を設定するＧＮＤ層である。
【００３４】
４４２、４４３、４４４は前記第４層パターン４４１と同一の層に存在するＧＮＤ電位ではない小パターンであり、それぞれ前記バイパスコンデンサ１５、２２および前記ＱＦＰ−ＬＳＩ２４への配線を行う為の小パターンである。
【００３５】
前記バイパスコンデンサ１５、２２、および、前記ＱＦＰ−ＬＳＩ２４は第４層に配置され、前記チップサイズパッケージＬＳＩ１およびＱＦＰ−ＬＳＩ２は第１層に配置される物とする。
【００３６】
前記貫通ＶＩＡホール８１は、前記第１層パターン４１１を介して前記チップサイズパッケージＬＳＩ１のＧＮＤ端子である前記半田ボール１１と、ＧＮＤ電位である第４層パターン４４１を介して前記バイパスコンデンサ１５へ接続している。
【００３７】
前記貫通ＶＩＡホール８２は、前記第１層パターン４１２を介して前記チップサイズパッケージＬＳＩ１の電源端子である前記半田ボール１２と、電源層である第３層パターン４３と、第４層パターン４４２を介して前記バイパスコンデンサ１５の前記第４層パターン４４１に接続している端子とは反対側の端子へ接続している。
【００３８】
一方、前記貫通ＶＩＡホール８５についても、前記貫通ＶＩＡホール８１と同様に前記ＱＦＰ−ＬＳＩ２のＧＮＤ端子とＧＮＤ電位である第４層パターン４４１と前記バイパスコンデンサ２２とを接続しており、前記貫通ＶＩＡホール８６は、前記貫通ＶＩＡホール８２と同様に前記ＱＦＰ−ＬＳＩ２の電源端子と電源層である第３層パターン４３と前記第４層に存在する小パターン４４３を介して前記バイパスコンデンサ２２の前記第４層パターン４４１に接続されている端子とは反対側の端子と接続している。
【００３９】
また、前記チップサイズパッケージＬＳＩ１の信号端子１３は、前記第１層パターン４１３と前記部分ＶＩＡホール８３を介して前記第２層パターン４２へ接続され、第２層パターン４２の延長上に存在する部分ＶＩＡホール８４、前記第１層パターン４１４を介してＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００４０】
前記チップサイズパッケージＬＳＩ１の信号端子１４、１５は、前記第１層パターン４１４を介して直接ＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００４１】
また、前記ＱＦＰ−ＬＳＩ２は前記端子２３を介し第１層パターン４１５を用いて、前記ＱＦＰ−ＬＳＩ２４は前記第４層パターン４４４を用いて外部の回路と接続している。
【００４２】
上記の様に構成した場合、図９から明らかなように、第４層のＧＮＤ電位を定めるパターン４４１がＧＮＤ電位以外の小パターン４４２、４４３、４４４によって分断され、特に前記第４層パターン４４４による分断が大きい事が分かる。
【００４３】
この前記第４層パターン４４４によって、前記第４層パターン４４１であるＧＮＤのインピーダンスが上昇しノイズが発生しやすい環境になる。
【００４４】
さらに、第４層に実装される前記ＱＦＰ−ＬＳＩ２４と前記第４層ＧＮＤパターン４４１との接続を確保しようとすると、第４層に実装されるＱＦＰ−ＬＳＩ２４からの信号パターン４４４の引き回しには大きな制約が付き、第２層での配線を目的とした貫通ＶＩＡホール数の増大、これに伴う第３層に存在する電源層の貫通ＶＩＡによる分断が発生し、ますますノイズ放出の増大とノイズ耐性の悪化が発生する。
【００４５】
なお、図９では第３層を電源層に、第４層を主にＧＮＤ層に割り当てたが、これらの層の関係を逆にして、第３層をＧＮＤ層に、第４層を電源層に割り当てても、前記ＱＦＰ−ＬＳＩ２４は相変わらず電源パターンで支配されている第４層に存在する為、部品同士の配線の困難さ、しいては第４層へ実装できる部品の個数の制限は同じである。
【００４６】
【課題を解決するための手段】
上記の課題を鑑み、本発明のチップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩが同一層に同居した４層プリント配線基板は、チップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩ間の配線を行う領域においては、第１層、第２層にチップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩ間の配線を行うパターンを配置し、第３層にＧＮＤパターンを、第４層に電源パターンを配置し、それ以外の領域においては、第１層と第４層に信号を配線するパターンを、第２層に電源パターンを、第３層にＧＮＤパターンを設ける構成とし、チップサイズパッケージＬＳＩとＱＦＰ−ＬＳＩ間の配線を行う領域では、第１層パターンと第２層パターンとを接続するＶＩＡホールに部分ＶＩＡホールを用いた構成とした物である。
【００４７】
これにより、ＧＮＤインピーダンスの増加を防ぎ、かつ、部品を第４層に配置したときの制限を緩和する手法を提供できる。
【００４８】
【発明の実施の形態】
本発明の第１の発明は、４層プリント配線基板において、ＬＳＩの端子がパッケージの裏面に格子状に配列されたパッケージである第１のＬＳＩとＬＳＩの端子が四角形パッケージの４辺に１列に並んだパッケージである第２のＬＳＩが第１層に配置されている場合において、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域については、第１層、第２層を信号配線層に、第３層をＧＮＤ層に、第４層を電源層とする層構成領域と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域については、第１層、第４層を信号配線層に、第３層をＧＮＤ層に、第２層を電源層である様に層構成した領域とに分割し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する貫通ＶＩＡホールを前記第２のＬＳＩの占める領域内に配置し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域のＧＮＤ層を同一層に配置する事でＧＮＤ層に分断がない事を特徴とする４層プリント配線基板である。
この様に構成する事で、前記チップサイズパッケージＬＳＩのボールピッチが狭く、第１層のみを用いて内周のボールからパターンを引き出す事が出来ない場合において、内周ボールを部分ＶＩＡホールを用いて第２層へ接続し、第２層を用いて配線する場合においても、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第４層に部品を配置、配線する事を可能とする物である。
【００４９】
また第２の発明は、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する前記貫通ＶＩＡホールをプリント配線基板端に配置した４層プリント配線基板であり、前記第２のＬＳＩの占める領域にも配線が通る場合においても、前記２電源層を接続する貫通ＶＩＡホールを基板端に配置する事で前記貫通ＶＩＡホールの配置個数の制約を少なくでき、電源インピーダンスを下げる事ができる。
【００５０】
また第３の発明は、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを電気的に分離する部品を第４層に有し、前記電源分離部品の前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層への接続に用いる貫通ＶＩＡホールを前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する前記貫通ＶＩＡホールと兼ねる構成にした４層プリント配線基板である。
【００５１】
この様に構成する事で、例えば、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域に用いる電源がデジタル処理用電源であり、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の電源がアナログ処理用電源である場合、従来の４層プリント配線基板では、これら両者を分離するインダクタ、レギュレータ等の入出力端には、内層に存在する電源層への貫通ＶＩＡホールが最低でも入力、出力共に１つ必要であった。
【００５２】
本発明の第３の発明を用いると、インダクタ、レギュレータ等の部品が第４層に位置し、かつ、この部品の１つの端子は第４層の電源パターンに接続している為、貫通ＶＩＡホールはインダクタンス成分を持つ部品の前もしくは後の１つのみで済み、同個数の貫通ＶＩＡホールを用いる場合、貫通ＶＩＡホールの抵抗成分による電圧低下を半分にする事が出来る。
【００５３】
（第１の実施例）
以下、本発明の４層プリント配線基板の実施例について、図を用いて詳細に説明する。
【００５４】
図１および図２から図５は、本発明の第１の実施例における４層プリント配線基板の断面図および第１層上面から見た第１層から第４層の透視図を示す。
【００５５】
なお、図１および図２から図５において、図８および図９と同一の符号を付与している個所については、図８および図９と同一構成である為、その詳細な説明は省略する。
【００５６】
図１および図２から図５において、７１、７２、７３、７４、７５は前記プリント配線基板４に設けられた貫通ＶＩＡホール、５２１は前記プリント配線基板４の第２層パターン４２とは別電位のパターン、５３は前記プリント配線基板４の第３層パターン、５４１から５４４は前記プリント配線基板４の第４層パターンである。
【００５７】
なお、前記第３層パターン５３は前記チップサイズパッケージＬＳＩ１および、ＱＦＰ−ＬＳＩ２、２４の基準電位を設定するＧＮＤパターンであり、前記第４層パターン５４１および前記第２層パターン５２１は前記チップサイズパッケージＬＳＩ１および、ＱＦＰ−ＬＳＩ２、２４へ電源を供給する電源パターンである。
【００５８】
前記貫通ＶＩＡホール７１は、前記第１層パターン４１１を介して前記チップサイズパッケージＬＳＩ１のＧＮＤ端子である前記半田ボール１１と、前記第３層ＧＮＤパターン５３、前記第４層パターン５４２を介して前記バイパスコンデンサ１５へ接続している。
【００５９】
前記貫通ＶＩＡホール７２は、前記第１層パターン４１２を介して前記チップサイズパッケージＬＳＩ１の電源端子である前記半田ボール１２と、第４層電源パターン５４１を介して前記バイパスコンデンサ１５の前記第４層パターン５４２に接続している端子とは反対側の端子へ接続している。
【００６０】
一方、前記貫通ＶＩＡホール７３についても、前記貫通ＶＩＡホール７１と同様に前記ＱＦＰ−ＬＳＩ２のＧＮＤ端子とＧＮＤ電位である第３層パターン５３および第４層パターン５４３を介して前記バイパスコンデンサ２２とを接続しており、前記貫通ＶＩＡホール７４は、前記貫通ＶＩＡホール７２と同様に前記ＱＦＰ−ＬＳＩ２の電源端子と電源層である第４層パターン５４１を介して前記バイパスコンデンサ２２の前記第４層パターン５４３に接続されている端子とは反対側の端子と接続している。
【００６１】
また、前記貫通ＶＩＡホール７５は、前記ＱＦＰ−ＬＳＩ２の下に位置し、電源パターンである前記第４層パターン５４１と前記第２層パターン５２１とを接続する。
【００６２】
前記ＱＦＰ−ＬＳＩ２４は、チップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２の結線を行う領域、すなわち、第１層パターン４１４、第２層パターン４２が占める領域以外の第４層の領域に置く。
【００６３】
また、前記チップサイズパッケージＬＳＩ１の信号端子１３は、前記第１層パターン４１３と前記部分ＶＩＡホール８３を介して前記第２層パターン４２へ接続され、第２層パターン４２の延長上に存在する部分ＶＩＡホール８４、前記第１層パターン４１４を介してＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００６４】
前記チップサイズパッケージＬＳＩ１の信号端子１４、１５は、前記第１層パターン４１４を介して直接ＱＦＰ−ＬＳＩ２の所望の端子へ接続される。
【００６５】
また、前記ＱＦＰ−ＬＳＩ２は前記端子２３を介し第１層パターン４１５を用いて、前記ＱＦＰ−ＬＳＩ２４は前記第４層パターン５４４を用いて外部の回路と接続している。
【００６６】
以上の第１の実施例では、図３および図５から分かる様に電源パターンを第４層パターン５４１から第２層パターン５２１へスイッチする事によって、図４に示す様にＧＮＤパターンである第３層パターン５３をベタにしてＧＮＤインピーダンスの増大を防ぐ事が出来る。
【００６７】
さらに従来の４層プリント配線基板では困難であった第４層へのＱＦＰ−ＬＳＩの配置をチップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２の結線を行う領域、すなわち、第１層パターン４１４、第２層パターン４２が占める領域以外の第４層の領域に置く事で、第４層に配置したＱＦＰ−ＬＳＩの電源、ＧＮＤへの配線と信号配線の共存を可能とした。
【００６８】
（第２の実施例）
次に本発明の第２の実施例について、図を用いて説明する。
図６は、第１層上部から見た本発明の第２の実施例の４層プリント配線基板の領域図である。
【００６９】
図６において、１は第１層に置かれたチップサイズパッケージＬＳＩ、２は第１層に置かれたＱＦＰ−ＬＳＩ、２４は第４層に置かれたＱＦＰ−ＬＳＩ、１０１は第１層、第２層を前記チップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２間の結線を行う信号パターンに、第３層をＧＮＤパターンに、第４層を電源パターンに用いる領域、１０２は第１層、第４層を信号パターンに、第３層をＧＮＤパターンに、第２層を電源パターンに用いる領域、７５は領域１０１の第４層に存在する電源パターンと領域１０２の第２層に存在する電源パターンとを接続する貫通ＶＩＡホールである。
【００７０】
ここで、７５は４層プリント配線基板の周囲の１以上の辺に１個以上存在する物とする。
【００７１】
第１の実施例では、領域１０１と領域１０２の電源パターン同士を接続する貫通ＶＩＡホール７５を設ける領域がＱＦＰ−ＬＳＩ２の下にかぎられていた為、貫通ＶＩＡホール７５を十分な個数設ける事が困難であった。
【００７２】
第２の実施例では、４層プリント配線基板の周辺に置ける為、貫通ＶＩＡホール７５を設ける自由度が増し、この結果、電源インピーダンスの増加を防ぎつつ、第４層のＱＦＰ−ＬＳＩ２４についての電源、ＧＮＤへの配線と信号配線の共存が可能となる。
（第３の実施例）
次に本発明の第３の実施例について、図を用いて説明する。
図７は、第１層上部から見た本発明の第３の実施例の４層プリント配線基板の領域図である。
【００７３】
図７において、１は第１層に置かれたチップサイズパッケージＬＳＩ、２は第１層に置かれたＱＦＰ−ＬＳＩ、２４は第４層に置かれたＱＦＰ−ＬＳＩ、１０１は第１層、第２層を前記チップサイズパッケージＬＳＩ１とＱＦＰ−ＬＳＩ２間の結線を行う信号パターンに、第３層をＧＮＤパターンに、第４層を電源パターンに用いる領域、１０２は第１層、第４層を信号パターンに、第３層をＧＮＤパターンに、第２層を電源パターンに用いる領域、１０３は第１層を信号パターンに、第２層、第４層を電源パターンに、第３層をＧＮＤパターンに用いる領域、７５は領域１０３の第４層に存在する電源パターンと第２層に存在する電源パターンとを接続する１個以上の貫通ＶＩＡホール、６は前記領域１０１の電源パターンと前記領域１０２の電源パターンを電気的に分離するインダクタンス成分を持つ部品である。
【００７４】
また、前記領域１３は、前記領域１０１と前記領域１０２との境界に位置する。
この様に構成すると、前記領域１０１と前記領域１０２とで電源を分離する事が出来、領域１０１で発生した電源リップル等のノイズを領域１０２の電源へ伝達する事を防止、または、領域１０１で発生した電源ノイズを領域１０２へ伝達する事を防止しつつ、第４層のＱＦＰ−ＬＳＩ２４についての電源、ＧＮＤへの配線と信号配線の共存が可能となる。
【００７５】
また、従来の４層プリント配線基板においては、電源を分離する為には、第２層もしくは第３層の電源パターンから貫通ＶＩＡホールを用いて一旦第１層もしくは第４層へ電源パターンを引き出し、第１層もしくは第４層に置かれたインダクタンス成分を持つ部品を介して再び貫通ＶＩＡホールを用いて第２層もしくは第３層の電源パターンへ接続する為、貫通ＶＩＡホールが、インダクタンス成分を持つ部品の前後に必要であった。
【００７６】
しかし、本発明の第３の発明によれば、インダクタンス成分を持つ部品が第４層に位置し、かつ、この部品の１つの端子は第４層の電源パターンに接続している為、貫通ＶＩＡホールはインダクタンス成分を持つ部品の前もしくは後の１つのみで済み、同個数の貫通ＶＩＡホールを用いる場合、貫通ＶＩＡホールの抵抗成分による電圧低下を半分にする事が出来る。
【００７７】
なお、上記の実施例では、電源を分離する部品としてインダクタンス成分を持つ部品としたが、電源電圧を変換する部品もしくは部品群であっても、同様に第４層のＱＦＰ−ＬＳＩ２４についての電源、ＧＮＤへの配線と信号配線の共存が可能となる。
【００７８】
【発明の効果】
本発明によれば、４層プリント配線基板において、第１層にチップサイズパッケージＬＳＩと、ＱＦＰ−ＬＳＩが実装され、これら両者間の配線が必要な場合で、第１層チップサイズパッケージＬＳＩのボールピッチが狭く、第１層のみを用いて内周のボールからパターンを引き出す事が出来ない場合において、内周ボールを部分ＶＩＡホールを用いて第２層へ接続し、第２層を用いて配線する場合においても、４層プリント配線基板を用いて、第４層に部品を配置、配線する事が可能となり、従来６層プリント配線基板を用いて基板の表裏に部品を配置していた時と比べてプリント配線基板のコストを下げる事ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における４層プリント配線基板の断面図
【図２】図１の第１層上面図
【図３】図１の第２層上面図
【図４】図１の第３層上面図
【図５】図１の第４層上面図
【図６】本発明の第２の実施例における４層プリント配線基板の上面透視図
【図７】本発明の第３の実施例における４層プリント配線基板の上面透視図
【図８】従来の６層プリント配線基板の断面図
【図９】従来の４層プリント配線基板の断面図
【符号の説明】
１ チップサイズパッケージＬＳＩ
２、２４ ＱＦＰ−ＬＳＩ
１１ ＧＮＤ端子ボール
１２ 電源端子ボール
１３、１４、１５ 信号端子ボール
１６、２２ バイパスコンデンサ
２１、２３ 端子
４ ４層プリント配線基板
４０１、４０２、４０３ 絶縁層
４１１ ＧＮＤ端子用ランド
４１２ 電源端子用ランド
４１３ 信号端子用ランド
４１４ 信号配線
４１５ 第１層に配置されたＱＦＰ−ＬＳＩのチップサイズパッケージＬＳＩ以外への配線
４２ 第２層に配置されたＱＦＰ−ＬＳＩのチップサイズパッケージＬＳＩへの配線
５２１ 電源層
５３ ＧＮＤ層
５４１ 電源層
５４２、６４３ ＧＮＤ用ランド
５４４ 第４層に配置された信号配線
１０１ 第１層、第２層が信号層、第３層がＧＮＤ層、第４層が電源層の領域
１０２ 第１層、第４層が信号層、第３層がＧＮＤ層、第２層が電源層の領域
１０３ 第１層が信号層、第２層、第４層が電源層、第３層がＧＮＤ層の領域
６ 電源分離部品
７１、７２、７３、７４、７５、８３、８４ ＶＩＡホール
Claims (3)
- ４層プリント配線基板の第１層にパッケージの裏面に複数の端子を備えた第１のＬＳＩと，パッケージの周辺に複数の端子を備えた第２のＬＳＩとを配置し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域については第１層と第２層を信号配線層に，第３層をＧＮＤ層に，第４層を電源層とする層構成領域と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域については第１層と第４層を信号配線層に，第３層をＧＮＤ層に，第２層を電源層とする層構成領域とに分割し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する貫通ＶＩＡホールを前記第２のＬＳＩの占める領域内に配置し、前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域のＧＮＤ層を同一層に配置することでＧＮＤ層に分断がないことを特徴とする４層プリント配線基板。
- 第１のＬＳＩと第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する前記貫通ＶＩＡホールをプリント配線基板端に配置したことを特徴とする請求項１記載の４層プリント配線基板。
- 第１のＬＳＩと第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを電気的に分離する部品を第４層に有し、前記電源分離部品の前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層への接続に用いる貫通ＶＩＡホールを前記第１のＬＳＩと前記第２のＬＳＩ間の配線を行う領域の第４層の電源層と、前記第１のＬＳＩと前記第２のＬＳＩ間ではない領域の第２層の電源層とを接続する前記貫通ＶＩＡホールと兼ねる構成にしたことを特徴とする請求項１記載の４層プリント配線基板。
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