JP2008166428A - 回路装置及びデジタル放送受信装置 - Google Patents

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健一 小林
Atsushi Nakano
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Abstract

【課題】電源ノイズを効果的に抑制する。
【解決手段】一方の面側に設けられた第１配線層と、他方の面側に設けられた第２配線層とを少なくとも含む複数の配線層を有する配線基板と、配線基板の一方の面側に配設され、第１配線層と接続される第１回路素子と、配線基板の他方の面側に配設され、第２配線層と接続され、一方の端子が第１及び第２配線層を含む配線を介して第１回路素子の電源端子と電気的に接続されるバイパスコンデンサと、配線基板の他方の面側に配設され、第２配線層と接続され、少なくとも１つの端子が第１及び第２配線層を含む配線を介して第１回路素子の端子と電気的に接続される第２回路素子と、を備え、バイパスコンデンサの一方の端子から第１回路素子の電源端子までの配線の長さが、第２回路素子の少なくとも１つの端子から第１回路素子の端子までの配線の長さより短い。
【選択図】図２

Description

本発明は、回路装置及びデジタル放送受信装置に関する。
配線基板上にＬＳＩ（Large Scale Integration）や複数の回路を実装する場合、様々なノイズ対策を行うことにより安定動作を実現することが重要である。例えば、配線基板上のＬＳＩが配置された面と同一面において、ＬＳＩの電源端子にバイパスコンデンサを接続することにより、電源変動を抑えて電源ノイズによる影響を低減させることが一般的に行われている（例えば、特許文献１）。
特開２００２−１６３３７号公報
このようなバイパスコンデンサを用いて電源ノイズを効果的に抑制するためには、ＬＳＩの電源端子とバイパスコンデンサとの間の配線の長さをできる限り短くする必要がある。そのため、理想的には、ＬＳＩの電源端子のすぐそばにバイパスコンデンサを配置すれば良いこととなる。ところが、ＬＳＩが搭載される機器の高機能化・小型化の要求に伴い、ＬＳＩの端子数が増加するとともに、端子間隔が例えば数十μｍ程度まで狭くなってきている。そのため、電源端子の近傍からの配線との関係により、電源端子のすぐそばにバイパスコンデンサを配置することは困難であることが多く、電源ノイズの効果的な抑制を実現するための支障となる場合がある。
本発明は上記課題を鑑みてなされたものであり、電源ノイズを効果的に抑制可能な回路装置及びデジタル放送受信装置を提供することを目的とする。
上記目的を達成するため、本発明の回路装置は、一方の面側に設けられた第１配線層と、他方の面側に設けられた第２配線層とを少なくとも含む複数の配線層を有する配線基板と、前記配線基板の前記一方の面側に配設され、前記第１配線層と接続される第１回路素子と、前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、一方の端子が前記第１及び第２配線層を含む配線を介して前記第１回路素子の電源端子と電気的に接続されるバイパスコンデンサと、前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、少なくとも１つの端子が前記第１及び第２配線層を含む配線を介して前記第１回路素子の端子と電気的に接続される第２回路素子と、を備え、前記バイパスコンデンサの前記一方の端子から前記第１回路素子の前記電源端子までの前記配線の長さが、前記第２回路素子の前記少なくとも１つの端子から前記第１回路素子の前記端子までの前記配線の長さより短いこととする。
また、前記バイパスコンデンサの前記一方の端子から前記第１回路素子の前記電源端子までの前記配線は、前記配線基板の少なくとも一部を貫通し、前記配線基板の前記一方の面側から前記他方の面側に向かう接続部を含んで構成されることとすることができる。
また、前記第１回路素子はベアチップであり、前記ベアチップを封止する封止樹脂が前記配線基板の前記一方の面側に設けられてなることとすることができる。
また、前記第２回路素子の複数の端子が前記第１及び第２配線層を含む複数の配線を介して前記第１回路素子の複数の端子と電気的に接続され、前記第２回路素子の前記複数の端子から前記第１回路素子の前記複数の端子までの前記複数の配線の長さが等しいこととすることができる。
そして、前記第２回路素子は、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）であり、長さが等しい前記複数の配線は、データ及びストローブ信号を送受信する配線であることとすることができる。
また、前記回路装置は、前記配線基板の前記一方の面又は前記他方の面の少なくとも一方の面の端部に配設され、前記複数の配線層の少なくとも１つと接続される接続電極を更に備え、前記配線基板の前記接続電極は、他の配線基板の接続部に略鉛直に接続可能であることとすることができる。
また、前記他の配線基板は、少なくとも一方の面には配線層を有し、前記他の配線基板の前記接続部は、前記他の配線基板の前記一方の面から他方の面に貫通する開口部であり、前記配線基板の前記接続電極は、前記他の配線基板の前記一方の面の前記配線層と接続可能に、前記他の配線基板の前記他方の面から前記一方の面に向かって前記開口部に挿入されることとすることができる。
そして、前記他の配線基板は、一方の面にのみ配線層を有する紙フェノール基板であることとすることができる。
また、本発明のデジタル放送受信装置は、所望のチャンネルのデジタル放送信号を出力するチューナーと、前記チューナーから出力される前記デジタル放送信号に基づいてアナログ映像信号を出力するデジタル放送処理装置と、前記デジタル放送処理装置から出力される前記アナログ映像信号に基づいて映像表示処理を行うアナログ映像処理装置と、を含んで構成されるデジタル放送受信装置であって、前記デジタル放送処理装置は、一方の面側に設けられた第１配線層と、他方の面側に設けられた第２配線層とを少なくとも含む複数の配線層を有する配線基板と、前記配線基板の前記一方の面側に配設され、前記第１配線層と接続され、前記デジタル放送信号に基づく処理を実行する集積回路と、前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、一方の端子が前記第１及び第２配線層を含む配線を介して前記集積回路の電源端子と電気的に接続されるバイパスコンデンサと、前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、複数の端子が前記第１及び第２配線層を含む複数の配線を介して前記集積回路の端子と電気的に接続され、前記デジタル放送信号に基づく前記処理が実行される際に前記集積回路との間で送受信されるデータが記憶される記憶用集積回路と、を備え、前記バイパスコンデンサの前記一方の端子から前記集積回路の前記電源端子までの前記配線の長さが、前記記憶回路の前記複数の端子から前記集積回路の前記複数の端子までの前記複数の配線の夫々の長さより短いこととする。
電源ノイズを効果的に抑制可能な回路装置及びデジタル放送受信装置を提供することができる。
まず、本発明の回路装置の一実施形態であるデジタル放送処理装置の構成について説明する。図１は、デジタル放送処理装置１０の構成を示す平面図である。デジタル放送処理装置１０は、配線基板１１に実装されており、図１（ａ）が配線基板１１の一方の面側から見た平面図、図１（ｂ）が配線基板１１の他方の面側から見た平面図である。
デジタル放送処理装置１０は、配線基板１１、デジタル放送ＬＳＩ（Large Scale Integration）１２、フラッシュメモリ１３、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）１４、チップ素子１５，１６、及び水晶発振子１７，１８を含んで構成されている。
配線基板１１は、多層配線構造となっており、一方の面（図２（ａ）に示される面）側の配線層（第１配線層）にデジタル放送ＬＳＩ１２及びフラッシュメモリ１３が接続され、他方の面（図２（ｂ）に示される面）側の配線層（第２配線層）にＤＤＲ−ＳＤＲＡＭ１４、チップ素子１５，１６、及び水晶発振子１７，１８が接続されている。
デジタル放送ＬＳＩ１２（第１回路素子：集積回路）は、デジタル放送信号の復調や復号等の処理を行うベアチップである。また、フラッシュメモリ１３は、デジタル放送ＬＳＩ１２において実行されるプログラムや、各種処理において必要となる定義データ等が格納される記憶領域を有するベアチップである。そして、図２（ａ）に示すように、配線基板１１の一方の面上には、ベアチップであるデジタル放送ＬＳＩ１２及びフラッシュメモリ１３を被覆するように封止樹脂２０が設けられている。封止樹脂２０は、例えば、加熱した金型にモールド樹脂のタブレットを流し込むモールド方法であるトランスファーモールドにより形成される。
ＤＤＲ−ＳＤＲＡＭ１４（第２回路素子：記憶用集積回路）は、デジタル放送ＬＳＩ１２が各種処理を実行する際に使用されるデータが一時的に格納される記憶領域を有し、樹脂封止されたパッケージである。チップ素子１５，１６は、バイパスコンデンサやチップ抵抗等である。特に、バイパスコンデンサであるチップ素子１５は、デジタル放送ＬＳＩ１２における電源ノイズの影響を抑制するために用いられる。水晶発振子１７，１８は、夫々周波数の異なるクロックを生成するパッケージである。例えば、水晶発振子１８により生成されるクロックは、デジタル放送処理装置１０におけるシステムクロックとして用いられ、水晶発振子１７により生成されるクロックは、デジタル放送信号の復調処理を行う際に用いられる。
そして、配線基板１１の一方の面側の封止樹脂２０により被覆されていない一側辺には複数の外部接続用の接続電極２１Ａが設けられている。また、配線基板１１の他方の面側には、接続電極２１Ａと相対する位置に複数の外部接続用の接続電極２１Ｂが設けられている。複数の接続電極２１Ａ，２１Ｂが設けられている配線基板１１の一側辺の両端（図１における左右）には切り欠き部２２Ａ，２２Ｂが設けられている。さらに、複数の接続電極２１Ａ，２１Ｂが設けられている配線基板１１の一側辺の一部は切除されて切除部２３が形成されており、複数の電極２１Ａ，２１Ｂが切除部２３を挟んで両側に配置されている。なお、複数の電極２１Ａ，２１Ｂが設けられた両側の領域の幅が異なる位置に切除部２３が設けられている。
また、配線基板１１上のＤＤＲ−ＳＤＲＡＭ１４が配置される位置には、テスト用の複数の接続端子２４が設けられている。この接続端子２４は、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１１に接続された状態では表面から見えない状態となっており、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１１に接続されていない状態において、デジタル放送ＬＳＩ１２やフラッシュメモリ１３の動作テスト用の端子として用いられる。なお、本実施形態においては、ＤＤＲ−ＳＤＲＡＭ１４の裏側に接続端子２４を設けることとしたが、ＤＤＲ−ＳＤＲＡＭ１４が配置されている状態においても利用可能な位置に接続端子２４を設けることも可能である。
図２は、デジタル放送処理装置１０の断面図である。図２（ａ）は、図１に示したＡ−Ａ'線での断面を示す図であり、図２（ｂ）は、図１に示したＢ−Ｂ'線での断面を示す図である。配線基板１１は、基材４０と、基材４０の両面に形成された配線層４１Ａ〜４１Ｄとを含んで構成されている。基材４０には、例えばガラスクロスを重ねたものにエポキシ樹脂を含浸させたガラスエポキシ基板等を用いることができる。そして、基材４０の一方の面側（図２における上面側）には配線層４１Ｂが設けられており、配線層４１Ｂの上には絶縁層４２を介して配線層４１Ａ（第１配線層）が積層されている。さらに、配線層４１Ａは、接続電極２１Ａとなる領域とパッド４９を除いて被膜樹脂４３により覆われている。また、基材４０の他方の面側（図２における下面側）には配線層４１Ｃが設けられており、配線層４１Ｃの下側には絶縁層４４を介して配線層４１Ｄが積層されている。さらに、配線層４１Ｄは、接続電極２１Ｂとなる領域を除いて被膜樹脂４５により覆われている。また、接続電極２１Ａ，２１Ｂは、金メッキ処理等が施されている。なお、本実施形態では配線基板１１が４層であることとしたが、配線基板１１の層数はこれに限られず２層以上であれば良い。
図２（ａ）に示すように、配線層４１Ａ，４１Ｂは、絶縁層４２を貫通する接続部４６を介して所定の位置で電気的に接続されている。また、配線層４１Ｃ，４１Ｄは、絶縁層４４を貫通する接続部４７により所定の位置で電気的に接続されている。さらに、配線層４１Ｂ，４１Ｃは、基材４０を貫通する接続部４８により電気的に接続されている。
また、配線層４１Ａの一部は電気的接続領域であるパッド４９となっており、パッド４９は被覆樹脂４３により覆われておらず、例えば金メッキ処理等がなされている。同様に、配線層４１Ｄの一部は電気的接続領域であるパッド５０となっており、パッド５０は被覆樹脂４５により覆われておらず、例えば金メッキ処理等がなされている。そして、図２（ａ）に示すように、ベアチップであるデジタル放送ＬＳＩ１２の端子は、金属細線５１を介してパッド４９と接続されている。また、バイパスコンデンサであるチップ素子１５の端子は、半田等の導電性接着剤を介してパッド５０と接続されている。そして、図２（ｂ）に示すように、ベアチップであるフラッシュメモリ１３の端子は、金属細線５１を介してパッド４９と接続されている。また、パッケージであるＤＤＲ−ＳＤＲＡＭ１４は、端子と接続されたリード５２が半田等の導電性接着剤を介してパッド５０と接続されている。
ここで、図２（ａ）に示すように、バイパスコンデンサであるチップ素子１５は、デジタル放送ＬＳＩ１２の端子のほぼ直下に配置されている。そして、デジタル放送ＬＳＩ１２の端子（電源端子）からバイパスコンデンサであるチップ素子１５の端子までの配線は、配線基板１１の一部を貫通する接続部４６〜４８を含んで構成されており、各層４１Ａ〜４１Ｄでの配線の長さが非常に短くなっていることがわかる。したがって、デジタル放送ＬＳＩ１２の電源端子からバイパスコンデンサであるチップ素子１５の端子までの配線の長さも非常に短くなっており、例えば、デジタル放送ＬＳＩ１２の他の端子からＤＤＲ−ＳＤＲＡＭ１４の端子までの配線よりも短くなっている。
つまり、デジタル放送ＬＳＩ１２の端子間隔が狭い場合であっても、バイパスコンデンサであるチップ素子１５をデジタル放送ＬＳＩ１２の端子のほぼ直下に配置することにより、デジタル放送ＬＳＩ１２の電源端子からバイパスコンデンサであるチップ素子１５の端子までの距離を短くすることができる。そして、デジタル放送ＬＳＩ１２の電源端子からバイパスコンデンサであるチップ素子１５の端子までの配線の長さを短くすることにより、電源ノイズの影響を効果的に抑制することが可能となる。
図３は、デジタル放送処理装置１０における配線パターンを示す図である。図３（ａ）は、配線層４１Ａの配線パターンを封止樹脂２０が設けられた側から見た図である。また、図３（ｂ）は、配線層４１Ｄの配線パターンを封止樹脂２０が設けられた側から見た図である。
図３（ａ）に示すように、配線層４１Ａは、前述した接続電極２１Ａ、接続部４６（４６Ａ，４６Ｂ等）及びパッド４９（４９Ａ，４９Ｂ等）に加え、配線６０及び導電パターン６１を形成している。配線６０は、パッド４９と接続部４６との間、または、複数の接続部４６の間等を接続するためのものである。導電パターン６１は、例えば電源電位や接地電位等の所定電位に接続されており、デジタル放送処理装置１０において発生するノイズを吸収するシールド層を形成している。また、導電パターン６１が形成されることにより、放熱性に優れる銅等により構成される配線層４１Ａの面積が大きくなり、デジタル放送処理装置１０における放熱性能が向上することとなる。さらに、導電パターン６１が例えば菱形に除去されることにより、複数の除去部６２が設けられている。この除去部６２は、導電パターン６１の全域にほぼ等間隔に設けられている。導電パターン６１上に除去部６２が形成されることにより、配線層４１Ａを覆う被覆樹脂４３の厚みを均一にすることができる。また、除去部６２を設けることにより、はんだリフロー等の加熱時に、配線基板１１に含まれる水分の圧力でデラミネーションと呼ばれる層間剥離現象が発生することを抑制することもできる。同様に、図３（ｂ）に示すように、配線層４１Ｄは、前述した接続電極２１Ｂ、接続端子２４、接続部４７（４７Ａ，４７Ｂ等）及びパッド５０（５０Ａ，５０Ｂ等）に加え、配線６３及び導電パターン６４を形成している。また、導電パターン６４には導電パターン６１と同様に除去部６５が設けられている。
ここで、例えば、配線層４１Ａのパッド４９Ａに、デジタル放送ＬＳＩ１２の電源端子が金属細線５１を介して接続されることとする。パッド４９Ａは、配線６０を介して接続部４６Ａと接続され、配線層４１Ｂ，４１Ｃを介して配線層４１Ｄの接続部４７Ａと接続される。配線層４１Ｄの接続部４７Ａは配線６３を介してパッド５０Ａに接続されている。そして、バイパスコンデンサであるチップ素子１５の一方の端子がパッド５０Ａと接続されることにより、デジタル放送ＬＳＩ１２の電源端子とバイパスコンデンサであるチップ素子１５の一方の端子とが電気的に接続されることとなる。前述したように、バイパスコンデンサであるチップ素子１５の一方の端子が接続されるパッド５０Ａは、デジタル放送ＬＳＩ１２の電源端子が接続されるパッド４９Ａのほぼ直下に設けられているため、パッド４９Ａからパッド５０Ａまでの配線の長さを短くすることが可能となり、電源ノイズの影響を効果的に抑制することができる。
また、例えば、配線層４１Ａのパッド４９Ｂに、デジタル放送ＬＳＩ１２のデータ入出力端子の一つが金属細線５１を介して接続されることとする。パッド４９Ｂは、配線６０を介して接続部４６Ｂと接続され、配線層４１Ｂ，４１Ｃを介して配線層４１Ｄの接続部４７Ｂと接続される。配線層４１Ｄの接続部４７Ｂは配線６３を介してパッド５０Ｂに接続されている。そして、ＤＤＲ−ＳＤＲＡＭ１４のデータ入出力端子の一つがパッド５０Ｂと接続されることにより、デジタル放送ＬＳＩ１２のデータ入出力端子の一つとＤＤＲ−ＳＤＲＡＭ１４のデータ入出力端子の一つとが電気的に接続されることとなる。ここで、ＤＤＲ−ＳＤＲＡＭ１４を用いる場合、スキューの発生を抑制するために、データ及びストローブ信号を送受信する配線の長さを等しくすることがＪＥＤＥＣ（Joint Election Device Engineering Council）標準として要求されている。そこで、デジタル放送処理装置１０では、デジタル放送ＬＳＩ１２のデータ及びストローブ信号の入出力端子と、ＤＤＲ−ＳＤＲＡＭ１４のデータ及びストローブ信号の入出力端子とを接続する複数の配線の長さが等しくなるように、配線層４１Ａ〜４１Ｄの配線が形成されている。例えば、配線層４１Ａの配線６０や配線層４１Ｄの配線６３、配線層４１Ｂ，４１Ｃの配線をミアンダパターン（蛇行形状）とすること等により、等配線長が実現されている。
また、配線層４１Ａの接続電極２１Ａにも接続部４６Ｃが設けられており、配線層４１Ｄの接続電極２１Ｂにも接続部４７Ｃが設けられている。そして、接続電極２１Ａ，２１Ｂは、配線層４１Ａ〜４１Ｄに設けられた配線を介してデジタル放送ＬＳＩ１２やフラッシュメモリ１３、ＤＤＲ−ＳＤＲＡＭ１４等と接続される。ここで、複数の接続電極２１Ａ，２１Ｂを介して、アナログ信号及びデジタル信号の入出力が行われるが、アナログ信号の入出力に用いられる接続電極２１Ａ，２１Ｂは切除部２３を挟んで一方の側（図３における左側）に配置され、デジタル信号の入出力に用いられる接続電極２１Ａ，２１Ｂは他方の側（図３における右側）に配置されている。このように、アナログ信号の入出力に用いられる接続電極２１Ａ，２１Ｂを、切除部２３を挟んで一方の側に配置することにより、デジタル信号の入出力時に発生するノイズがアナログ信号に混入することを抑制することが可能となる。
図４は、デジタル放送ＬＳＩ１２の構成を示すブロック図である。デジタル放送ＬＳＩ１２は、プロセッサ１００を含んで構成されており、プロセッサ１００がフラッシュメモリ１３に記憶されたプログラムを実行することにより実現されるＡＤコンバータ（ＡＤＣ）１０１、復調部１０２、分離部１０３、映像デコード部１０４、音声デコード部１０５、文字デコード部１０６、変換部１０７、及びＤＡコンバータ（ＤＡＣ）１０８を備えている。
ＡＤＣ１０１には、デジタル放送のチューナーから出力される所望のチャンネルの受信信号が入力される。ＡＤＣ１０１は、入力される受信信号（アナログ信号）をデジタル信号に変換して出力する。
復調部１０２は、水晶発振子１８で生成される所定周波数のクロックを用いて、ＡＤＣ１０１から出力されるデジタル信号を、例えばＶＳＢ（Vestigial Side Band）方式やＱＡＭ（Quadrature Amplitude Modulation）方式等に基づいて復調する。また、復調部１０２は、復調されたデジタル信号に対して誤り訂正を行い、例えばトランスポートストリーム形式のデータを生成して出力する。
分離部１０３は、復調部１０２から出力されるトランスポートストリーム形式等のデータから映像データのパケット、音声データのパケット、文字データのパケットを抽出し、夫々、映像デコード部１０４、音声デコード部１０５、文字デコード部１０６に出力する。なお、文字データのパケットには、例えば、字幕等を表示するためのクローズドキャプションデータ等が含まれる。
映像デコード部１０４は、分離部１０３から出力される映像データのパケットに対して、例えばＭＰＥＧ−２（Moving Picture Experts Group phase 2）の復調処理を施し、デジタル映像データとして出力する。
音声デコード部１０５は、分離部１０３から出力される音声データのパケットに対して、例えばＡＣ−３（Audio Code number 3）の復調処理を施し、アナログ音声データとして出力する。
文字デコード部１０６は、分離部１０５から出力される文字データから、ディスプレイに表示する文字を示すデジタル映像データを生成して出力する。
変換部１０７は、映像デコード部１０４及び文字デコード部１０６から出力されるデジタル映像データを合成することによって映像に文字を重畳した後、例えばＮＴＳＣ（National Television System Committee）形式のデジタル映像データに変換して出力する。
ＤＡＣ１０８は、変換部１０７から出力されるデジタル映像データをアナログ映像データに変換して出力する。ＤＡＣ１０８から出力されるアナログ映像データがＮＴＳＣ形式である場合、一般的なアナログ放送受信装置（アナログテレビ）において行われる処理によって映像を表示することが可能となる。
図５は、デジタル放送処理装置１０を他の配線基板に挿入する際の様子を示す斜視図である。配線基板１２０は、例えば紙にフェノール樹脂を含浸させた紙フェノール基板であり、一方の面側（図５における底面側）のみに配線層が形成されている。配線基板１２０は、開口部１２１Ａ，１２１Ｂを有しており、デジタル放送処理装置１０の接続電極２１Ａ，２１Ｂが設けられた領域が開口部１２１Ａ，１２１Ｂに挿入される。開口部１２１Ａは、複数の接続電極２１Ａ，２１Ｂが設けられた一方の側（図５における左側）の領域を挿入可能であり、当該領域が挿入された際に切り欠き部２２Ａが配線基板１２０に引っ掛かる幅を有している。また、開口部１２１Ｂは、複数の接続電極２１Ａ，２１Ｂが設けられた他方の側（図５における右側）の領域を挿入可能であり、当該領域が挿入された際に切り欠き部２２Ｂが配線基板１２０に引っ掛かる幅を有している。また、開口部１２１Ａ，１２１Ｂの奥行きは、配線基板１１の厚み以上となっている。そして、開口部１２１Ａ，１２１Ｂは、デジタル放送処理装置１０の配線基板１１を挿入可能な位置に設けられている。
図６は、デジタル放送処理装置１０が配線基板１２０に挿入された様子を示す図である。図６（ａ）は、デジタル放送処理装置１０の封止樹脂２０が設けられた側から見た平面図である。また、図６（ｂ）は、配線基板１２０の一方の面側（図６（ａ）における下面側）からみた平面図である。図６（ａ）に示すように、デジタル放送処理装置１０が配線基板１２０に挿入された状態では、切り欠き部２２Ａ，２２Ｂが配線基板１２０に引っ掛かり、切り欠き部２２Ａ，２２Ｂがストッパーとしての役割を果たしていることがわかる。また、配線基板１１における切除部２３の両側の幅が異なるため、配線基板１１が図６とは逆向きに配線基板１２０に挿入されないようになっている。そして、図６（ｂ）に示すように、接続電極２１Ａ，２１Ｂは、配線基板１２０の一方の面側に設けられた配線１２２と半田等の導電性接着剤１２３を介して接続されている。
このように、デジタル放送処理装置１０の配線基板１２０への実装は、面実装ではなく、接続電極２１Ａ，２１Ｂの設けられた領域が配線基板１２０に挿入されて実装されている。したがって、接続電極２１Ａ，２１Ｂを配線１２２と半田等を用いて接続する際に発生する熱が、面実装の場合と比較してデジタル放送ＬＳＩ１２等に伝わりにくく、熱による性能劣化を抑制することができる。また、ストッパーとして機能する切り欠き部２２Ａ，２２Ｂが設けられていることにより、デジタル放送処理装置１０を開口部１２１Ａ，１２１Ｂに挿入した後にデジタル放送処理装置１０が図６（ａ）における上下方向にぐらつくことが抑制される。そのため、接続電極２１Ａ，２１Ｂと配線１２２との接続を確実に行うことが可能となる。
なお、本実施形態ではデジタル放送処理装置１０を配線層が単層の配線基板１２０に挿入する例のみ示したが、デジタル放送処理装置１０が挿入される配線基板１２０は単層に限らず、複数層であってもよい。
次に、本発明のデジタル放送受信装置の一実施形態について説明する。図７は、デジタル放送受信装置１３０の一部の構成を示す断面図である。デジタル放送受信装置１３０は、本実施形態のデジタル放送処理装置１０に加え、チューナー１３１、アナログ映像処理装置１３２、及びノイズ除去用のコンデンサ１３３等が配線基板１２０に挿しこまれて半田等の接着部材を介して配線１２２に接続されることにより構成されている。
図８は、デジタル放送受信装置１３０の構成を示すブロック図である。デジタル放送受信装置１３０は、チューナー１３１、デジタル放送処理装置１０、アナログ映像処理装置１３２、ディスプレイ１３４、スピーカ１３５、及び各部に電源を供給する電源装置１３６を含んで構成されている。
チューナー１３１は、アンテナ１４０を介して受信されるデジタル放送信号から所望のチャンネルの信号を抽出して出力する。チューナー１３１から出力される信号はデジタル放送処理装置１０に入力され、前述した処理によりアナログ映像データ及びアナログ音声データが出力される。アナログ映像処理装置１３２は、デジタル放送処理装置１０から出力される例えばＮＴＳＣ形式のアナログ映像データに基づいてディスプレイ１３４に映像を出力する。また、デジタル放送処理装置１０から出力されるアナログ音声データは、スピーカ１３５から音声として出力される。
このように、デジタル放送処理装置１０と、アナログ映像処理装置１３２とを組み合わせることにより、デジタル放送を受信可能なデジタル放送受信装置１３０を構成することが可能となる。そして、デジタル放送処理装置１０は、アナログ映像処理装置１３２等と同様に配線層が単層の安価な紙フェノール基板等の配線基板１２０に実装可能であるため、デジタル放送受信装置１３０のコストを抑えることができる。
以上、本発明の実施形態について説明した。前述したように、デジタル放送処理装置１０では、バイパスコンデンサであるチップ素子１５がデジタル放送ＬＳＩ１２の電源端子のほぼ直下に配置されており、バイパスコンデンサであるチップ素子１５とデジタル放送ＬＳＩ１２の電源端子とを接続する配線が、ＤＤＲ−ＳＤＲＡＭ１４の端子とデジタル放送ＬＳＩ１２の端子とを接続する配線よりも短くなっている。つまり、デジタル放送ＬＳＩ１２の端子間隔が非常に狭い場合であっても、バイパスコンデンサであるチップ素子１５とデジタル放送ＬＳＩ１２の電源端子との距離を短くすることが可能となり、効果的に電源ノイズを抑制することができる。
また、デジタル放送処理装置１０では、デジタル放送ＬＳＩ１２の端子（電源端子）からバイパスコンデンサであるチップ素子１５の端子までの配線は、配線基板１１の一部を貫通する接続部４６〜４８を含んで構成されている。そのため、例えば配線基板の外部を迂回させて配線を構成する場合と比較して、配線の長さを非常に短くすることが可能となり、電源ノイズの抑制効果を高めることが可能となる。
さらに、本実施形態に示したようにデジタル放送ＬＳＩ１２をベアチップとすることにより、デジタル放送ＬＳＩ１２が単体で樹脂封止されたパッケージである場合と比較して、デジタル放送ＬＳＩ１２の電源端子とバイパスコンデンサであるチップ素子１５とを接続する配線の距離が短くなり、電源ノイズの抑制効果を高めることが可能となる。
また、デジタル放送ＬＳＩ１２と、バイパスコンデンサであるチップ素子１５とは別の回路素子とを接続する複数の配線の長さを等しくすることにより、各配線の信号遅延量を同一とし、信号処理の精度を向上させることが可能となる。
例えば、本実施形態に示したように、デジタル放送ＬＳＩ１２及びＤＤＲ−ＳＤＲＡＭ１４の間でデータ及びストローブ信号が送受信される配線の長さを等しくすることにより、スキューの発生が抑制され、高い動作周波数でデータの送受信を行うことが可能となる。
また、デジタル放送処理装置１０は、図５等に示したように配線基板１１が配線基板１２０と略垂直となるように実装されるため、配線基板１１に実装されたＤＤＲ−ＳＤＲＡＭ１４等の回路素子と配線基板１２０との干渉等を気にする必要がない。
そして、デジタル放送処理装置１０は、配線基板１２０の開口部１２１Ａ，１２１Ｂに挿しこまれて実装されるため、配線基板１２０の配線１２２との接続時に発生する熱の影響が抑制される。また、デジタル放送処理装置１０を配線基板１２０に接続するためのコネクタ等の部品が不要であり、製造コストを抑制することが可能となる。
さらに、デジタル放送処理装置１０は、配線層が単層の紙フェノール基板である配線基板１２０に接続可能であるため、デジタル放送処理装置１０を含んで構成される装置（デジタル放送受信装置１３０等）の製造コストを抑制することが可能となる。
なお、前述した実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
デジタル放送処理装置の構成を示す平面図である。 デジタル放送処理装置の断面図である。 デジタル放送処理装置における配線パターンを示す図である。 デジタル放送ＬＳＩの構成を示すブロック図である。 デジタル放送処理装置を他の配線基板に挿入する際の様子を示す斜視図である。 デジタル放送受信装置が他の配線基板に挿入された様子を示す図である。 デジタル放送受信装置の一部の構成を示す断面図である。 デジタル放送受信装置の構成を示すブロック図である。
符号の説明
１０ デジタル放送処理装置 １１ 配線基板
１２ デジタル放送ＬＳＩ １３ フラッシュメモリ
１４ ＤＤＲ−ＳＤＲＡＭ １５，１６ チップ素子
１７，１８ 水晶発振子 ２０ 封止樹脂
２１Ａ，２１Ｂ 接続電極 ２２Ａ，２２Ｂ 切り欠き部
２３ 切除部 ４０ 基材
４１Ａ〜４１Ｄ 配線層 ４２，４４ 絶縁層
４３，４５ 被覆樹脂 ４６，４７ 接続部
４９，５０ パッド ５１ 金属細線
５２ リード ６０，６３ 配線
６１，６４ 導電パターン ６２，６５ 切除部
１００ プロセッサ １０１ ＡＤコンバータ
１０２ 復調部 １０３ 分離部
１０４ 映像デコード部 １０５ 音声デコード部
１０６ 文字デコード部 １０７ 変換部
１０８ ＤＡコンバータ １２０ 配線基板
１２１Ａ，１２１Ｂ 開口部 １２２ 配線
１２３ 導電性接着剤 １３０ デジタル放送受信装置
１３１ チューナー １３２ アナログ映像処理装置
１３３ コンデンサ １３４ ディスプレイ
１３５ スピーカ １３６ 電源装置
１４０ アンテナ

Claims (9)

  1. 一方の面側に設けられた第１配線層と、他方の面側に設けられた第２配線層とを少なくとも含む複数の配線層を有する配線基板と、
    前記配線基板の前記一方の面側に配設され、前記第１配線層と接続される第１回路素子と、
    前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、一方の端子が前記第１及び第２配線層を含む配線を介して前記第１回路素子の電源端子と電気的に接続されるバイパスコンデンサと、
    前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、少なくとも１つの端子が前記第１及び第２配線層を含む配線を介して前記第１回路素子の端子と電気的に接続される第２回路素子と、
    を備え、
    前記バイパスコンデンサの前記一方の端子から前記第１回路素子の前記電源端子までの前記配線の長さが、前記第２回路素子の前記少なくとも１つの端子から前記第１回路素子の前記端子までの前記配線の長さより短いこと、
    を特徴とする回路装置。
  2. 請求項１に記載の回路装置であって、
    前記バイパスコンデンサの前記一方の端子から前記第１回路素子の前記電源端子までの前記配線は、前記配線基板の少なくとも一部を貫通し、前記配線基板の前記一方の面側から前記他方の面側に向かう接続部を含んで構成されること、
    を特徴とする回路装置。
  3. 請求項１又は２に記載の回路装置であって、
    前記第１回路素子はベアチップであり、
    前記ベアチップを封止する封止樹脂が前記配線基板の前記一方の面側に設けられてなること、
    を特徴とする回路装置。
  4. 請求項１〜３の何れか一項に記載の回路装置であって、
    前記第２回路素子の複数の端子が前記第１及び第２配線層を含む複数の配線を介して前記第１回路素子の複数の端子と電気的に接続され、
    前記第２回路素子の前記複数の端子から前記第１回路素子の前記複数の端子までの前記複数の配線の長さが等しいこと、
    を特徴とする回路装置。
  5. 請求項４に記載の回路装置であって、
    前記第２回路素子は、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）であり、
    長さが等しい前記複数の配線は、データ及びストローブ信号を送受信する配線であること、
    を特徴とする回路装置。
  6. 請求項１〜５の何れか一項に記載の回路装置であって、
    前記配線基板の前記一方の面又は前記他方の面の少なくとも一方の面の端部に配設され、前記複数の配線層の少なくとも１つと接続される接続電極を更に備え、
    前記配線基板の前記接続電極は、他の配線基板の接続部に略鉛直に接続可能であること、
    を特徴とする回路装置。
  7. 請求項６に記載の回路装置であって、
    前記他の配線基板は、少なくとも一方の面には配線層を有し、
    前記他の配線基板の前記接続部は、前記他の配線基板の前記一方の面から他方の面に貫通する開口部であり、
    前記配線基板の前記接続電極は、前記他の配線基板の前記一方の面の前記配線層と接続可能に、前記他の配線基板の前記他方の面から前記一方の面に向かって前記開口部に挿入されること、
    を特徴とする回路装置。
  8. 請求項７に記載の回路装置であって、
    前記他の配線基板は、一方の面にのみ配線層を有する紙フェノール基板であること、
    を特徴とする回路装置。
  9. 所望のチャンネルのデジタル放送信号を出力するチューナーと、
    前記チューナーから出力される前記デジタル放送信号に基づいてアナログ映像信号を出力するデジタル放送処理装置と、
    前記デジタル放送処理装置から出力される前記アナログ映像信号に基づいて映像表示処理を行うアナログ映像処理装置と、
    を含んで構成されるデジタル放送受信装置であって、
    前記デジタル放送処理装置は、
    一方の面側に設けられた第１配線層と、他方の面側に設けられた第２配線層とを少なくとも含む複数の配線層を有する配線基板と、
    前記配線基板の前記一方の面側に配設され、前記第１配線層と接続され、前記デジタル放送信号に基づく処理を実行する集積回路と、
    前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、一方の端子が前記第１及び第２配線層を含む配線を介して前記集積回路の電源端子と電気的に接続されるバイパスコンデンサと、
    前記配線基板の前記他方の面側に配設され、前記第２配線層と接続され、複数の端子が前記第１及び第２配線層を含む複数の配線を介して前記集積回路の端子と電気的に接続され、前記デジタル放送信号に基づく前記処理が実行される際に前記集積回路との間で送受信されるデータが記憶される記憶用集積回路と、
    を備え、
    前記バイパスコンデンサの前記一方の端子から前記集積回路の前記電源端子までの前記配線の長さが、前記記憶回路の前記複数の端子から前記集積回路の前記複数の端子までの前記複数の配線の夫々の長さより短いこと、
    を特徴とするデジタル放送受信装置。
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