JPH04373157A - ハイブリッドｉｃ - Google Patents

ハイブリッドｉｃ

Info

Publication number
JPH04373157A
JPH04373157A JP3177366A JP17736691A JPH04373157A JP H04373157 A JPH04373157 A JP H04373157A JP 3177366 A JP3177366 A JP 3177366A JP 17736691 A JP17736691 A JP 17736691A JP H04373157 A JPH04373157 A JP H04373157A
Authority
JP
Japan
Prior art keywords
circuit board
hybrid
semiconductor element
ivh
laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3177366A
Other languages
English (en)
Other versions
JP2924320B2 (ja
Inventor
Seiji Nishiguchi
西口　誠治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3177366A priority Critical patent/JP2924320B2/ja
Publication of JPH04373157A publication Critical patent/JPH04373157A/ja
Application granted granted Critical
Publication of JP2924320B2 publication Critical patent/JP2924320B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はハイブリッドＩＣに関し
、特に小型化を図るとともに実装構造の簡略化を図った
ハイブリッドＩＣに関する。
【０００２】
【従来の技術】従来のハイブリッドＩＣの一例を図３の
一部破断斜視図に示す。このハイブリッドＩＣは複数枚
の回路基板２１〜２５を多層に重ねて多層回路基板２０
を形成し、各回路基板に形成した回路パターンをスルー
ホール２、盲目型ＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ　
Ｖｉａ　Ｈｏｌｅ　）３、埋込型ＩＶＨ４で相互に電気
接続して所要の回路を構成する。又、最上層の回路基板
２１には半導体素子チップ５や各種チップ部品６を搭載
し、ボンディングワイヤ９による接続やフェースダウン
による接続等により電気接続し、所要のハイブリッド回
路を構成している。 尚、７は半導体素子チップ５を封止するための樹脂であ
る。
【０００３】
【発明が解決しようとする課題】このような従来のハイ
ブリッドＩＣでは、積層回路基板２０の最上層の回路基
板２１に半導体素子チップ５や各種チップ部品６を搭載
するため、これらの搭載部品が表面に露呈された状態と
なる。このため、ハイブリッドＩＣの上側に凹凸が生じ
るとともに、全体の高さ寸法が大きくなり、ハイブリッ
ドＩＣを実装するためのスペースが大きく必要になると
いう問題がある。又、半導体素子チップ等が露呈されて
いることで、周囲の雑音に影響され易く、特に高周波信
号を取り扱う場合には、所要の信頼性を確保するために
は別にシールド構造が必要とされ、実装構造が複雑化す
るという問題がある。本発明の目的は小型化を図るとと
もに実装構造の簡略化を図ったハイブリッドＩＣを提供
することにある。
【０００４】
【課題を解決するための手段】本発明のハイブリッドＩ
Ｃは、複数枚の回路基板を積層して構成した積層回路基
板内に半導体素子チップや各種チップ部品を埋設し、こ
れらを回路基板に設けた回路パターンに電気接続した構
成とする。又、最上層の回路基板の上面及び最下層の回
路基板の下面に夫々シールド用の導電膜を形成すること
が好ましい。
【０００５】
【作用】本発明によれば、半導体素子チップや各種チッ
プ部品を積層回路基板内に埋設させ、積層回路基板内の
スペースの有効利用を図ってハイブリッドＩＣの小型化
を可能とし、かつ各部品の露呈を防止してシールド効果
を高め、実装構造の簡略化を可能とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の一部破断斜視図である。 同図のように複数枚の回路基板（ここでは４枚）１１〜
１４を積層して積層回路基板１を形成し、各回路基板１
１〜１４に設けた回路パターンをスルーホール２、盲目
型ＩＶＨ３、埋込型ＩＶＨ４で相互に電気接続し、所要
の回路を構成している。又、積層回路基板１の中間部に
は絶縁板１５を介挿するとともに、この絶縁板には開口
を形成し、この開口に臨む下側の回路基板１３に半導体
素子チップ５や各種チップ部品６を搭載し、かつ樹脂７
で封止することでこれらの部品が前記積層回路基板１の
内部に埋設されるように構成している。更に、この実施
例では最上層回路基板１１の上面と、最下層回路基板１
４の下面には夫々導電膜１６，１７を形成し、シールド
膜として構成している。
【０００７】図２は図１の構成を製造する方法を工程順
に示す断面図である。同図（ａ）のように、回路基板１
３の上面に設けた回路パターン１３ａの一部にバンプ１
３ｂを形成し、半導体素子チップ５のパターン面を下側
にしてフェースダウンボンディングにより搭載する。 又、図示は省略するが各種チップ部品も回路基板に搭載
する。そして、これら半導体素子チップやチップ部品に
相当する箇所に開口１５ａを設けた絶縁板１５を回路基
板１３上に重ね、接着する。次いで、同図（ｂ）のよう
に、絶縁板１５の開口部に樹脂７を注入し、半導体素子
チップやチップ部品を封止する。このとき、各部品の下
側の空隙には窒素８を充填させておくことが好ましい。
【０００８】次いで、同図（ｃ）のように、その上に回
路基板１２を重ね、接着する。以後、同様に回路基板を
重ねることで積層回路基板を形成する。このとき、図示
は省略するが、埋込型ＩＶＨにより各回路基板の回路パ
ターンを導通させる。その後、所要の枚数の回路基板を
重ね、スルーホールや盲目型ＩＶＨで夫々の回路パター
ンを電気接続することで、図１のハイブリッドＩＣが完
成される。
【０００９】このハイブリッドＩＣによれば、半導体素
子チップ５や各種チップ部品６は、多層回路基板１内に
埋設されるため、これらの部品が露呈されることはない
。このため、積層回路基板１内の空間を有効利用し、ハ
イブリッドＩＣの全体の高さを低減させ、小型化を図る
ことができる。又、半導体素子チップ５等は積層回路基
板１内に埋設されるため、外部雑音が影響することは少
なく、電気的特性の安定化を図ることができる。特に、
この実施例では最上層及び最下層の各回路基板１１，１
４にシールド膜１６，１７を設けているので、実装に際
してのシールド構造が不要となり、実装構造の簡略化を
図ることができる。
【００１０】尚、複数枚の回路基板の夫々に半導体素子
チップや各種チップ部品を搭載させるように構成しても
よく、これにより各回路基板に形成する回路パターンの
簡易化を図ることもできる。
【００１１】
【発明の効果】以上説明したように本発明は、複数枚の
回路基板を積層して構成した積層回路基板内に半導体素
子チップや各種チップ部品を埋設し、これらを回路基板
に設けた回路パターンに電気接続しているので、積層回
路基板の空間を利用して部品の搭載ができ、ハイブリッ
ドＩＣの小型化が実現できるとともに、外部からの雑音
の影響を無くしてシールド構造等を不要にし、実装構造
の簡略化が達成できる効果がある。
【図面の簡単な説明】
【図１】本発明のハイブリッドＩＣの一実施例の一部破
断斜視図である。
【図２】（ａ）乃至（ｃ）は図１の構造を製造する工程
を示す断面図である。
【図３】従来のハイブリッドＩＣの一部破断斜視図であ
る。
【符号の説明】
１　　積層回路基板 ２　　スルーホール ３　　盲目型ＩＶＨ ４　　埋込型ＩＶＨ ５　　半導体素子チップ ６　　各種チップ部品 ７　　樹脂 ８　　窒素

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　複数枚の回路基板を積層して積層回路
    基板を構成し、この積層回路基板内に半導体素子チップ
    や各種チップ部品を埋設し、これらを前記回路基板に設
    けた回路パターンに電気接続したことを特徴とするハイ
    ブリッドＩＣ。
  2. 【請求項２】　　最上層の回路基板の上面及び最下層の
    回路基板の下面に夫々シールド用の導電膜を形成してな
    る請求項１のハイブリッドＩＣ。
JP3177366A 1991-06-22 1991-06-22 ハイブリッドｉｃ Expired - Lifetime JP2924320B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3177366A JP2924320B2 (ja) 1991-06-22 1991-06-22 ハイブリッドｉｃ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3177366A JP2924320B2 (ja) 1991-06-22 1991-06-22 ハイブリッドｉｃ

Publications (2)

Publication Number Publication Date
JPH04373157A true JPH04373157A (ja) 1992-12-25
JP2924320B2 JP2924320B2 (ja) 1999-07-26

Family

ID=16029704

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3177366A Expired - Lifetime JP2924320B2 (ja) 1991-06-22 1991-06-22 ハイブリッドｉｃ

Country Status (1)

Country Link
JP (1) JP2924320B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210955A (ja) * 2000-01-27 2001-08-03 Matsushita Electric Ind Co Ltd 部品内蔵両面配線板の製造方法、及び電子回路構成体の製造方法
US6582991B1 (en) 2000-12-14 2003-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
KR100773287B1 (ko) * 1999-07-12 2007-11-05 소니 케미카루 앤드 인포메이션 디바이스 가부시키가이샤 다층 기판
JP2008166428A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 回路装置及びデジタル放送受信装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773287B1 (ko) * 1999-07-12 2007-11-05 소니 케미카루 앤드 인포메이션 디바이스 가부시키가이샤 다층 기판
JP2001210955A (ja) * 2000-01-27 2001-08-03 Matsushita Electric Ind Co Ltd 部品内蔵両面配線板の製造方法、及び電子回路構成体の製造方法
US6582991B1 (en) 2000-12-14 2003-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US6905912B2 (en) 2000-12-14 2005-06-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7154189B2 (en) 2000-12-14 2006-12-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2008166428A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 回路装置及びデジタル放送受信装置

Also Published As

Publication number Publication date
JP2924320B2 (ja) 1999-07-26

Similar Documents

Publication Publication Date Title
JP3917946B2 (ja) 積層型半導体装置
US5426263A (en) Electronic assembly having a double-sided leadless component
US6256206B1 (en) Electronic circuit for an active implantable medical device and method of manufacture
US6590291B2 (en) Semiconductor device and manufacturing method therefor
US5689091A (en) Multi-layer substrate structure
US5780776A (en) Multilayer circuit board unit
US8179689B2 (en) Printed circuit board, method of fabricating printed circuit board, and semiconductor device
US20040262735A1 (en) Semiconductor device and production method thereof
JP2001196525A (ja) 半導体装置及びその製造方法
JPH07169872A (ja) 半導体装置及びその製造方法
KR100835061B1 (ko) 반도체 칩 패키지
JPH0697225A (ja) 半導体装置
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
JP2001035960A (ja) 半導体装置および製造方法
US6999299B2 (en) Capacitor structure, a multi-layer wiring board including the same, and a semiconductor device using the multi-layer wiring board
US6815619B2 (en) Circuit board
JP4420908B2 (ja) 電子素子搭載構造
GB2199182A (en) Multilayer circuit arrangement
KR102262907B1 (ko) 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법
JP4074040B2 (ja) 半導体モジュール
JPH04373157A (ja) ハイブリッドｉｃ
JPH07142283A (ja) コンデンサ及びこれを用いた実装構造
KR100498470B1 (ko) 적층형 반도체 패키지 및 그 제조방법
JP2529987B2 (ja) 多層印刷配線板装置の製造方法
JP2005353925A (ja) 多層配線基板および電子装置用基板