JP2005353925A - 多層配線基板および電子装置用基板 - Google Patents
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Abstract
【課題】 基板に複数個の半導体チップを搭載可能とし、かつコンパクトに形成することを可能にする多層配線基板を提供する。
【解決手段】 絶縁層を介して配線層が積層して形成された多層配線基板において、基板２０の一方の面で開口し、内側面の断面形状が階段状に形成されたキャビティ４０が設けられるとともに、前記キャビティ４０の内底部４０ａ、および前記階段状に形成された各段の搭載部４０ｂ、４０ｃに、各々半導体チップ３０ａ、３０ｂ、３０ｃをフリップチップ接続によって搭載する接続電極４２ａ、４２ｂ、４２ｃが設けられている。
【選択図】 図１
【解決手段】 絶縁層を介して配線層が積層して形成された多層配線基板において、基板２０の一方の面で開口し、内側面の断面形状が階段状に形成されたキャビティ４０が設けられるとともに、前記キャビティ４０の内底部４０ａ、および前記階段状に形成された各段の搭載部４０ｂ、４０ｃに、各々半導体チップ３０ａ、３０ｂ、３０ｃをフリップチップ接続によって搭載する接続電極４２ａ、４２ｂ、４２ｃが設けられている。
【選択図】 図１
Description
本発明は多層配線基板および電子装置用基板に関し、より詳細には複数個の半導体チップをフリップチップ接続により多段に搭載可能とした多層配線基板およびこれを用いた電子装置用基板に関する。
最近の半導体装置では、半導体装置の多機能化、高密度化、大容量化とともに、単一の半導体装置内に複数個の半導体チップを搭載した製品が提供されており、半導体装置の小型化のために、半導体チップを複数個積み重ねて搭載した製品も提供されている（たとえば、特許文献１、特許文献２参照）。
図５は、半導体チップ５を積み重ねて搭載した半導体装置１０の例を示す。図示例の半導体装置は、パッケージ本体１２に設けたキャビティ１４に、複数個の半導体チップ５を積み重ねて収容し、各段の半導体チップ５の電極端子とキャビティ１４の内側面に設けられたボンディングパッド１６とをワイヤボンディングによって電気的に接続し、樹脂１９によって半導体チップ５を封止したものである。
図５は、半導体チップ５を積み重ねて搭載した半導体装置１０の例を示す。図示例の半導体装置は、パッケージ本体１２に設けたキャビティ１４に、複数個の半導体チップ５を積み重ねて収容し、各段の半導体チップ５の電極端子とキャビティ１４の内側面に設けられたボンディングパッド１６とをワイヤボンディングによって電気的に接続し、樹脂１９によって半導体チップ５を封止したものである。
また、電子装置に使用される電子装置用基板では、半導体チップや各種回路部品が搭載され、複合機能を備えた種々の製品が使用されており、これらの電子装置用基板においてもさらに多機能化、小型化が求められている。この多機能化および小型化を図る方法としては、たとえば、配線層を多層化する方法や、基板の内層にキャパシターや抵抗体を作り込む方法が考えられている。
特開２００２−３４３９２８号公報
特開２０００−２９９４３１号公報
ところで、半導体チップや回路部品を複合化して基板に搭載する場合、半導体チップや回路基板を平面的に配置したのでは、十分に高密度化することができず、小型化を図ることができないことから、上述したように、基板の内部に回路部品を作り込むこと、あるいは多層に形成した基板内に半導体チップを内蔵させることが考えられているのであるが、多層に形成した基板内に半導体チップを内蔵することは、実際は、非常に困難であり、現実的でない。
本発明は、一つの基板に複数個の半導体チップを搭載可能として、容易に複合機能を備えることができるとともに、半導体チップをコンパクトに搭載することを可能として、好適に小型化を図ることができる多層配線基板およびこれを用いた電子装置用基板を提供することを目的とする。
本発明は上記目的を達成するため、次の構成を備える。
すなわち、絶縁層を介して配線層が積層して形成された多層配線基板において、基板の一方の面で開口し、内側面の断面形状が階段状に形成されたキャビティが設けられるとともに、前記キャビティの内底部、および前記階段状に形成された各段の搭載部に、各々半導体チップをフリップチップ接続によって搭載する接続電極が設けられていることを特徴とする。
また、前記キャビティの各段が、前記基板の各層を構成する層厚に一致して設けられていることにより、基板の層厚を利用して容易に断面形状が階段状となるキャビティを形成することができる。
また、前記基板の表面に、樹脂封止型の半導体装置あるいは回路部品を搭載する接続電極が設けられていることにより、複合機能を備えた電子装置用基板を容易に製造することが可能となる。
すなわち、絶縁層を介して配線層が積層して形成された多層配線基板において、基板の一方の面で開口し、内側面の断面形状が階段状に形成されたキャビティが設けられるとともに、前記キャビティの内底部、および前記階段状に形成された各段の搭載部に、各々半導体チップをフリップチップ接続によって搭載する接続電極が設けられていることを特徴とする。
また、前記キャビティの各段が、前記基板の各層を構成する層厚に一致して設けられていることにより、基板の層厚を利用して容易に断面形状が階段状となるキャビティを形成することができる。
また、前記基板の表面に、樹脂封止型の半導体装置あるいは回路部品を搭載する接続電極が設けられていることにより、複合機能を備えた電子装置用基板を容易に製造することが可能となる。
また、前記多層配線基板に半導体チップが搭載されてなる電子装置用基板であって、前記半導体チップが、前記多層配線基板に形成されたキャビティの各段に形成された搭載部に、フリップチップ接続されて、複数段に搭載されていることを特徴とする。
また、前記基板に、所要の半導体装置あるいは回路部品が搭載されてなることを特徴とする。
また、前記基板に、所要の半導体装置あるいは回路部品が搭載されてなることを特徴とする。
本発明に係る多層配線基板は、半導体チップを複数段に積み重ねた配置で搭載することができるキャビティを備えていることにより、複数個の半導体チップをコンパクトに基板に搭載することができ、これによって複合機能を備えたコンパクトな電子装置用基板を提供することが可能になる。
以下、本発明の好適な実施形態について、図面とともに詳細に説明する。
図１は多層配線基板２０にフリップチップ接続によって半導体チップ３０ａ、３０ｂ、３０ｃを搭載し、樹脂封止タイプの半導体装置３２、表面実装タイプの半導体装置３４およびディップタイプの半導体装置３６を多層配線基板２０に実装した電子装置用基板５０を示す。多層配線基板２０の下面には抵抗あるいはキャパシター等の回路部品６、７が実装されている。
図１は多層配線基板２０にフリップチップ接続によって半導体チップ３０ａ、３０ｂ、３０ｃを搭載し、樹脂封止タイプの半導体装置３２、表面実装タイプの半導体装置３４およびディップタイプの半導体装置３６を多層配線基板２０に実装した電子装置用基板５０を示す。多層配線基板２０の下面には抵抗あるいはキャパシター等の回路部品６、７が実装されている。
図２は、図１に示す電子装置用基板５０の平面図である。同図では、半導体チップ３０ａ、３０ｂ、３０ｃを搭載するキャビティ４０の領域を透視して示す。半導体装置３２は、キャビティ４０の開口部を覆う配置に実装され、キャビティ４０の開口部の周囲に設けられた接続電極にリードを接合して実装される。
本実施形態の電子装置用基板５０において特徴的な構成は、多層配線基板２０の厚さを利用して、多層配線基板２０の厚さ内に半導体チップ３０ａ、３０ｂ、３０ｃを搭載するキャビティ４０を設け、キャビティ４０の内側面を階段状に形成して、各段に半導体チップをフリップチップ接続により搭載したことにある。
本実施形態の電子装置用基板５０において特徴的な構成は、多層配線基板２０の厚さを利用して、多層配線基板２０の厚さ内に半導体チップ３０ａ、３０ｂ、３０ｃを搭載するキャビティ４０を設け、キャビティ４０の内側面を階段状に形成して、各段に半導体チップをフリップチップ接続により搭載したことにある。
キャビティ４０の内底部は第１段目の半導体チップ３０ａを搭載する搭載部４０ａであり、キャビティ４０の内側面の第１段目の段差部は、第２段目の半導体チップ３０ｂを搭載する搭載部４０ｂであり、キャビティ４０の第２段目の段差部は、第３段目の半導体チップ３０ｃを搭載する搭載部４０ｃになる。搭載部４０ｂは搭載部４０ａの周囲の４辺を囲む配置に設けられ、搭載部４０ｃは搭載部４０ｂの周囲を囲む配置に設けられている。搭載部４０ａの周縁部には半導体チップ３０ａをフリップチップ接続する接続電極４２ａが設けられ、搭載部４０ｂには周方向に所定間隔で半導体チップ３０ｂをフリップチップ接続する接続電極４２ｂが設けられ、搭載部４０ｃには半導体チップ３０ｃをフリップチップ接続する接続電極４２ｃが設けられている。
図３は、多層配線基板２０のキャビティ４０に半導体チップ３０ａ、３０ｂを搭載した状態を拡大して示す。上述したように、キャビティ４０の内側面は断面形状で階段状に形成され、上段側がより大きく開口するように設けられている。
第１段目の半導体チップ３０ａはキャビティ４０の底部の搭載部４０ａに設けられた接続電極４２ａと電極端子とを位置合わせしてフリップチップ接続され、第２段目の半導体チップ３０ｂは搭載部４０ｂに設けられた接続電極４２ｂと電極端子を位置合わせしてフリップチップ接続され、第３段目の半導体チップ３０ｃは搭載部４０ｃに設けられた接続電極４２ｃと電極端子とを位置合わせしてフリップチップ接続される。
上段側の半導体チップは下段側の半導体チップよりも大型のものが搭載されることから、上段側の半導体チップによって下段側の半導体チップが内包される（蓋がされる）ような配置で搭載される。
第１段目の半導体チップ３０ａはキャビティ４０の底部の搭載部４０ａに設けられた接続電極４２ａと電極端子とを位置合わせしてフリップチップ接続され、第２段目の半導体チップ３０ｂは搭載部４０ｂに設けられた接続電極４２ｂと電極端子を位置合わせしてフリップチップ接続され、第３段目の半導体チップ３０ｃは搭載部４０ｃに設けられた接続電極４２ｃと電極端子とを位置合わせしてフリップチップ接続される。
上段側の半導体チップは下段側の半導体チップよりも大型のものが搭載されることから、上段側の半導体チップによって下段側の半導体チップが内包される（蓋がされる）ような配置で搭載される。
断面形状が階段状に形成されているキャビティ４０の内側面の第１段目と第２段目、第２段目と第３段目の段差量は、半導体チップ３０ａ、３０ｂ、３０ｃを下段側から順に実装する際に、上段側の半導体チップが下段の半導体チップと干渉しない高さ間隔に設定される。すなわち、半導体チップ３０ａ、３０ｂ、３０ｃを搭載部４０ａ、４０ｂ、４０ｃの段間隔は、半導体チップ３０ａ、３０ｂ、３０ｃをフリップチップ接続する際に、上段の半導体チップの下面と下段の半導体チップの上面とが接触しないように設定される。
本実施形態の多層配線基板２０は、絶縁層を介して配線層を複数層に積層して形成したものであり、多層配線基板２０の各絶縁層の厚さを、キャビティ４０の内側面に形成される段差部分の高さに一致させることにより、多層配線基板２０に配線層を多層形成する際に、半導体チップ３０ａ、３０ｂ、３０ｃを搭載するキャビティ４０を同時に形成することができる。半導体装置に搭載される半導体チップは１００μｍ程度の厚さのものが一般に使用されているから、多層配線基板２０の層間の間隔が１００μｍ程度となるようにすることによって、半導体チップを複数段に搭載するキャビティ４０を備えた多層配線基板２０を製造することができる。
図４に、多層配線基板２０の製造工程を示す。図４(a)は多層配線基板の第１層目の配線層を形成するための両面銅張り基板２１を示す。両面銅張り基板２１は絶縁層２０ａの両面に銅箔２１ａが被着されたものであり、両面銅張り基板２１の銅箔２１ａを所定のパターンにエッチングすることにより第１層目の配線パターンを形成する（図４(b)）。この工程で、１段目の半導体チップ３０ａをフリップチップ接続する接続電極４２ａと、回路部品６、７を実装するための接続電極４３が形成される。
図４(c)は、第１層目の絶縁層２０ａの表面に絶縁フィルムを貼着して絶縁層２０ｂを形成した後、絶縁層２０ｂをエッチングし、第１層目の絶縁層２０ａを底面に露出させるようにして第１段目の半導体チップ３０ａを搭載する凹部状の搭載部４０ａを形成した状態を示す。前述したように、絶縁層２０ｂとなる絶縁フィルムは、半導体チップ３０ａをフリップチップ接続によって搭載部４０ａに搭載した際に、次段の半導体チップ３０ｂと干渉しない凹部（収容部）が形成される厚さのものを使用する。
図４(d)は、絶縁層２０ｂの表面に、第２段目の半導体チップ３０ｂとフリップチップ接続される接続電極４２ｂと配線パターン４４、ビア等を形成した状態を示す。絶縁層２０ｂの表面に配線パターン４４等を形成する方法としては、ビルドアップ法等の従来の多層配線基板の製造方法を利用することができる。配線パターン４４等は、基板に搭載される半導体チップ３０ａ、３０ｂ、３０ｃと外部接続端子あるいは基板に設けられる接続用端子とを電気的に接続するものとして設けられるものである。
なお、第１段目の搭載部４０ａを形成する方法としては、絶縁層２０ａの表面に絶縁フィルムを貼着し、絶縁フィルムをエッチングして形成するかわりに、搭載部４０ａの大きさに合わせた開口部を設けた絶縁フィルムを使用し、搭載部４０ａに開口部を位置合わせして絶縁フィルムを貼着することによって形成することもできる。
図４(e)は、第２層目の絶縁層２０ｂの表面に第３層目の絶縁層２０ｃを被着形成し、第２段目の半導体チップ３０ｂを搭載するための搭載部４０ｂに合わせて絶縁層２０ｃを開口し、絶縁層２０ｃの表面に第３段目の半導体チップ３０ｃをフリップチップ接続するための接続電極４２ｃと配線パターン４６、ビア等を形成した状態を示す。
図４(f)は、第３層目の絶縁層２０ｃの表面に第４層目の絶縁層２０ｄを被着形成し、第３段目の半導体チップ３０ｃを搭載するための搭載部４０ｃに合わせて絶縁層２０ｄを開口し、絶縁層２０ｄの表面に半導体装置３４等を搭載するための配線パターン４８を形成した状態を示す。４９はディップタイプの半導体装置を搭載するために基板に設けた貫通孔である。
図４(f)は、第３層目の絶縁層２０ｃの表面に第４層目の絶縁層２０ｄを被着形成し、第３段目の半導体チップ３０ｃを搭載するための搭載部４０ｃに合わせて絶縁層２０ｄを開口し、絶縁層２０ｄの表面に半導体装置３４等を搭載するための配線パターン４８を形成した状態を示す。４９はディップタイプの半導体装置を搭載するために基板に設けた貫通孔である。
図４(f)に示す多層配線基板２０は、多層配線基板２０の厚さ内に３枚の半導体チップ３０ａ、３０ｂ、３０ｃをフリップチップ接続によって搭載するキャビティ４０を備え、あわせて半導体装置３４、３６および回路部品６、７を搭載可能としたものである。本実施形態の多層配線基板２０では３枚の半導体チップを複数段に積み重ねるようにして搭載可能としたが、さらに４段以上に半導体チップを積み重ねるようにして搭載する構成とすることも可能である。
なお、多層配線基板２０に半導体チップをフリップチップ接続により搭載した後、キャビティ４０に封止用の樹脂を注入して、半導体チップと接続電極とがフリップチップ接続された部位を封止してもよい。
なお、多層配線基板２０に半導体チップをフリップチップ接続により搭載した後、キャビティ４０に封止用の樹脂を注入して、半導体チップと接続電極とがフリップチップ接続された部位を封止してもよい。
本発明に係る多層配線基板はビルドアップ法等の多層配線基板を製造する従来方法をそのまま利用して製造することが可能であり、製造工程の信頼性が高く、特別の製造装置を要しないという利点がある。
また、半導体チップを搭載する場合も、通常のフリップチップ接続によるから、半導体チップの実装も容易であるという利点がある。
また、半導体チップを搭載する場合も、通常のフリップチップ接続によるから、半導体チップの実装も容易であるという利点がある。
また、本発明に係る電子装置用基板は半導体チップが複数段に積み重ねるようにして搭載されること、多層配線基板の厚さを利用して多層配線基板の厚さ内に半導体チップが収容されて搭載されることから、電子装置用基板がきわめてコンパクトに形成されるという利点がある。すなわち、複数個の半導体チップを効率的に基板に搭載することができ、複合機能を備えるとともに、きわめてコンパクトな構成の電子装置用基板として提供することが可能となる。
なお、上記実施形態の多層配線基板２０では、半導体チップを複数段に積み重ねるようにして搭載するキャビティ４０を１個所のみ設けた例を示すが、基板の複数個所にキャビティ４０を設けることができ、各キャビティ４０に設ける段数も、２段、３段等のように適宜段数に設定することができる。また、用途に応じて、表面実装型の半導体装置や適宜回路部品を組み合わせて任意の構成の電子装置用基板を提供することができる。
１０ 半導体装置
１２ パッケージ本体
１４ キャビティ
２０ 多層配線基板
２０ａ、２０ｂ、２０ｃ、２０ｄ 絶縁層
２１ 両面銅張り基板
２１ａ 銅箔
３０ａ、３０ｂ、３０ｃ 半導体チップ
３２、３４、３６ 半導体装置
４０ キャビティ
４０ａ、４０ｂ、４０ｃ 搭載部
４２ａ、４２ｂ、４２ｃ 接続電極
４３ 接続電極
４４、４６、４８ 配線パターン
５０ 電子装置用基板
１２ パッケージ本体
１４ キャビティ
２０ 多層配線基板
２０ａ、２０ｂ、２０ｃ、２０ｄ 絶縁層
２１ 両面銅張り基板
２１ａ 銅箔
３０ａ、３０ｂ、３０ｃ 半導体チップ
３２、３４、３６ 半導体装置
４０ キャビティ
４０ａ、４０ｂ、４０ｃ 搭載部
４２ａ、４２ｂ、４２ｃ 接続電極
４３ 接続電極
４４、４６、４８ 配線パターン
５０ 電子装置用基板
Claims (5)
- 絶縁層を介して配線層が積層して形成された多層配線基板において、
基板の一方の面で開口し、内側面の断面形状が階段状に形成されたキャビティが設けられるとともに、
前記キャビティの内底部、および前記階段状に形成された各段の搭載部に、各々半導体チップをフリップチップ接続によって搭載する接続電極が設けられていることを特徴とする多層配線基板。 - 前記キャビティの各段が、前記基板の各層を構成する層厚に一致して設けられていることを特徴とする請求項１記載の多層配線基板。
- 前記基板の表面に、樹脂封止型の半導体装置あるいは回路部品を搭載する接続電極が設けられていることを特徴とする請求項１または２記載の多層配線基板。
- 請求項１〜３のいずれか一項に記載の多層配線基板に半導体チップが搭載されてなる電子装置用基板であって、
前記半導体チップが、前記多層配線基板に形成されたキャビティの各段に形成された搭載部に、フリップチップ接続されて、複数段に搭載されていることを特徴とする電子装置用基板。 - 前記基板に、所要の半導体装置あるいは回路部品が搭載されてなることを特徴とする請求項４記載の電子装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004174905A JP2005353925A (ja) | 2004-06-14 | 2004-06-14 | 多層配線基板および電子装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004174905A JP2005353925A (ja) | 2004-06-14 | 2004-06-14 | 多層配線基板および電子装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005353925A true JP2005353925A (ja) | 2005-12-22 |
Family
ID=35588115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004174905A Pending JP2005353925A (ja) | 2004-06-14 | 2004-06-14 | 多層配線基板および電子装置用基板 |
Country Status (1)
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|---|---|
| JP (1) | JP2005353925A (ja) |
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2004
- 2004-06-14 JP JP2004174905A patent/JP2005353925A/ja active Pending
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