JP2015516693A - 電子集積のための３次元モジュール - Google Patents

電子集積のための３次元モジュール Download PDF

Info

Publication number
JP2015516693A
JP2015516693A JP2015512167A JP2015512167A JP2015516693A JP 2015516693 A JP2015516693 A JP 2015516693A JP 2015512167 A JP2015512167 A JP 2015512167A JP 2015512167 A JP2015512167 A JP 2015512167A JP 2015516693 A JP2015516693 A JP 2015516693A
Authority
JP
Japan
Prior art keywords
module
cavity
substrate
contact
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015512167A
Other languages
English (en)
Other versions
JP2015516693A5 (ja
Inventor
ダクヒヤ、マイケル
シャークド、エラン
Original Assignee
イーガントゥ リミテッド
イーガントゥ リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by イーガントゥ リミテッド, イーガントゥ リミテッド filed Critical イーガントゥ リミテッド
Publication of JP2015516693A publication Critical patent/JP2015516693A/ja
Publication of JP2015516693A5 publication Critical patent/JP2015516693A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0284—Details of three-dimensional rigid printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/144—Stacked arrangements of planar printed circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/306—Lead-in-hole components, e.g. affixing or retention before soldering, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/17—Post-manufacturing processes
    • H05K2203/171—Tuning, e.g. by trimming of printed components or high frequency circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49004—Electrical device making including measuring or testing of device or component part
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/53—Means to assemble or disassemble
    • Y10T29/53022—Means to assemble or disassemble with means to test work or product

Abstract

電子モジュール（２０，３９，６０，８０，１３２，１４０，１４４）は、空洞（４０，４２，１３４，１４２）を内包する絶縁材料からなる基板（２１）を含む。空洞内の第１の導電性接点（４４）は空洞内に搭載された少なくとも１つの第１の電子部品（３２）と接触するように構成される。前記空洞を取り囲む前記基板の表面上の第２の導電性接点（４４）は空洞の上をまたいで搭載される少なくとも１つの第２の電子部品（２８，３０）に接触するように構成される。基板内の導電性トレース（３６，４８）は第１と第２の導電性接点と電気通信する。【選択図】図２

Description

本発明は、一般的に電子回路およびシステムに関し、特にこのような回路およびシステムにおける集積回路および他の部品の組み立てに関するものである。
（関連出願の参照）
本出願は２０１２年５月１７日出願の米国暫定特許出願６１／６４８，０９８（特許文献１）；２０１２年６月３日出願の米国暫定特許出願６１／６５４，８８８（特許文献２）；および２０１２年７月１２日出願の米国暫定特許出願６１／６７０，６１６（特許文献３）の恩恵を主張する。これら全ての暫定出願はここに参照として採り入れられる。
現代の電子デバイスは常に増加する数の部品と増加する複雑度を含んでいる。同時に設計者はこれらの部品を常に小型化する最終製品に適合させるように求められている。
これらの矛盾する要求はチップ設計やパッケージに対する高度に集積したアプローチの開発へと導いた。例えばマルチチップモジュール（ＭＣＭｓ）は一般的に単一基板上に多重の集積回路（ＩＣｓ）または半導体ダイスを含み、場合によってはさらにディスクリート部品を含む。マルチチップモジュール（ＭＣＭｓ）基板はその後プリント回路基板上に単一部品として組み立てられる。いくつかの先進ＭＣＭは「チップスタック」パッケージを使用し、その中では半導体ダイスは垂直構造に積み重ねられ、それによりＭＣＭ足跡のサイズを減少させている（高さ増加のコストを払って）。この種の設計のいくつかは「システムインパッケージ」とも呼ばれる。
この種の設計の事例として、米国特許５，９０５，６３５（特許文献４）は支持構造による電子モジュールの組み立てについて記載している。各電子モジュールは中間層により分離された少なくとも２つのレベルに積み重ねられた電子部品の形態を有している。各電子モジュールは中間層に形成された少なくとも１つの孔を有し、一方支持構造は連続するモジュールのそれぞれの孔の中に導入される少なくとも１つのロッド要素を有している。
ＩＣチップは通常ＭＣＭまたはプリント回路基板の表面上に搭載されるが、設計によってＩＣは基板の後背に搭載される。例えば、米国特許７，１１６、５５７（特許文献５）は埋め込み部品ＩＣ組立体について記載しており、そこではＩＣ部品は熱シンクを提供する熱伝導性コア上に配置された積層基板内に埋め込まれる。回路部品はフレキシブルワイアボンディングなどのフレキシブルな電気的相互配線を介してＩＣに電気的に接続されている。フレキシブルな電気的相互配線および露出したＩＣ組立体の表面の上には電気絶縁性被膜が施された。熱伝導性封入材料が回路部品およびフレキシブルな電気的相互配線を固体または半固体のマトリックス内に収納する。
米国暫定特許出願６１／６４８，０９８ 米国暫定特許出願６１／６５４，８８８ 米国暫定特許出願６１／６７０，６１６ 米国特許５，９０５，６３５ 米国特許７，１１６、５５７
以下に記載される本発明の実施形態は、電子集積のための新規の３次元（３Ｄ）設計アプローチを提供する。
従って本発明の１実施形態によれば、空洞を内包する絶縁材料からなる基板を含む電子モジュールが提供される。空洞内の第１の導電性接点は空洞内に搭載された少なくとも１つの第１の電子部品と接触するように構成される。空洞を取り囲む基板の表面上の第２の導電性接点は、空洞の上をまたいで搭載される少なくとも１つの第２の電子部品に接触するように構成される。基板内の導電性トレースは第１と第２の導電性接点と電気通信する。
開示された実施形態では、導電性接点は、物理的および電気的に電子部品の下面上の第２の接点パッドに接触するように構成される、基板上の第１の接点パッドを有する。典型的に第２の電子部品は、集積回路チップおよびインターポーザからなる部品のグループから選択され、一方少なくとも１つの第１の電子部品はさらなる集積回路チップおよびディスクリート部品からなるさらなる部品のグループから選択される。
ある実施形態では、導電性トレースは、空洞を取り囲む基板の表面に直角な方向に基板を貫通するビアを有する。ビアは事前設定された格子の上にレイアウトされるか、またはビアはそれぞれの接点に対して１組の事前に設定された角度で配置される。一般的に少なくとも１つのビアは第１の導電性接点と第２の導電性接点とを接続するように構成される。さらにあるいは、基板の外部表面上にプリント回路基板に接触するための複数の接点パッドを有し、ここにおいて少なくとも１つのビアは、導電性接点の１つと外部表面上の接点パッドの１つとを接続するように構成される。
ある実施形態では導電性トレースは、空洞を取り囲む基板の表面に平行な、１つまたはそれ以上の平面に配置される導電線を有する。導電線は均一でない厚みを有する。空洞を取り囲む基板の表面に直角な、基板の側面に複数の接点パッドを有し、ここにおいて少なくとも１つの導電線は、導電性接点の１つと基板のその側面上の接点パッドの１つとを接続するように構成される。さらにあるいは、導電線は少なくとも、空洞の内部表面により画定される第１の平面に配置される第１の線と、空洞を取り囲む基板の表面を含む第２の平面に配置される第２の線と、を有する。
開示された実施形態では、モジュールは基板の外部表面の中または上に埋め込まれた１つまたはそれ以上のディスクリート電子部品を有する。ディスクリート電子部品または前記モジュール全体が事前設定の動作特性に適合するように構成されそしてトリミングされる。一般的に、基板の外部表面の中または上に埋め込まれた部品は、抵抗、フラットコンデンサ、櫛歯型コンデンサおよびインダクタからなる部品グループから選択される。
いくつかの実施形態では、第１の導電性接点が配置される空洞は内部空洞であり、ここにおいて、第２導電性接点が配置される、内部空洞を取り囲む基板の表面は内部表面であり、一方基板は、少なくとも１つの第２の電子部品を含み、そして基板の外部表面に取り囲まれるように構成される外部空洞を有し、外部表面の上に第３の導電性接点が配置され、第３の導電性接点は外部空洞の上をまたいで搭載される少なくとも１つの第３の電子部品と接触するように構成される。
代替的な実施形態では、空洞は基板の第１の側に形成され、そして基板は、基板の第１の側とは反対側の第２の側の上に１つまたはそれ以上の第３の電子部品を搭載するように構成される。このような１つの実施形態では、基板の第１の側に形成された空洞は第１の空洞であり、そして第２の空洞は、基板の第２の側に形成され、第２の空洞内に搭載される少なくとも１つの第３の電子部品を含むように構成される。基板の第２の側は、少なくとも別の１つの第３の電子部品が第２の空洞の上をまたいで搭載されるように構成されてもよい。
本発明の１実施形態によれば、電気的および機械的に結合した少なくとも第１と第２のモジュールを含む電子組立体が提供される。それぞれのモジュールは、中に空洞が形成された絶縁材料を含む基板を有する。空洞内の第１の導電性接点は空洞内に搭載された少なくとも１つの第１の電子部品と接触するように構成され、一方空洞を取り囲む基板の表面上の第２の導電性接点は、空洞の上をまたいで搭載される少なくとも１つの第２の電子部品と接触するように構成される。基板内の導電性トレースは第１および第２の導電性接点と電気通信する。
開示された実施形態では、少なくとも前記第１と第２のモジュールはモジュールの外部表面にそれぞれ接点パッドを有し、接点パッドは、導電性トレースと接続しそして少なくとも第１と第２のモジュール間の電気通信を提供するため組立体内で結合されている。
いくつかの実施形態では、少なくとも第１のモジュールは組立体内で第２のモジュールの上に積み重ねられている。第１のモジュールは、第１のモジュール内の空洞とは反対側の第１のモジュールの基板の下面が、第２のモジュール内に形成された空洞の上をまたぎそして塞ぐように積み重ねられる。あるいは第１のモジュールは、第１のモジュール内の空洞が第２のモジュール内に形成された空洞に対面するように積み重ねられる。
さらにあるいは、第１のモジュールは、第１のモジュール内の空洞を取り囲む第１のモジュールの基板の表面に直角な、第１のモジュールの側面上の接点パッドにより、第２のモジュールに接続される。この場合第１のモジュール内の空洞と第２のモジュール内の空洞が相互に平行または相互に直角なそれぞれの向きに開口するように、第１のモジュールが配向させられてもよい。
他の１つの実施形態では、組立体は絶縁性ベースを有し、少なくとも第１と第２のモジュールが絶縁ベースの表面上に並んで搭載され、第１のモジュール内の空洞と第２のモジュール内の空洞がその表面に直角な向きに開口する。
本発明の１実施形態によればさらに電子モジュールを作成する方法が提供される。その方法は、内部に形成された空洞を有し、空洞内の第１の導電性接点と、空洞を取り囲む基板の表面上の第２の導電性接点と、そして第１と第２の導電性接点と電気的に通信する基板内の導電性トレースと、を有する絶縁材料からなる基板を提供するステップを有する。第１の導電性接点と接触する少なくとも１つの第１の電子部品がその空洞内に搭載される。
少なくとも１つの第２の電子部品が、その空洞の上をまたいで、その空洞を取り囲む基板の表面上に、第２の導電性接点と接触して搭載される。
本発明は以下の図面を伴う実施形態の詳細な記載により、より十分に理解されよう。
本発明の１実施形態による多重レベル電子モジュールの図解的断面図である。 本発明の１実施形態による多重レベル電子モジュールの図解的詳細図である。 本発明の１実施形態による多重レベル電子モジュールの連続する層の図解的上面図である。 本発明の１実施形態による多重レベル電子モジュールの１つの層の図解的上面図である。 本発明の他の１つの実施形態による多重レベル電子モジュールの図解的詳細図である。 本発明の代替的１実施形態による多重レベル電子モジュールの連続する層の図解的上面図である。 本発明のさらに別の１実施形態による多重レベル電子モジュールの１つの層の図解的上面図である。 本発明のさらなる１実施形態による多重レベル電子モジュールの図解的断面図である。 本発明の１実施形態による多重レベル電子モジュールの図解的断面図であり、埋め込みコンデンサのレーザトリミングを示す。 本発明の１実施形態による多重レベル電子モジュールの１つの層の図解的上面図であり、埋め込み抵抗を示す。 本発明の１実施形態による多重レベル電子モジュールの図解的断面図であり、埋め込み平面コンデンサを示す。 本発明の１実施形態による多重レベル電子モジュールの図解的断面図であり、埋め込み櫛歯型コンデンサを示す。 本発明の１実施形態による多重レベル電子モジュールの１つの層の図解的上面図であり、埋め込みインダクタを示す。 本発明の代替的実施形態による多重レベル電子モジュールの図解的断面図である。 本発明の１実施形態による多重レベル電子モジュールの積み重ねの図解的断面図である。 本発明の１実施形態による、多重の多重レベル電子モジュールからなる組立体の図解的側面図である。 本発明の代替的実施形態による、多重の多重レベル電子モジュールからなる組立体の図解的側面図である。 本発明の代替的実施形態による、多重の多重レベル電子モジュールからなる組立体の図解的側面図である。 本発明の代替的実施形態による、多重の多重レベル電子モジュールからなる組立体の図解的側面図である。 本発明のさらなる実施形態による、多重の多重レベル電子モジュールからなる組立体の図解的側面図である。
（概要）
本明細書に記載される本発明の実施形態は新規のタイプの電子モジュールを提供する。それは多重のＩＣチップおよび他の部品（受動ディスクリート部品および微小電気機械部品、光学部品および他の多機能部品を含む）が高い部品密度で３次元（３Ｄ）組立体の中に一緒に搭載されることを可能にする。このようなモジュールは異なる制作工程で生産される部品に適したプラットフォームを形成し、そして特殊材料の３Ｄ設計の中への組み込みをサポートする。このモジュール設計はまた熱拡散を最適化し、したがってシステムの電力特性を向上させ、一方で集積した相互配線は高いレベルの信頼性を確実にする。本発明の実施形態によるモジュールはシステムの性能の最適化および製品の市場までのコストと時間の削減に有用である。
開示された実施形態では、電子モジュールは空洞を有する絶縁基板からなる。（１つまたはそれ以上の空洞を有するこのような基板は本明細書では「フレーム」と等価で呼ばれる。）空洞の中の導電性接点は１つまたはそれ以上の電子部品、ディスクリート部品またはＩＣ、が空洞内の基板表面上に搭載されることを可能にする。空洞の周囲の基板表面上の追加の導電性接点はＩＣまたはインターポーザのような１つまたはそれ以上の追加の電子部品を空洞の上をまたいで搭載するのに使用されてもよい。空洞は２つまたはそれ以上の入れ子の層を有してもよく、それにより部品が３つまたはそれ以上のレベルに搭載可能である。ディスクリート部品はまた、基板それ自体の内部に埋め込まれてもよい。
基板内の導電性トレースは基板の表面上の導電性接点（空洞内および空洞周辺の表面上の）に接続する。トレースは部品間の、そして基板の外部表面上の接点パッドへの適切な接続を提供するように所望にレイアウト可能である。これらの外部接点パッドは、モジュールをプリント配線基板上に搭載し、また多重のモジュールを一緒に接続してより大きな組立体にするのに使用できる。
本発明の実施形態は以下の設計原則を満たす：
・異なる機能、材料および生産工程の部品を分離する。
・各部品の性能およびコストの最適化。
・多機能部品の３Ｄ絶縁フレーム上での容易な組立て。
・最小の数の信頼できる標準相互配線。
・改良された熱拡散と向上した信頼性。
開示された実施形態で使用される絶縁フレームは以下の点を含む多くの利点がある：
１．広範囲の絶縁材料が使用可能であり、それには例えば、積層板およびセラミック（低温同時焼成セラミックス−ＬＴＣＣ）の両方を含む。
２．フレームの生産にコスト効率のよい生産技術が使用可能である。
３．フレームが、無線周波数（ＲＦ）回路の用途で使用される優れた高周波特性を持つ。
４．フレーム上に部品を組み立てる際に既存組立技術が使用可能である。
５．フレームの開口空洞設計により電子部品のみならず微小電気機械システム（ＭＥＭＳ）および光学部品の使用に適している。
６．以下の実施例に示されるような異なるサイズの開口空洞により、高い部品密度の真の３Ｄ多重層構造を構築するための、底部層の小さな部品からトップ層の大きめのＩＣおよびインターポーザまでのチップの同時搭載が、高コストのチップ埋め込みの必要なく可能である。
７．接地面がフレームの裏面に形成できる。
８．部品組み立ての後、選択肢としてフレームが既存の技術および材料を使用してカプセル封入されてもよい。
９．柔軟な設計原則により、各部品（ディスクリート部品およびＩＣを両方含む）が最適な材料および製造技術を使用して生産されることが可能になり、それによりモジュール性能の最適化が可能になる。従って各部品の性能は設計の初期段階で最適化される。内部の、非誘導性接続は部品の高速、低損失の相互配線を可能にする。
１０．フレーム設計が高い信頼性をサポートする。各部品は事前試験が可能である。その設計は組み立てられたモジュール全体のトリミングを可能にし、そしてそれによりモジュールの性能を向上させることができる。熱拡散が適切な相互配線および高い熱伝導率の特殊材料を使用して最適化できる。フリップチップまたはチップスケール形状因子のＩＣがコスト効率化および信頼性のために使用可能である。モジュールは前述のようにカプセル封入できる。
１１．以下に記載するように、単一のフレームが３Ｄ構築ブロックとして機能できる。これらの構築ブロックは大きめの、より複雑な、高ハイアラーキの多次元構造の構築と組立を可能にする。
１２．これら実施形態のモジュール性は、コスト、電力経費、機械的応力除去、速度の向上、および試験プログラムの標準化などのシステム特性に関して他の多くの利点を提供する。
図１は本発明の１実施形態による多重レベル電子モジュール２０の図解的断面図である。モジュールは絶縁基板２１の上に構築され、基板２１はこの事例では３層、２２，２４，２６からなり、それらは全体としてモジュール２０のフレームを画定している。層２２，２４は中心部が空いており、それにより外部空洞４０と入れ子の内部空洞４２を含む。モジュール２０の特定の幾何学形状は、例示のためであり、他の形状のモジュールは以下の他の図に示される。便宜的に図１は１組のデカルト座標を示し、Ｘ軸とＹ軸は部品が搭載される層２２，２４および２６の表面に平行な横方向に走り、一方Ｚ軸はこれら表面に直角に走る。
基板２１は任意の適合する電気的絶縁性の材料からなる。例えば、ＬＴＣＣ（セラミック）は優れた熱伝導を提供し、従って部品の冷却を促進し、一方積層は特に多重積層構造を生成するのにコスト効率がよい。あるいは、弾性ポリマーが改良された機械的振動吸収を提供するために使用可能であり、またはシステム要求に基づいて他の適切な既存技術で既知の絶縁材料が使用可能である。
電子部品はモジュール２０内に３Ｄ配列で搭載される。部品３２（典型的にはディスクリート部品またはＩＣ）は空洞４２内で層２６の表面上に搭載される。ＩＣのようなもう１つの部品３０は空洞４２の上をまたいで空洞を取り囲む層２４の表面上に搭載される。（層２４、および層２２も同様に、対応する空洞４２および４０をその全ての側面で、または２つまたは３つの側面で取り囲んでもよい。）さらにＩＣまたはインターポーザのような別の１つの部品２８は空洞４０の上をまたいで層２２の表面上に搭載される。（一般的にインターポーザは適合する相互配線を持つ単純なＩＣチップからなる。）モジュール２０のＩＣおよびディスクリート部品はフリップチップまたはチップスケールパッケージ内に包含され、またはベアダイスとして組み立てられてもよい。いくつかのディスクリート部品３４はまた、下記でさらに記載されるように、基板２１内に埋め込まれてもよい。
モジュール上または内に搭載された電子部品は、以下の図に示されるように、基板２１上または基板を貫通して走る伝導性トレースにより接続される。これらトレースは一般的にビア３６を有し、それは例えば図２に示されるように、空洞４０と４２の内部のまたは周辺の、部品が搭載される表面に直角に（即ち、Ｚ軸方向に）基板２１を貫通する。トレースはまた部品搭載面に平行なＸ−Ｙ平面に配置される導電線を有する。導電性トレースおよび接点は銅に対する標準的銀塩印刷または光化学技術を使用して形成可能であり、さらにあるいはそれらは、他の金属および導電性ポリマーおよび接着剤からなってもよい。
モジュール２０は基板２１の外側表面上の接点パッド３７および／または３８を使用して、プリント回路基板（ＰＣＢ）のようなより大きな下方に横たわる基板の上に搭載されるように構成される。あるいは、またはさらに、例えば図１５−２０に示すように、接点パッド３７および／または３８はモジュール２０を他のモジュールに接続させるのに使用できる。外部接点パッド３７および３８はボールグリッドアレイ（ＢＧＡ）、ランドグリッドアレイ（ＬＧＡ）あるいは表面実装デバイス（ＳＭＤ）の接点のような任意の適合するタイプでよい。図１に示すように、接点３７は空洞４０と４２の内部のまたは周辺にある部品搭載表面に直角な基板２１の側面に位置し、一方接点３８は部品搭載表面に平行な、基板の底面（またはトップ面―この選択肢は図１には記載されていないが）にある。一般的に接点３８はモジュール２０内の電子部品にビア３６により接続され、一方接点３７は例えば図４と図８に示すように、部品搭載表面に平行に走る横方向導電線により接続される。
図２は本発明のもう１つの実施形態による多重レベル電子モジュール３９の図解的詳細図である。この図はビア３６および横方向導電線４８および、それらの部品２８，３０および３２への接続の詳細を示す。前述のように導電線４８は一般的に層２２，２４および２６の表面に沿って走り、そして空洞４２の内部表面上（層２６の上）と空洞４０と４２周辺の層２２と２４の表面上との両方に形成される。ビアと導電線は一般的に低抵抗および低インダクタンスまたはゼロインダクタンスに設計される。
ビア３６と導電線４８は基板２１の層２２，２４および２６の表面上に形成された導電性接点パッド４６により部品に接続される。接点パッド４６は適切な半田付けまたは他の接合技術を使用して部品２８，３０および３２上の導電性パッド４４と物理的および電気的に接触する。従ってこれら部品は、基板の同一レベルまたは異なるレベルのいずれかにある接点パッド４６の間に伸長するビア３６および導電線４８の手段により、部品同士のみならず、モジュール３９の外部接点パッド（パッド３８のような）に接続される。
（導電性ビアおよび導電線の設計）
ビアのパターンはそれぞれの特定のモジュールに対して特別に設計されそして生産されうるが、しかし類似のパッケージに対し標準ビアパターンを提供することにより設計工程は簡略化でき、生産コストは低減できる。このような標準パターンに対しては使用可能な全てのビアが形成されるが、しかしそれらのいくつかだけがモジュールの電気スキームに依存して導電線で接続される。
図３Ａ−Ｃは本発明の１実施形態による、モジュール２０のような多重レベル電子モジュールの連続する層２６，２４，２２の図解的上面図である。この実施形態では、ビア５０はＸおよびＹ方向に沿った事前設定の格子の中にレイアウトされる。実際に使用されるビアの数は部品の数、部品の端末接点の数、および電気的スキームに依存する。
図３Ａ−Ｃに示されるスキームでは、部品３２，３０および２８は概略それらの物理的寸法に従って配置される（底部からトップ方向で最小から最大に）。従ってビア５０のパターンは層ごとに異なり、Ｃと表示されるビア（Ｃ１，Ｃ２とＣ３）は３つの層２２−２４−２６全てを貫通し；Ｂと表示されるビアは層２４と２６を貫通し；そしてＡと表示されるビアは層２６のみ、すなわち部品３２が搭載される表面とパッド３８が位置する底部表面との間を貫通する。従って横方向導電線４８のレイアウト（これらの図には図示されない）に依存して、ビア‘Ｃ’は任意の層の部品を相互接続し、あるいはこれらの部品を外部接点パッドに接続する。ビア‘Ｂ’と‘Ａ’は接続性においてより限定されるが、図示されるモジュールにおいて使用可能なビアの格子は全体として、部品間および外部接続の実質的に任意の所望のパターンを提供するのに使用可能である。
図４は本発明の１実施形態による多重レベル電子モジュールの１つの層の図解的上面図であり、横方向導電線４８を示す。導電線４８は図３Ａ−Ｃのビア５０のように、直線構成のパターンでレイアウトされる。図４に示す事例では、導電線４８は部品３２をモジュールの両側面の接点パッド３７に接続する。あるいは、同じ種類の線がビアおよび同一層内の他の部品に接続されてもよい。
図５は本発明の他の１つの実施形態による多重レベル電子モジュール６０の図解的詳細図である。この図は横方向導電線４８およびビア６２が、いかに部品２８，３０，３２を基板の層２６の底面上の接点パッド３８に接続するかを示す。同じ種類の線およびビアが図２に示されたスキームにおいて、そして実質的に任意の他の種類の相互配線シナリオにおいて使用可能である。
図６Ａ−Ｃは本発明の代替的１実施形態による多重レベル電子モジュールの連続する層２６，２４，２２の図解的上面図である。従前の実施形態と異なり、この設計はビアの固定された配列に基づかず、むしろ必要な場所において適切な層を貫通する特定のビア６６のみを使用し、また横方向導電線６８はこれらビアを部品２８，３０および３２に接続する。このアプローチはより少ない金属を使用し、より大きな設計柔軟性を提供し、いくつかの用途でのモジュール内の部品をより密接に充填できる可能性がある。
図７は本発明のさらに別の１実施形態による多重レベル電子モジュールの１つの層の図解的上面図である。この実施形態では、ビア７２は部品７０が搭載される接点に対して１組の事前設定の角度で配置される。横方向導電線７４がその後部品接点と実際に使用されるビアの間に形成される。この種の設計アプローチは図３Ａ−Ｃに示される格子ベースの設計と図６Ａ−Ｃの「自由型」設計の間の有用な妥協を提供するかもしれない。
選択されたレイアウトの種類に関係なく、穿孔と金属メッキは一般的に積層基板内に垂直ビアを形成する最も適切な技術である。穿孔は機械的にまたはレーザにより実行可能であり、その後既知の既存技術を使用して銅メッキされる。ビア信頼性の高い非誘導性接点は一般的に、このようにしてビア直径が５０−３５０ミクロンの範囲で獲得可能である（これより大きなまたは小さなビアもまた可能であるが）。
セラミック基板に対しては圧膜技術が一般的に最も適している。この場合、ビアの開孔は基板の生産に使用されるセラミックグリーンテープの各層の中で機械的に準備される。銀、パラジウム−銀、または他の金属ペーストのスクリーン印刷がこれら開口部を導電性材料で充満させるのに使用される。セラミックグリーンテープからなる多層構造は、その後一緒に加圧され、そして焼結される。部品を側面の端末と接続するため、厚い導電線（トレース）がビアの代わりにまたはビアと共に使用可能である。
図８は本発明のさらなる１実施形態による多重レベル電子モジュール８０の図解的断面図であり、横方向導電線８２，８４を示す。この図に示すように、部品３２を外部接点パッド３７に接続するため、厚い金属トレースがビアの穿孔の代わりに、またはビアの穿孔と共に使用されてもよい。この種のトレースは垂直ビアに接続する水平断片を形成するために使用されてもよい。
積層基板については、一般的に厚い金属被覆（一般に１５０−６００ミクロンの範囲、しかしそれより大きなおよび小さな厚さも選択肢として使用できる）が、トレース８２、８４を製造するための最も適切な技術である。銅で最大２５０ミル厚まで、アルミニウムで最大５００ミル厚までの金属トレースが当該分野で公知の金属被覆技術を用いて製造できる。このような厚さは、上記で定義された範囲の厚さの、高信頼性で無誘導性のトレースを生成するのに十分以上である。光化学、微小機械、レーザーベース技術などの当技術分野で知られている様々な技術が、（積層フレーム用の）厚い金属のパターニングに使用することができる。
横方向導電線８２，８４は、均一または不均一な厚さであってよい。例えば、側面接点３７での横方向導電線８４の終端は、接点３７近くに厚い部分８６を含んでもよい。この厚い部分は、２５０ミクロンの厚さでトレースの終端接触を改善することができる。この種のトレースの可変厚さは、垂直ビアの横方向の接続に対し有用であり得る。最小の金属厚は、信頼性および非誘導性接触、多層構造の製造の容易さ、および費用効率の高い金属パターニングを提供するために、他の場所で使用されてもよい。
要約すると、３Ｄモジュールを積層基板で生産する一連のステップは上述したように以下を含むことができる：
１．個々の層の調製（空洞を含む）。
２．導電線と接点パッドの必要なパターンを作るための各層に対する金属パターニング。
３．積み重ね。
４．垂直ビアの掘削とメッキ。
５．外部終端の追加。
６．部品の組み立て。
セラミック基板については、（側面接点又はビアに接続する）厚い金属トレースは導電性厚膜ペーストのマルチスクリーン印刷によって構築することができ、それは同時にトレースのパターニングを可能にする。この種のモジュールでは、１５０−２５０ミクロンの範囲のトレース厚が一般的に望ましい。
要約するとこの場合、セラミック技術では、３Ｄモジュールの製造における一連のステップは以下のようである：
１．すべての層に対しグリーンセラミックテープの調製（必要な空洞及びビアを有する）−すべての層に対する導電線、ビアおよび接点パッドのスクリーン印刷を含む。
２．個々の層を押圧し多層構造を形成する。
３．焼結。
４．外部端末の追加。
５．部品の組み立て。
新しい３Ｄ印刷技術（追加的製造）もまたフレームの製造に適している。この場合、３Ｄフレームはパッド、導電線およびビア用の導電性材料と残部用の絶縁材料との所望の組み合わせで単に層ごとに印刷される。この製造技術は、複雑なパターンの厚い水平導電性トレースと垂直ビアに対して費用効率がよい。
（埋め込み部品の組み込み）
図１で図解されたように、基板２１は、抵抗器、コンデンサ、およびインダクタなどの埋め込みコンポーネント３４を含んでもよい。このような部品は、実質的に任意の種類の電子モジュールで使用可能であるが、しかしそれらはフィルタ、バラン及び変圧器のような様々なタイプのＲＦ回路やチップの構築に特に有用である。埋め込まれた部品は、部品３２（図１）のような基板の実装面の上に配置された他のディスクリート部品と組み合わせて使用することができる。この組み合わせは、フィルタやマルチプレクサのようなより複雑な種類のＲＦ（およびその他の）モジュールの構築を可能にする。
埋め込み部品３４の特性を向上させ、改良するために追加の技術が使用されてもよい。例えば、レーザトリミングのようなトリミング技術は、生産において部品の数値を微調整するために使用可能である。さらにあるいは、フェライトおよび強誘電体のような特殊な材料が、性能改善のために基板内または外部表面上に埋め込まれた部品に組み込むことができる。これらの選択肢は、以下の図面に示されている。多くの特定の部品は以下に記載されるが、本実施形態によって提供されるトリミングの原理は、このようにして基板の中または上に埋め込むことができる実質的に任意の種類のトリミング可能な部品に適用することができる。
図９は、本発明の実施形態による、埋め込みコンデンサ９０のレーザトリミングを示す、マルチレベル電子モジュールの図解的断面図である。この実施形態の絶縁層２６は、それ自体多層構造である。このようにコンデンサ９０は、トリミングを可能にするために、層２６の１つの内部層の表面に形成された内部導電性プレート９２、および層２６の上面に形成された外側導電性プレート９４を有する。コンデンサ９０の特性が測定され、そしてレーザ９６が、モジュールの設計周波数で所望の動作特性を与えるための適切な部品の数値に到達するのに十分な材料を、プレート９４から除去する。例えば、フィルタおよびマルチプレクサを製造する際には、特定された周波数帯域における挿入損失およびノイズ除去が測定され、そして必要なトリミング値を計算するために電磁界シミュレーションが（当技術分野で知られているように）適用される。同様の技術は他のタイプのモジュールにおいても使用することができる。
図１０は、本発明の実施形態による、埋め込み抵抗１００を示すマルチレベル電子モジュールの１つの層の図解的上面図である。抵抗１００は抵抗パッド１０４に接続する導電性トレース１０２を含む。抵抗１００の抵抗値はパッドの幅によって決定される。したがって抵抗は、例えばライン１０６に沿ってパッド１０４を切断することによって、上述の技術を用いて、トリミングされてもよい。
同様に、抵抗器、インダクタ、および櫛歯型コンデンサがモジュールの層の１つの外部面に形成され、その後、同様の技術によってトリミングされてもよい。例えば、抵抗値とインダクタンス値は導電線を狭くすることによってトリミングすることができ、一方静電容量は、電極の一部を除去することによってトリミングされる。このアプローチは、モジュールの部品が組み立てられた前または後のいずれかにおける、モジュール全体の試験およびトリミングを可能にする。このようなモジュールは自動機器により高度に標準化されたテストプログラムで個別に試験しトリミングすることができる。
さらにあるいは、トリミングが必要とされない場合、埋め込み部品３４は、それらに接続する適切な導電性トレースと共に、基板の絶縁層の１つの内に完全に含まれ得る。それでも回路修正は、例えばフレームに搭載されたディスクリート部品３２の手段により依然として達成可能である。
種々の技術がモジュール基板の１つの層内（およびモジュールの絶縁フレーム内の他の層内に、部品表面がその後のトリミング用に利用可能であるかなかろうが、）に部品３２を埋め込むために使用できる。基板が積層からなる場合、部品を構成する導体及び他の要素（例えば、強誘電要素及び／又は磁気要素など）は、単に積層プロセスの適切な段階で埋め込むことができる。一方、セラミック基板は一般に、高温焼結を必要とし、それは埋め込み部品に損傷を与える可能性がある。したがってセラミック基板が使用される場合、穴は、その後埋め込み部品を挿入するために、焼結段階で基板中に残してもよい。部品が挿入された後、穴は、選択肢として任意の適切な封入材料で充填されてもよい。
図１１は、本発明の実施形態による、埋め込み平坦コンデンサ１１０を示す多重レベル電子モジュールの図解的断面図である。強誘電体材料１１４は、基板層２６内のコンデンサ電極１１２の間に埋め込まれている。
図１２は、本発明の別の実施形態による埋め込み櫛歯型コンデンサ１１６を示す多重レベル電子モジュールの図解的断面図である。この場合、コンデンサの１組のインターリーブされた電極１２０が１つまたはそれ以上の埋め込み強誘電体層１１８に沿って、または間に、埋め込まれていてもよい。
図１３は、本発明のさらに別の実施形態による、埋め込まれたインダクタ１２４を示す多重レベル電子モジュール内の１つの層の図解的上面図である。ここでは、フェライト１３０または他の磁気材料が、インダクタンスを増加させるために、層２６内のインダクタのワイヤコイル１２６内に埋め込まれている。
（他の代替的フレーム設計および多重フレームモジュール）
図１に示され、そしてそれに続くいくつかの図に繰り返されるフレーム外形は、本発明の原理に基づいて形成できる構造を代表しているが、それらは例示のためだけに示され、そして制限するものではない。以下の図では多くのさらなる事例が示される。他の代替的な空洞ベースの、多重レベルのモジュール設計は本明細書を読んだ後の当業者には明白であり、それらは本発明の範囲内にあると見做される。
図１４Ａは本発明の代替的実施形態による多重レベル電子モジュール１３２の図解的断面図である。ここでは空洞１３４は基板の一方の側に形成され、そして部品３０と３２はそれぞれ空洞の上をまたいで、そして空洞の中に搭載されている。追加のトレース（不図示）がモジュール１３２の基板の他方の側、空洞１３４の反対側に提供され、この反対側にもさらなる部品１３６の搭載を可能にしている。この実施形態では、接点パッド３８は基板の空洞１３４と同じ側に形成され（従前の実施形態とは反対側）、それによりモジュール１３２をＰＣＢまたは、当該基板に対向する空洞を有する下方の他の基板上に搭載可能にしている。
図１４Ｂは本発明のもう１つの実施形態による多重レベル電子モジュール１４０の図解的断面図である。この場合、基板は両側に形成された空洞１３４と１４２と、空洞１３４に沿った接点パッド３８を有する。部品１３６は空洞１３４内に搭載され、一方部品３０と３２は空洞１４２の上をまたいで、そして空洞１４２の中に搭載される。
図１４Ｃは本発明の他の１つの実施形態による多重レベル電子モジュール１４４の図解的断面図である。この実施形態はモジュール１４０に似ているが、しかし空洞１３４と空洞１４２の両方の端部の周辺に搭載面をさらに提供し、それにより部品１４６と３０はそれぞれこれら空洞の上をまたいで搭載可能である。
従前の図は全て単一の基板フレームからなるモジュールを示したが、以下に記載される実施形態では２つまたはそれ以上のモジュールが電気的および機械的に接合されて単一の集積電子組立体を形成する。この接合は一般的にモジュールの外部表面上の適切な接点パッドを結合することにより達成される。例えば、基板の任意の側のフリップチップ端末がこの目的に使用できる。このアプローチはフレームを互いに半田付けまたは接着することにより単一のモジュールを複雑な３Ｄ構造およびアレイ内に組み込むことを可能にする。これは電子回路のみならず光学的および電子機械的デバイスにも、またある種の「システムインパッケージ」にも有用である。
図１５は本発明の１実施形態によるこの種の組立体１５０の図解的断面図である。組立体１５０は多重レベル電子モジュール１５２，１５４，１５６の積み重ねからなる。これらモジュールは一般的に以前の図に示されたものと類似の内部導電性接点およびトレースを有する。モジュール１５２，１５４，１５６は上方および／または下方表面上のそれぞれの接点パッド１５８により互いに接続され、接点パッドはそれぞれのモジュール内のトレースに接続し、それによりモジュール間の電気的通信を提供する。
モジュール１５２，１５４，１５６はそれぞれ空洞１６０，１６２，１６４を含む。この実施形態ではモジュールは積み重ねられ、モジュール１５２の基板の下面（空洞１６０の反対側）はモジュール１５４の空洞１６２を覆いそして囲い込み、一方モジュール１５４の基板の下面はモジュール１５６の空洞１６４を覆いそして囲い込む。
図１６は本発明のもう１つ実施形態による、多重の多重レベル電子モジュール１７４からなる組立体１７０の図解的側面図である。この実施形態では、それぞれのモジュール１７４はそれぞれ空洞１７６を有し、そして空洞を取り囲むモジュール基板の表面に直角なモジュールの側面に接点パッド１７８を有する。モジュール１７４はこのように絶縁ベース１７２の上面の上に並べて搭載される。ベース１７２それ自体が接点パッド３８の手段によりＰＣＢまたは他の基板に搭載されてもよい。この構成は高い部品密度の多重モジュール組立体を形成するのに特に有用である。
図１７は本発明の代替的実施形態による、多重の多重レベル電子モジュール１８２，１８４，１８６からなる組立体１８０の図解的側面図である。それぞれのモジュール１８２，１８４，１８６はそれぞれの空洞を取り囲むモジュール基板の表面に直角な、モジュールの側面に接点パッド１７８により、少なくとも１つの他のモジュールに接合されている。この設定はモジュール１８２と１８４が１つの方向に接合されることを可能にし、それによりそれぞれの空洞が互いに平行に開口する。一方モジュール１８２の上面の接点パッドは、モジュール１８６が、図に示すように、その空洞がモジュール１８２と１８４の空洞の開口方向と直交する方向に開口することを可能にする。
モジュールの相互接合のための接点パッド配置のこの柔軟性は、組立体が多種多様な形状および構成で形成されることを可能にする。
例えば図１８は本発明の代替的実施形態による、多重の多重レベル電子モジュール１９２，１９４，１９６からなる組立体１９０の図解的側面図である。この場合、モジュール１９６は、モジュール１９６の側面とそれぞれモジュール１９２と１９４のそれぞれトップ面と底面にある接点パッド１７８を使用して、モジュール１９２と１９４の間に垂直に搭載される。この配置はモジュールにより囲まれた中央空洞１９８を画定する。
図１９は本発明のさらに別の実施形態による、多重の多重レベル電子モジュール２０２，２０４からなる組立体２００の図解的側面図である。この場合、モジュール２０２，２０４は、モジュール２０２の空洞がモジュール２０４の対応する空洞に面するように積み重ねられる。部品２０６はモジュール２０２，２０４のそれぞれの空洞の上をまたいで搭載され、一方部品２０８は内部空洞内に搭載される。モジュールはそれぞれの上面にある接点パッドにより接合される。したがってこの実施形態では上述のタイプの単一のモジュール設計を使用して、組立体が搭載されるＰＣＢ上の面積に対しておよそ２倍の部品密度を達成できる。
図２０は本発明のさらなる実施形態による、多重の多重レベル電子モジュール２１２，２１４からなる組立体２１０の図解的側面図である。モジュール２１２は上方および下方空洞を持つ図１４Ｃに似たタイプである。モジュール２１４はモジュール２０（図１）に似た形状を持ち、接点パッド２１６によりモジュール２１２の側面に直角構成で接合する。
上記の実施形態は事例として引用され、本発明は上記で特に示されそして記載されたものに限定されない。むしろ、本発明の範囲は、本明細書を読んだ当業者に想起される、従来技術にない、上記に記載された種々の特徴の組み合わせおよび準組み合わせの両方を含み、またその変化形および修正形を含む、ことを理解されたい。

Claims (58)

  1. 電子モジュールであって、
    空洞を内包する絶縁材料からなる基板と；
    前記空洞内に搭載された少なくとも１つの第１の電子部品と接触するように構成された前記空洞内の第１の導電性接点と；
    前記空洞の上をまたいで搭載される少なくとも１つの第２の電子部品に接触するように構成される、前記空洞を取り囲む前記基板の表面上の第２の導電性接点と；そして
    前記第１と第２の導電性接点と電気通信する前記基板内の導電性トレースと；
    を有することを特徴とする、モジュール。
  2. 前記導電性接点は、物理的および電気的に前記電子部品の下面上の第２の接点パッドに接触するように構成される、前記基板上の第１の接点パッドを有する、ことを特徴とする請求項１に記載のモジュール。
  3. 前記第２の電子部品は、集積回路チップおよびインターポーザからなる部品のグループから選択される、ことを特徴とする請求項１または２に記載のモジュール。
  4. 前記少なくとも１つの第１の電子部品は、さらなる集積回路チップおよびディスクリート部品からなるさらなる部品のグループから選択される、ことを特徴とする請求項３に記載のモジュール。
  5. 前記導電性トレースは、前記空洞を取り囲む前記基板の表面に直角な方向に前記基板を貫通するビアを有する、ことを特徴とする請求項１−４のいずれかに記載のモジュール。
  6. 前記ビアは事前設定された格子の上にレイアウトされる、ことを特徴とする請求項５に記載のモジュール。
  7. 前記ビアはそれぞれの前記接点に対して事前に設定された１組の角度で配置される、ことを特徴とする請求項５に記載のモジュール。
  8. 少なくとも１つの前記ビアは前記第１の導電性接点と前記第２の導電性接点とを接続するように構成される、ことを特徴とする請求項５に記載のモジュール。
  9. 前記基板の外部表面上にプリント回路基板に接触するための複数の接点パッドを有し、ここにおいて少なくとも１つの前記ビアは、前記導電性接点の１つと前記外部表面上の前記接点パッドの１つとを接続するように構成される、ことを特徴とする請求項５に記載のモジュール。
  10. 前記導電性トレースは、前記空洞を取り囲む前記基板の表面に平行な１つまたはそれ以上の平面に配置される導電線を有する、ことを特徴とする請求項１−９のいずれかに記載のモジュール。
  11. 前記導電線は均一でない厚みを有する、ことを特徴とする請求項１０に記載のモジュール。
  12. 前記空洞を取り囲む前記基板の表面に直角な前記基板の側面に複数の接点パッドを有し、ここにおいて少なくとも１つの前記導電線は、前記導電性接点の１つと前記基板の側面の前記接点パッドの１つとを接続するように構成される、ことを特徴とする請求項１０に記載のモジュール。
  13. 前記導電線は少なくとも、前記空洞の内部表面により画定される第１の平面に配置される第１の線と、前記空洞を取り囲む前記基板の前記表面を含む第２の平面に配置される第２の線と、を有することを特徴とする請求項１０に記載のモジュール。
  14. 前記基板の外部表面の中または上に埋め込まれた１つまたはそれ以上のディスクリート電子部品を有する、ことを特徴とする請求項１−１３のいずれかに記載のモジュール。
  15. 前記ディスクリート電子部品は前記部品または前記モジュール全体が事前設定の動作特性に適合するように構成されそしてトリミングされる、ことを特徴とする請求項１４に記載のモジュール。
  16. 前記基板の外部表面の中または上に埋め込まれた前記部品は、抵抗、フラットコンデンサ、櫛歯型コンデンサ、インダクタ、および他のトリミング可能な部品からなる部品グループから選択される、ことを特徴とする請求項１４に記載のモジュール。
  17. 前記第１の導電性接点が配置される前記空洞は内部空洞であり、ここにおいて、前記第２導電性接点が配置される、前記内部空洞を取り囲む前記基板の表面は内部表面であり、ここにおいて、
    前記基板は、前記少なくとも１つの第２の電子部品を含み、そして前記基板の外部表面に取り囲まれるように構成される外部空洞を有し、前記外部表面の上に第３の導電性接点が配置され、前記第３の導電性接点は前記外部空洞の上をまたいで搭載される少なくとも１つの第３の電子部品と接触するように構成される、
    ことを特徴とする請求項１−１６のいずれかに記載のモジュール。
  18. 前記空洞は前記基板の第１の側に形成され、そして前記基板は、前記基板の前記第１の側とは反対側の第２の側の上に１つまたはそれ以上の第３の電子部品を搭載するように構成される、ことを特徴とする請求項１−１７のいずれかに記載のモジュール。
  19. 前記基板の前記第１の側に形成された空洞は第１の空洞であり、そして第２の空洞は、前記基板の第２の側に形成され、前記第２の空洞内に搭載される少なくとも１つの前記第３の電子部品を含むように構成される、ことを特徴とする請求項１８に記載のモジュール。
  20. 前記基板の前記第２の側は、少なくとも別の１つの前記第３の電子部品が前記第２の空洞の上をまたいで搭載されるように構成される、ことを特徴とする請求項１９に記載のモジュール。
  21. 電気的および機械的に結合した少なくとも第１と第２のモジュールを含む電子組立体であって、それぞれの前記モジュールは：
    空洞を内包する絶縁材料からなる基板と；
    前記空洞内に搭載された少なくとも１つの第１の電子部品と接触するように構成された前記空洞内の第１の導電性接点と；
    前記空洞の上をまたいで搭載される少なくとも１つの第２の電子部品に接触するように構成される、前記空洞を取り囲む前記基板の表面上の第２の導電性接点と；そして
    前記第１と第２の導電性接点と電気通信する前記基板内の導電性トレースと；
    を有する、ことを特徴とする組立体。
  22. 少なくとも前記第１と第２のモジュールは前記モジュールの外部表面にそれぞれ接点パッドを有し、前記接点パッドは、前記導電性トレースと接続しそして少なくとも前記第１と第２のモジュール間の電気通信を提供するため前記組立体内で結合されている、ことを特徴とする請求項２１に記載の組立体。
  23. 少なくとも前記第１のモジュールは前記組立体内で前記第２のモジュールの上に積み重ねられている、ことを特徴とする請求項２１または２２に記載の組立体。
  24. 前記第１のモジュールは、前記第１のモジュール内の前記空洞とは反対側の、前記第１のモジュールの基板の下面が、前記第２のモジュール内に形成された前記空洞の上をまたぎそして塞ぐように積み重ねられる、ことを特徴とする請求項２３に記載の組立体。
  25. 前記第１のモジュールは、前記第１のモジュール内の前記空洞が前記第２のモジュール内に形成された前記空洞に対面するように積み重ねられる、ことを特徴とする請求項２３に記載の組立体。
  26. 前記第１のモジュールは、前記第１のモジュール内の前記空洞を取り囲む前記第１のモジュールの前記基板の前記表面に直角な、前記第１のモジュールの側面上の接点パッドにより、前記第２のモジュールに接続される、ことを特徴とする請求項２３に記載の組立体。
  27. 前記第１のモジュール内の前記空洞と前記第２のモジュール内の前記空洞が相互に平行なそれぞれの向きに開口するように、前記第１のモジュールが配向する、ことを特徴とする請求項２６に記載の組立体。
  28. 前記第１のモジュール内の前記空洞と前記第２のモジュール内の前記空洞が相互に直角なそれぞれの向きに開口するように、前記第１のモジュールが配向する、ことを特徴とする請求項２６に記載の組立体。
  29. 絶縁性ベースを有し、ここにおいて少なくとも前記第１と第２のモジュールが前記絶縁ベースの表面上に並んで搭載され、前記第１のモジュール内の前記空洞と前記第２のモジュール内の前記空洞が前記表面に直角な向きに開口する、ことを特徴とする請求項２１または２２に記載の組立体。
  30. 電子モジュールを作成する方法であって、
    空洞を内包する絶縁材料からなる基板であって、前記空洞内の第１の導電性接点と、前記空洞を取り囲む前記基板の表面上の第２の導電性接点と、そして前記第１と第２の導電性接点と電気的に通信する前記基板内の導電性トレースと、を有する基板を提供するステップと；
    少なくとも１つの第１の電子部品を前記第１の導電性接点と接触して前記空洞内に搭載するステップと；そして
    少なくとも１つの第２の電子部品を、前記空洞の上をまたいで前記空洞を取り囲む前記基板の前記表面上に前記第２の導電性接点と接触して搭載するステップと；
    を有することを特徴とする方法。
  31. 前記基板を提供するステップは、前記基板上に第１の接点パッドを形成するステップを有し、前記第１の接点パッドは物理的および電気的に前記電子部品の下面上の第２の接点パッドに接触するように構成される、ことを特徴とする請求項３０に記載の方法。
  32. 前記第２の電子部品は、集積回路チップおよびインターポーザからなる部品のグループから選択される、ことを特徴とする請求項３０または３１に記載の方法。
  33. 前記少なくとも１つの第１の電子部品はさらなる集積回路チップおよびディスクリート部品からなるさらなる部品のグループから選択される、ことを特徴とする請求項３２に記載の方法。
  34. 前記導電性トレースは、前記空洞を取り囲む前記基板の表面に直角な方向に前記基板を貫通するビアを有する、ことを特徴とする請求項３０−３３のいずれかに記載の方法。
  35. 前記ビアは事前設定された格子の上にレイアウトされる、ことを特徴とする請求項３４に記載の方法。
  36. 前記ビアはそれぞれの前記接点に対して１組の事前に設定された角度で配置される、ことを特徴とする請求項３４に記載の方法。
  37. 少なくとも１つの前記ビアは前記第１の導電性接点と前記第２の導電性接点とを接続するように構成される、ことを特徴とする請求項３４に記載の方法。
  38. 前記基板を提供するステップは、前記基板の外部表面上にプリント回路基板に接触するための複数の接点パッドを形成するステップを有し、ここにおいて少なくとも１つの前記ビアは、前記導電性接点の１つと前記外部表面上の前記接点パッドの１つとを接続するように構成される、ことを特徴とする請求項３４に記載の方法。
  39. 前記導電性トレースは、前記空洞を取り囲む前記基板の表面に平行な１つまたはそれ以上の平面に配置される導電線を有する、ことを特徴とする請求項３０−３８のいずれかに記載の方法。
  40. 前記導電線は均一でない厚みを有する、ことを特徴とする請求項３９に記載の方法。
  41. 前記基板を提供するステップは、前記空洞を取り囲む前記基板の表面に直角な前記基板の側面に複数の接点パッドを形成するステップを有し、ここにおいて少なくとも１つの前記導電線は、前記導電性接点の１つと前記基板の側面上の前記接点パッドの１つとを接続するように構成される、ことを特徴とする請求項３９に記載の方法。
  42. 前記導電線は少なくとも、前記空洞の内部表面により画定される第１の平面に配置される第１の線と、前記空洞を取り囲む前記基板の前記表面を含む第２の平面に配置される第２の線と、を有することを特徴とする請求項３９に記載の方法。
  43. 前記基板を提供するステップは、前記基板の外部表面の中または上に１つまたはそれ以上のディスクリート電子部品を埋め込むステップを有する、ことを特徴とする請求項３０−４２のいずれかに記載の方法。
  44. 前記１つまたはそれ以上のディスクリート電子部品を埋め込むステップは、前記部品または前記モジュール全体が事前設定の動作特性に適合するように前記埋め込まれた部品の少なくとも１つをトリミングするステップを有する、ことを特徴とする請求項４３に記載の方法。
  45. 前記基板の外部表面の中または上に埋め込まれた前記部品は、抵抗、フラットコンデンサ、櫛歯型コンデンサ、インダクタ、および他のトリミング可能な部品からなる部品グループから選択される、ことを特徴とする請求項４３に記載の方法。
  46. 前記第１の導電性接点が配置される前記空洞は内部空洞であり、ここにおいて、前記第２導電性接点が配置される、前記内部空洞を取り囲む前記基板の前記表面は内部表面であり、ここにおいて、
    前記基板を提供するステップは、前記少なくとも１つの第２の電子部品を含み、そして前記基板の外部表面に取り囲まれるように構成される外部空洞を形成するステップを有し、前記外部表面の上に第３の導電性接点が配置され、前記第３の導電性接点は前記外部空洞の上をまたいで搭載される少なくとも１つの第３の電子部品と接触するように構成される、
    ことを特徴とする請求項３０−４５のいずれかに記載の方法。
  47. 前記空洞は前記基板の第１の側に形成され、そして前記方法は、前記基板の前記第１の側とは反対側の第２の側の上に１つまたはそれ以上の第３の電子部品を搭載するステップを有する、ことを特徴とする請求項３０−４６のいずれかに記載の方法。
  48. 前記基板の前記第１の側に形成された空洞は第１の空洞であり、そして前記基板を提供するステップは、少なくとも１つの前記第３の電子部品を含むように構成される第２の空洞を前記基板の第２の側に形成するステップを有し、ここに前記第３の電子部品は前記第２の空洞内に搭載されることを特徴とする請求項４７に記載の方法。
  49. 前記１つまたはそれ以上の第３の電子部品を搭載するステップは、少なくとも１つの別の前記第３の電子部品を前記第２の空洞の上をまたいで搭載するステップを有する、ことを特徴とする請求項４８に記載の方法。
  50. 電子組立体を作成する方法であって、請求項３０−４９のいずれかの方法に従って作成された、少なくとも第１と第２のモジュールを電気的および機械的に結合させるステップを有する、ことを特徴とする方法。
  51. 前記少なくとも第１と第２のモジュールを結合させるステップは、前記モジュールの外部表面上のそれぞれの接点パッドを使用して少なくとも前記第１と第２のモジュールを結合させるステップを有し、前記接点パッドは、前記導電性トレースと接続し、そして少なくとも前記第１と第２のモジュール間の電気通信を提供するため前記組立体内で結合されている、ことを特徴とする請求項５０に記載の方法。
  52. 前記少なくとも前記第１と第２のモジュールを結合させるステップは、少なくとも前記第１のモジュールを前記組立体内の前記第２のモジュールの上に積み重ねるステップを有する、ことを特徴とする請求項５０または５１に記載の方法。
  53. 前記第１のモジュールは、前記第１のモジュール内の前記空洞と反対側の、前記第１のモジュールの基板の下面が、前記第２のモジュール内に形成された前記空洞の上をまたぎそしてふさぐように積み重ねられる、ことを特徴とする請求項５２に記載の方法。
  54. 前記第１のモジュールは、前記第１のモジュール内の空洞が前記第２のモジュール内に形成された空洞に対面するように積み重ねられる、ことを特徴とする請求項５２に記載の方法。
  55. 前記少なくとも前記第１のモジュールを前記第２のモジュールの上に積み重ねるステップは、前記第１のモジュール内の前記空洞を取り囲む前記第１のモジュールの基板の表面に直角な、前記第１のモジュールの側面の上の接点パッドにより、前記第１のモジュールを前記第２のモジュールに接続するステップを有する、ことを特徴とする請求項５２に記載の方法。
  56. 前記第１のモジュール内の前記空洞と前記第２のモジュール内の前記空洞が相互に平行なそれぞれの向きに開口するように、前記第１のモジュールが配向する、ことを特徴とする請求項５５に記載の方法。
  57. 前記第１のモジュール内の前記空洞と前記第２のモジュール内の前記空洞が相互に直角なそれぞれの向きに開口するように、前記第１のモジュールが配向する、ことを特徴とする請求項５５に記載の方法。
  58. 前記少なくとも第１と第２のモジュールを結合させるステップは、少なくとも前記第１と第２のモジュールを前記絶縁ベースの表面上に並んで搭載するステップを有し、一方で前記第１のモジュール内の前記空洞と前記第２のモジュール内の前記空洞は前記表面に直角な向きに開口する、ことを特徴とする請求項５０または５１に記載の方法。
JP2015512167A 2012-05-17 2013-05-09 電子集積のための３次元モジュール Pending JP2015516693A (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201261648098P 2012-05-17 2012-05-17
US61/648,098 2012-05-17
US201261654888P 2012-06-03 2012-06-03
US61/654,888 2012-06-03
US201261670616P 2012-07-12 2012-07-12
US61/670,616 2012-07-12
PCT/IB2013/053749 WO2013171636A1 (en) 2012-05-17 2013-05-09 Three-dimensional modules for electronic integration

Publications (2)

Publication Number Publication Date
JP2015516693A true JP2015516693A (ja) 2015-06-11
JP2015516693A5 JP2015516693A5 (ja) 2016-05-19

Family

ID=49583222

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015512167A Pending JP2015516693A (ja) 2012-05-17 2013-05-09 電子集積のための３次元モジュール

Country Status (6)

Country Link
US (2) US20150131248A1 (ja)
EP (1) EP2850649A4 (ja)
JP (1) JP2015516693A (ja)
CN (1) CN104285278A (ja)
TW (1) TW201411800A (ja)
WO (1) WO2013171636A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018123414A1 (ja) * 2016-12-28 2018-07-05 株式会社村田製作所 インターポーザ基板、回路モジュール、インターポーザ基板の製造方法
JP2019509631A (ja) * 2016-02-24 2019-04-04 マジック リープ， インコーポレイテッドＭａｇｉｃ Ｌｅａｐ，Ｉｎｃ． 光エミッタのための薄型相互接続子

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9155198B2 (en) 2012-05-17 2015-10-06 Eagantu Ltd. Electronic module allowing fine tuning after assembly
US9156680B2 (en) * 2012-10-26 2015-10-13 Analog Devices, Inc. Packages and methods for packaging
DE102013219833B4 (de) * 2013-09-30 2020-02-13 Infineon Technologies Ag Halbleitermodul mit leiterplatte und vefahren zur hertellung eines halbleitermoduls mit einer leiterplatte
JP6320231B2 (ja) * 2014-08-04 2018-05-09 株式会社ワコム 位置指示器及びその製造方法
WO2016051533A1 (ja) * 2014-09-30 2016-04-07 富士機械製造株式会社 部品実装装置
US9516756B2 (en) * 2014-12-25 2016-12-06 Ezek Lab Company Limited Circuit module system
US20160197417A1 (en) * 2015-01-02 2016-07-07 Voxel8, Inc. Electrical communication with 3d-printed objects
US10406801B2 (en) 2015-08-21 2019-09-10 Voxel8, Inc. Calibration and alignment of 3D printing deposition heads
US20180315911A1 (en) * 2015-10-23 2018-11-01 Heptagon Micro Optics Pte. Ltd. Electrical-Contact Assemblies
WO2017160282A1 (en) 2016-03-15 2017-09-21 Intel Corporation Parasitic-aware integrated substrate balanced filter and apparatus to achieve transmission zeros
DE112016006610T5 (de) * 2016-03-15 2018-12-13 Intel Corporation Integriertes Substratkommunikations-Frontend
US20170283247A1 (en) * 2016-04-04 2017-10-05 Infineon Technologies Ag Semiconductor device including a mems die
US20170325327A1 (en) * 2016-04-07 2017-11-09 Massachusetts Institute Of Technology Printed circuit board for high power components
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
TWI612861B (zh) * 2016-09-02 2018-01-21 先豐通訊股份有限公司 晶片埋入式電路板結構及其製造方法
CN108962846B (zh) * 2018-07-27 2020-10-16 北京新雷能科技股份有限公司 一种厚膜混合集成电路的封装结构及其制作方法
CN110943050B (zh) * 2018-09-21 2023-08-15 中兴通讯股份有限公司 一种封装结构及堆叠式封装结构
US11540395B2 (en) * 2018-10-17 2022-12-27 Intel Corporation Stacked-component placement in multiple-damascene printed wiring boards for semiconductor package substrates
CN109887886A (zh) * 2019-04-10 2019-06-14 中国电子科技集团公司第十三研究所 信号连接用三维垂直互联结构及方法
US11587839B2 (en) 2019-06-27 2023-02-21 Analog Devices, Inc. Device with chemical reaction chamber
CN111785691B (zh) * 2020-05-13 2022-03-11 中国电子科技集团公司第五十五研究所 一种射频微系统三维封装外壳结构以及制作方法
JP2023132708A (ja) * 2022-03-11 2023-09-22 キオクシア株式会社 配線基板および半導体装置
CN115831880A (zh) * 2023-02-13 2023-03-21 成都华兴大地科技有限公司 新型芯片集成封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02501873A (ja) * 1987-01-05 1990-06-21 アーヴィン・センサーズ・コーポレーション 高密度電子パッケージ及びその製造方法
JP2005079408A (ja) * 2003-09-01 2005-03-24 Olympus Corp 小型高密度実装モジュール及びその製造方法
JP2005353925A (ja) * 2004-06-14 2005-12-22 Idea System Kk 多層配線基板および電子装置用基板
JP2007201286A (ja) * 2006-01-27 2007-08-09 Kyocera Corp 表面実装モジュールの製造方法および表面実装モジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2792473B2 (ja) * 1995-07-06 1998-09-03 日本電気株式会社 マルチチップモジュール
KR100206893B1 (ko) * 1996-03-11 1999-07-01 구본준 반도체 패키지 및 그 제조방법
FR2756133B1 (fr) 1996-11-21 1999-06-11 Alsthom Cge Alcatel Assemblage de modules electroniques multi-niveaux
FR2785450B1 (fr) * 1998-10-30 2003-07-04 Thomson Csf Module de composants superposes dans un meme boitier
JP2002076252A (ja) * 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
US7116557B1 (en) 2003-05-23 2006-10-03 Sti Electronics, Inc. Imbedded component integrated circuit assembly and method of making same
US7339278B2 (en) 2005-09-29 2008-03-04 United Test And Assembly Center Ltd. Cavity chip package
KR20070101579A (ko) 2006-04-11 2007-10-17 엘지이노텍 주식회사 모듈 대 모듈 연결구조를 갖는 패키지 시스템
US9337116B2 (en) 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02501873A (ja) * 1987-01-05 1990-06-21 アーヴィン・センサーズ・コーポレーション 高密度電子パッケージ及びその製造方法
JP2005079408A (ja) * 2003-09-01 2005-03-24 Olympus Corp 小型高密度実装モジュール及びその製造方法
JP2005353925A (ja) * 2004-06-14 2005-12-22 Idea System Kk 多層配線基板および電子装置用基板
JP2007201286A (ja) * 2006-01-27 2007-08-09 Kyocera Corp 表面実装モジュールの製造方法および表面実装モジュール

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019509631A (ja) * 2016-02-24 2019-04-04 マジック リープ， インコーポレイテッドＭａｇｉｃ Ｌｅａｐ，Ｉｎｃ． 光エミッタのための薄型相互接続子
JP6991981B2 (ja) 2016-02-24 2022-01-13 マジック リープ， インコーポレイテッド 光エミッタのための薄型相互接続子
US11264548B2 (en) 2016-02-24 2022-03-01 Magic Leap, Inc. Low profile interconnect for light emitter
US11811011B2 (en) 2016-02-24 2023-11-07 Magic Leap, Inc. Low profile interconnect for light emitter
WO2018123414A1 (ja) * 2016-12-28 2018-07-05 株式会社村田製作所 インターポーザ基板、回路モジュール、インターポーザ基板の製造方法
JPWO2018123414A1 (ja) * 2016-12-28 2019-07-18 株式会社村田製作所 インターポーザ基板、回路モジュール
US11032904B2 (en) 2016-12-28 2021-06-08 Murata Manufacturing Co., Ltd. Interposer substrate and circuit module

Also Published As

Publication number Publication date
TW201411800A (zh) 2014-03-16
WO2013171636A1 (en) 2013-11-21
US20140218883A1 (en) 2014-08-07
CN104285278A (zh) 2015-01-14
WO2013171636A9 (en) 2014-01-30
EP2850649A4 (en) 2015-12-23
EP2850649A1 (en) 2015-03-25
US20150131248A1 (en) 2015-05-14

Similar Documents

Publication Publication Date Title
JP2015516693A (ja) 電子集積のための３次元モジュール
KR100821374B1 (ko) 반도체 패키지
US10854575B2 (en) Three-dimensional (3D) package structure having an epoxy molding compound layer between a discrete inductor and an encapsulating connecting structure
EP2894950B1 (en) Embedded heat slug to enhance substrate thermal conductivity
US5943213A (en) Three-dimensional electronic module
JP2909704B2 (ja) 誘電体テープから形成されたディスクリートなチップキャリアを有する垂直なｉｃチップ積層体
US8064213B2 (en) Module with a built-in component, and electronic device with the same
JP5970564B2 (ja) 三次元的な、複数の受動部品による構造
KR20180011481A (ko) 임베딩된 트레이스 인터커넥트들을 갖는 라미네이팅된 인터포저들 및 패키지들
CN101587847B (zh) 利用pcb基板进行垂直互连的多芯片组件封装方法
KR101145041B1 (ko) 반도체칩 패키지, 반도체 모듈 및 그 제조 방법
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
US8791501B1 (en) Integrated passive device structure and method
US11257765B2 (en) Chip package structure including connecting posts and chip package method
CN113178440A (zh) 一种陶瓷基双面rdl 3d封装方法及结构
CN100472780C (zh) 电子零部件及其制造方法
US9155198B2 (en) Electronic module allowing fine tuning after assembly
JP2005244211A (ja) 部品内蔵モジュールおよび部品内蔵モジュールを備えた電子機器
KR101394964B1 (ko) 반도체 패키지 및 그 제조 방법
CN111312703A (zh) 三维立体混合集成电路封装结构及装配方法
US8324727B2 (en) Low profile discrete electronic components and applications of same
CN115527975A (zh) 一种芯片封装结构及芯片封装方法
EP2061289A1 (en) Interconnection of embedded passive components and substrates
KR100913722B1 (ko) 멀티 칩 패키지 및 그 제조방법
WO2023070488A1 (zh) 一种封装结构、封装方法以及功率放大器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160324

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160324

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170802