CN115527975A - 一种芯片封装结构及芯片封装方法 - Google Patents

一种芯片封装结构及芯片封装方法 Download PDF

Info

Publication number
CN115527975A
CN115527975A CN202211238271.1A CN202211238271A CN115527975A CN 115527975 A CN115527975 A CN 115527975A CN 202211238271 A CN202211238271 A CN 202211238271A CN 115527975 A CN115527975 A CN 115527975A
Authority
CN
China
Prior art keywords
chip
substrate
interposer
layer
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211238271.1A
Other languages
English (en)
Inventor
缪富军
郝沁汾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd
Wuxi Core Optical Interconnect Technology Research Institute Co ltd
Original Assignee
Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd
Wuxi Core Optical Interconnect Technology Research Institute Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd, Wuxi Core Optical Interconnect Technology Research Institute Co ltd filed Critical Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd
Priority to CN202211238271.1A priority Critical patent/CN115527975A/zh
Publication of CN115527975A publication Critical patent/CN115527975A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种芯片封装结构及芯片封装方法，芯片封装结构包括第一基板、第一类芯片、第一中介层、至少一层芯片包封层和外接引脚；第一基板包括容纳槽和多个第一导电通孔；第一类芯片位于容纳槽内；第一中介层位于第一基板的一侧；第一中介层包括重布线层，重布线层中与第一基板接触的第一介质层具有填充容纳槽的部分；芯片包封层位于第一中介层远离第一基板的一侧；芯片包封层包括塑封料和第二类芯片；第一类芯片、第二类芯片均与第一中介层电连接，第一中介层与第一导电通孔电连接；外接引脚位于第一基板远离第一中介层的一侧，且与第一导电通孔电连接。本方案可以降低产品成本，降低损失，改善芯片散热问题，提高芯片布局的灵活性。

Description

一种芯片封装结构及芯片封装方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片封装结构及芯片封装方法。
背景技术
芯片封装简单来说就是安装集成电路裸芯片(die)的外壳，起到安放、固定、密封、保护和增强电热性能的作用，对裸芯片封装后即可得到最终的芯片(chip)。芯片封装是沟通裸芯片内部世界与外部电路的桥梁，裸芯片的接点(焊盘)连接至封装外壳的引脚上，如此，引脚可通过印制板上的导线与其他器件建立连接。
现有的晶圆级芯片封装技术中，通过形成中介层，例如重布线层(redistributionlayer，RDL)，对连接裸芯片焊盘和封装外壳引脚的电子线路进行重新布局，以使最终芯片的引脚区(焊盘区)满足对焊料球最小间距的要求。
按照先贴装裸芯片还是先加工重布线层，可将封装流程分为Die First和RDLFirst两种方案。但两种方案各有不足：Die First方案中，由于先贴装裸芯片，再加工重布线层，使得一旦重布线层出现不良，则裸芯片无法再使用，造成芯片的损失，尤其裸芯片的数量越多，此弊端越严重；RDL First方案中，由于先加工形成重布线层，因此，在贴装裸芯片时需要先在裸芯片的焊盘上加工金属凸点(bump)，导致成本增加；另外，这两种方案中，裸芯片均布局于最终的芯片封装体的同一侧，导致芯片贴装方式不灵活，而且，裸芯片与引脚之间均间隔有重布线层的介质层，不利于散热。
发明内容
本发明提供了一种芯片封装结构及芯片封装方法，以降低产品成本，降低因重布线层的良率问题引起的损失，改善芯片散热问题，提高芯片布局的灵活性。
一方面，本发明提供了一种芯片封装结构，包括：
第一基板；第一基板包括若干容纳槽和多个第一导电通孔；
若干第一类芯片；第一类芯片位于容纳槽内；
第一中介层，位于第一基板的一侧；第一中介层包括重布线层，重布线层包括第一介质层，第一介质层与第一基板接触，且具有填充容纳槽的部分；
至少一层芯片包封层，位于第一中介层远离第一基板的一侧；芯片包封层包括塑封料和若干第二类芯片；第一类芯片、第二类芯片均与第一中介层电连接，第一中介层与第一导电通孔电连接；
外接引脚，位于第一基板远离第一中介层的一侧，且与第一导电通孔电连接。
可选地，第一类芯片包括第一焊盘，第一焊盘位于第一类芯片靠近第一中介层的一侧。
可选地，芯片封装结构包括至少两层芯片包封层，相邻两层芯片包封层之间设置有第二中介层，第二中介层包括硅转接板和/或重布线层，任一芯片包封层中的第二类芯片通过倒贴装、引线键合或表面贴装的方式，与该芯片包封层靠近第一基板一侧的第一中介层或第二中介层电连接。
可选地，除最远离第一基板的芯片包封层以外，其余芯片包封层的塑封料上设置有第二导电通孔，相邻的第一中介层和第二中介层，或者相邻两个第二中介层，通过第二导电通孔电连接。
可选地，容纳槽贯穿第一基板。
可选地，芯片封装结构还包括第二基板；第二基板位于第一基板远离第一中介层的一侧；
第二基板包括多个第三导电通孔，第三导电通孔与第一导电通孔一一对应设置；外接引脚位于第二基板远离第一基板的一侧，且与第三导电通孔电连接。
可选地，第一基板和第二基板之间通过导电胶粘结；
导电胶在第二基板上的正投影与第一导电通孔在第二基板上的正投影不交叠。
可选地，第一类芯片的功率大于第二类芯片的功率。
另一方面，本发明还提供了一种芯片封装方法，包括：
提供第一基板，并在第一基板上形成若干容纳槽和多个第一导电通孔；
在容纳槽内贴装第一类芯片；
在第一基板的一侧形成第一中介层；第一中介层包括重布线层，重布线层包括第一介质层，第一介质层与第一基板接触，且具有填充容纳槽的部分；
在第一中介层远离第一基板的一侧形成至少一层芯片包封层；芯片包封层包括塑封料和若干第二类芯片；第一类芯片、第二类芯片均与第一中介层电连接，第一中介层与第一导电通孔电连接；
在第一基板远离第一中介层的一侧形成外接引脚；外接引脚与第一导电通孔电连接。
可选地，芯片封装结构包括至少两层芯片包封层，相邻两层芯片包封层之间设置有第二中介层；
第二中介层在片外形成，并贴装至相邻两层芯片包封层中靠近第一基板一侧的芯片包封层上。
本发明实施例提供的芯片封装结构，通过设置第一类芯片和第二类芯片分别位于第一中介层的两侧，并在第一基板上设置容纳槽和第一导电通孔，使第一类芯片位于容纳槽内，使第一中介层分别与第一类芯片、第二类芯片和第一导电通孔电连接，并使第一导电通孔与外接引脚电连接，实现将第一类芯片和第二类芯片的焊盘引出至外接引脚，由于第一类芯片和第二类芯片分别位于第一中介层的两侧，一方面使得第一中介层在贴装第一类芯片后形成，如此，可以避免所有芯片均需要提前加工金属凸点，从而可以在一定程度上降低成本；另一方面使得第二类芯片在形成第一中介层后进行贴装，如此，即使第一中介层出现不良，也可以降低一部分芯片的损失；再一方面还可使内部芯片的布局更加灵活；另外，由于第一类芯片位于容纳槽内，距离芯片封装体的外表面较近，从而可以改善第一类芯片的散热问题。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的一种封装流程示意图；
图2是现有的另一种封装流程示意图；
图3是本发明实施例提供的一种芯片封装结构的结构示意图；
图4是本发明实施例提供的另一种芯片封装结构的结构示意图；
图5是本发明实施例提供的另一种芯片封装结构的结构示意图；
图6是本发明实施例提供的另一种芯片封装结构的结构示意图；
图7是本发明实施例提供的一种芯片封装方法的流程示意图；
图8-图21是本发明实施例提供的一种芯片封装方法的具体流程图；
图22和图23是本发明实施例提供的另一种芯片封装方法的部分流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
图1是现有的一种封装流程示意图，该封装流程对应die first方案。如图1所示，die first方案中，先在前基板01上贴装裸芯片02，并用塑封料03对其进行包封；再在裸芯片02远离前基板01的一侧贴装后基板04；接着移除前基板01；然后在裸芯片02的焊盘一侧(即远离后基板04的一侧)制备重布线层05，使裸芯片02的焊盘与重布线层05中的金属线路电连接；接着在重布线层05远离裸芯片02的一侧形成外接引脚(植球)06；最后进行切割并移除后基板04等流程，得到最终的芯片封装体。由此可见，在此方案中，一旦重布线层05出现不良，将导致裸芯片02无法重复使用，造成较大的损失。而且，芯片封装体中的裸芯片数量越多，重布线层中的金属线路越复杂，越容易出现不良，损失越大。
图2是现有的另一种封装流程示意图，该封装流程对应RDL first方案。如图2所示，RDL first方案中，先在前基板011上制备重布线层012；再将提前加工有金属凸点0130的裸芯片013贴装至重布线层012上，通过回流焊等工艺将裸芯片013与重布线层012中的金属线路电连接；然后用塑封料014对裸芯片013进行包封；接着贴装后基板015；移除前基板011；在重布线层012远离裸芯片013的一侧形成外接引脚016；最后进行切割并移除后基板015等流程，得到最终的芯片封装体。此方案中，由于裸芯片013需要提前加工金属凸点0130，导致成本增加。
另外，结合图1和图2所示，无论是die first方案还是RDL first方案，最终的芯片封装体中，裸芯片均位于封装体的上方，布局不灵活。另外，裸芯片与外接引脚之间均间隔有重布线层中的介质层，不利于芯片散热。
为解决上述问题，本发明实施例提供了一种芯片封装结构，包括第一基板、若干第一类芯片、第一中介层、至少一层芯片包封层和外接引脚；第一基板包括若干容纳槽和多个第一导电通孔；第一类芯片位于容纳槽内；第一中介层位于第一基板的一侧；第一中介层包括重布线层，该重布线层包括第一介质层，第一介质层与第一基板接触，且具有填充容纳槽的部分；芯片包封层位于第一中介层远离第一基板的一侧；芯片包封层包括塑封料和若干第二类芯片；第一类芯片、第二类芯片均与第一中介层电连接，第一中介层与第一导电通孔电连接；外接引脚位于第一基板远离第一中介层的一侧，且与第一导电通孔电连接。
采取以上方案，由于第一类芯片和第二类芯片分别位于第一中介层的两侧，一方面使得第一中介层在贴装第一类芯片后形成，如此，可以避免所有芯片均需要提前加工金属凸点，从而可以在一定程度上降低成本；另一方面使得第二类芯片在形成第一中介层后进行贴装，如此，即使第一中介层出现不良，也可以降低一部分芯片的损失；再一方面还可使芯片的布局更加灵活；另外，由于第一类芯片位于容纳槽内，距离芯片封装体的外表面较近，从而可以改善第一类芯片的散热问题。
以上是本申请的核心思想，基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护的范围。以下将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
图3是本发明实施例提供的一种芯片封装结构的结构示意图，如图3所示，本发明提供的芯片封装结构100包括第一基板1、若干第一类芯片2、第一中介层3、至少一层芯片包封层4和外接引脚5；第一基板1包括若干容纳槽11和多个第一导电通孔12；第一类芯片2位于容纳槽11内；第一中介层3位于第一基板1的一侧；第一中介层3包括重布线层(30)，该重布线层(30)包括第一介质层，第一介质层与第一基板1接触，且具有填充容纳槽11的部分；芯片包封层4位于第一中介层3远离第一基板1的一侧；芯片包封层4包括塑封料42和若干第二类芯片41；第一类芯片2、第二类芯片41均与第一中介层3电连接，第一中介层3与第一导电通孔12电连接；外接引脚5位于第一基板1远离第一中介层3的一侧，且与第一导电通孔12电连接。
示例性的，第一基板1可以为硅基板或者玻璃基板。本实施例中，通过在第一基板1上形成容纳槽11，用于容纳第一类芯片2，有利于降低芯片封装体的整体厚度，同时可使第一类芯片2靠近芯片封装体的外表面，有利于改善第一类芯片2的散热；另外，如此设置，在形成第一中介层3中的重布线层(30)时，可使重布线层(30)中的金属线路形成于平整的膜层上，有利于降低重布线层(30)产生不良的风险，提高第一中介层3的良率。
需要说明的是，容纳槽11可以贯穿第一基板1，也可以不贯穿第一基板1，本发明实施例对此不做限定，图3仅以容纳槽11未贯穿第一基板1为例进行示意。此外，第一基板1包括若干容纳槽11可以理解为，第一基板1包括一个或多个容纳槽11，具体可以根据第一类芯片2的数量和尺寸合理设置容纳槽11的数量和尺寸，本发明实施例对此不作限定，图3仅示意出了其中一个第一类芯片2(die 1)。
其中，第一导电通孔12具有导电性，具体为在第一基板1上加工出通孔后，在通孔内填充导电物质，使其成为具有导电性的导电通孔。示例性的，当第一基板1为硅基板时，第一导电通孔12可以采用硅通孔(Through Silicon Via，TSV)技术形成。通过在第一基板1上形成第一导电通孔12，可以缩短第一中介层3与外接引脚5的连接路径，降低芯片封装体的厚度。
其中，第一中介层3用于连接位于第一中介层3相对两侧的第一类芯片2和第二类芯片41，以及用于将第一类芯片2和/或第二类芯片41的焊盘通过第一导电通孔12引出至外接引脚5等。本实施例中，第一中介层3包括重布线层(30)，重布线层(30)包括第一介质层，第一介质层与第一基板1接触，且具有填充容纳槽11的部分。如图3所示，重布线层(30)主要包括介质层31和金属线路层32，金属线路层32的数量可以根据实际产品需求进行设置，本发明实施例对此不作限定。可以理解的，在形成重布线层(30)时，首先形成介质层，再形成金属线路层，如此交替往复直至所有的金属线路层制作完毕。本实施例中，将重布线层(30)中初次制备的介质层称为第一介质层，显然，该第一介质层与第一基板1接触。在形成第一介质层时，第一介质层将对容纳槽11内第一类芯片2之外的空间进行填充，从而可以利用第一介质层对第一类芯片2进行包封，简化封装工艺。示例性的，介质层31的材料可以为PI(Polyimide,聚酰亚胺)。
需要说明的是，图3仅以第一中介层3仅包括重布线层(30)为例进行示意，在其他实施例中，可以根据需要，设置第一中介层3由重布线层(30)和其他具备电性连接功能的膜层(例如硅转接板)叠层设置而成。当第一中介层3由重布线层(30)和硅转接板叠层设置而成时，硅转接板应设置于重布线层(30)远离第一基板1的一侧，以实现利用重布线层(30)中的第一介质层对容纳槽11中的第一类芯片2进行塑封。
本实施例中，芯片封装结构100还包括位于第一中介层3远离第一基板1一侧的至少一层芯片包封层4。芯片包封层4中，塑封料42用于对第二类芯片41进行塑封。由于第二类芯片41位于第一中介层3远离第一基板1的一侧，因此，第二类芯片41在第一中介层3形成后再进行贴装，如此，即使第一中介层3出现不良，也只会损失第一类芯片2，不会损失第二类芯片41，从而可以降低因中介层的良率问题引起的损失。此外，参见图3，本实施例中，第一类芯片2和第二类芯片41分居于芯片封装结构的两侧，使得内部芯片的布局更加灵活。
需要说明的是，图3仅以芯片封装结构100包括一层芯片包封层4为例进行示意，在其他实施例中，芯片封装结构100可以根据需求设置两层或者两层以上的芯片包封层4，本发明实施例对此不作限定，后续做详细说明。此外，本发明实施例对芯片包封层4中第二类芯片41的数量和类型不做限定，图3仅示意出两个第二类芯片41，如die 2和die 3所示。
芯片封装结构100还包括外接引脚5，用于将第一类芯片2和第二类芯片41的焊盘引出，实现与印刷电路板上其他电器的连接。具体的，参照图3所示，第一类芯片2和第二类芯片41均与第一中介层3电连接，第一中介层3与第一导电通孔12电连接，第一导电通孔12还与外接引脚5电连接，如此，第一类芯片2的焊盘和第二类芯片41的焊盘可以通过第一中介层3电连接，第一类芯片2和第二类芯片41的焊盘还可以通过第一中介层3和第一导电通孔12连接至外接引脚5，从而实现将第一类芯片2和第二类芯片41的焊盘引出。
需要说明的是，图3仅示意出第一类芯片die 1和第二类芯片die 2和die 3通过第一中介层3电连接，第二类芯片die 2和die 3的焊盘通过第一中介层3和第一导电通孔5引出至外接引脚，该连接关系仅为示意，并非限定，可以理解的，图3仅为芯片封装结构100的剖面结构示意图，无法展示出所有焊盘的连接关系，具体可以根据实际产品进行设计，本发明实施例对此不做限定。
可选地，第一类芯片2包括第一焊盘，第一焊盘位于第一类芯片2靠近第一中介层3的一侧，换而言之，第一类芯片2正面朝上贴装于容纳槽11内，其中，第一类芯片2的焊盘所在表面可以理解为第一类芯片2的正面。如此，在形成第一中介层3时，无需对第一类芯片2提前加工金属凸点(参照die First方案)，从而可以在一定程度上降低成本。
可选地，当芯片封装结构100包括一层芯片包封层4时，对于第一中介层3远离第一基板1一侧的第二类芯片41，可以通过倒贴装、引线键合或表面贴装的方式与第一中介层3电连接。具体的，当第二类芯片41通过倒贴装的方式与第一中介层3电连接时，需要提前在第二类芯片41上对应第二类芯片41的焊盘加工形成金属凸点，再将第二类芯片41正面向下贴装至第一中介层3上，使第二类芯片41的焊盘与第一中介层3上的金属线路键合。当第二类芯片41通过引线键合的方式与第一中介层3电连接时，第二类芯片41正面向上贴装至第一中介层3上，再通过引线将第二类芯片41的焊盘与第一中介层3的金属线路电连接。当第二类芯片41通过表面贴装的方式与第一中介层3电连接时，第二类芯片41具体可以是表面贴装器件(Surface Mount Device，SMD)，例如电容、电阻等被动元器件。
示例性的，图3以第二类芯片die 2和die 3均通过倒贴装的方式与第一中介层3电连接为例进行示意，如图3所示，第二类芯片die 2和die 3均提前形成有金属凸点410。
综上，本发明实施例提供的芯片封装结构，通过设置第一类芯片和第二类芯片分别位于第一中介层的两侧，并在第一基板上设置容纳槽和第一导电通孔，使第一类芯片位于容纳槽内，使第一中介层分别与第一类芯片、第二类芯片和第一导电通孔电连接，并使第一导电通孔与外接引脚电连接，实现将第一类芯片和第二类芯片的焊盘引出至外接引脚，由于第一类芯片和第二类芯片分别位于第一中介层的两侧，一方面使得第一中介层在贴装第一类芯片后形成，如此，可以避免所有芯片均需要提前加工金属凸点，从而可以在一定程度上降低成本；另一方面使得第二类芯片在形成第一中介层后进行贴装，如此，即使第一中介层出现不良，也可以降低一部分芯片的损失；再一方面还可使芯片的布局更加灵活；另外，由于第一类芯片位于容纳槽内，距离芯片封装体的外表面较近，从而可以改善第一类芯片的散热问题。
在上述实施例的基础上，可选地，第一类芯片2的功率大于第二类芯片41的功率。由于第一类芯片2的设置位置有利于芯片的散热，因此，可以将所有芯片中功率较大的芯片作为第一类芯片2，将其设置于容纳槽11内，以改善高功率芯片的散热，改善芯片封装体的整体散热效果。
图4是本发明实施例提供的另一种芯片封装结构的结构示意图，如图4所示，可选地，芯片封装结构100包括至少两层芯片包封层4，相邻两层芯片包封层4之间设置有第二中介层6，第二中介层6包括硅转接板和/或重布线层，任一芯片包封层4中的第二类芯片41通过倒贴装、引线键合或表面贴装的方式，与该芯片包封层4靠近第一基板1一侧的第一中介层3或第二中介层6电连接。
具体的，第二中介层6可以为重布线层或硅转接板，或者还可以由重布线层和硅转接板叠加形成，本发明实施例(如图4)仅以第二中介层6为重布线层(601)的情况为例进行示意。
硅转接板以TSV技术为核心，可使多个芯片在硅转接板上直接实现互连，大大缩短了走线长度，降低了信号延迟与损耗。不同的产品中的芯片布局以及电连接关系不尽相同，可以根据实际需求选择硅转接板作为第二中介层，以缩短走线长度，降低信号延迟与损耗，降低芯片封装体的厚度。示例性的，图5是本发明实施例提供的另一种芯片封装结构的结构示意图，如图5所示，第二中介层6由硅转接板(602)构成。当然，在其他实施例中，还可以根据实际需求，沿垂直于第一基板的方向，层叠设置重布线层和硅转接板，形成第二中介层，在此不再赘述。当第二中介层6由重布线层和硅转接板层叠设置而成时，本发明实施例对重布线层和硅转接板的数量以及相对位置关系不作限定。
需要说明的是，当芯片封装结构100包括多个第二中介层6时，各第二中介层6可以根据实际需求由重布线层或硅转接板或重布线层与硅转接板的叠层中的任意一种结构构成，本发明实施例对此不作限定。
可以理解的，对于最远离第一基板1的芯片包封层4而言，其远离第一基板1的一侧未设置第二中介层6，第二中介层6的数量比芯片包封层4的数量少一个。本实施例通过设置芯片封装结构100包括至少两层芯片包封层4，并在相邻两层芯片包封层4之间设置第二中介层6，可以在芯片封装结构100中集成的芯片数量较多时，将现有技术中一个高密度、具有多层金属线路的中介层拆分为多个低密度、具有较少金属线路的中介层(即第一中介层3和多个第二中介层6)，进一步降低中介层出现不良的风险，提高中介层的良率，减少损失。
具体的，可以根据芯片封装结构100中集成的芯片，合理设置芯片包封层4和第二中介层6的数量，本发明实施例对此不作限定。示例性的，图4以芯片封装结构100包括两个芯片包封层，即芯片包封层4-1和芯片包封层4-2为例进行示意，如图4所示，芯片包封层4-1和芯片包封层4-2之间设置有第二中介层6。
参照上文描述，任一芯片包封层4中的第二类芯片41可以通过倒贴装、引线键合或表面贴装的方式，与该芯片包封层4靠近第一基板1一侧的第一中介层3或第二中介层6电连接。各第二类芯片41与第一中介层3或第二中介层6的电连接方式可以相同，也可以不同，本发明实施例对此不作限定。倒贴装、引线键合以及表面贴装等连接方式可参照上文描述，在此不再赘述。示例性的，图4中，第二类芯片die 2和die 3通过倒贴装的方式与其下方的第一中介层3电连接，第二类芯片die 4和die 5通过倒贴装的方式与其下方的第二中介层6电连接，第二类芯片die 6通过引线键合的方式与其下方的第二中介层6电连接，第二类芯片SMD通过表面贴装的方式与其下方的第二中介层6电连接。对于第一类芯片2和第二中介层6靠近第一基板1一侧的第二类芯片41(如die 2和die 3)，则可以通过第一中介层3与第二中介层6电连接，具体可以根据实际产品中各芯片的连接关系进行合理设置，本发明实施例对此不作限定。
继续参见图4，可选地，除最远离第一基板1的芯片包封层4(如4-2)以外，其余芯片包封层4(如4-1)的塑封料42上设置有第二导电通孔43，相邻的第一中介层3和第二中介层6，或者相邻两个第二中介层6，通过第二导电通孔43电连接。具体的，第二导电通孔43可以通过在塑封料42上形成通孔，再在通孔中设置连接器得到。示例性的，连接器可以为铜柱。
参见图4，可选地，容纳槽11贯穿第一基板1。如此设置，在形成容纳槽11和第一导电通孔12的通孔时，由于容纳槽11和第一导电通孔12的通孔均贯穿第一基板1，从而可使工艺更加简单，另外可使第一类芯片2更加靠近芯片封装体的外表面，提高散热效果。
由于第一类芯片2位于容纳槽11内，当在贴装第一类芯片2之前，可以先在第一基板1的背面粘贴临时的支撑膜，以利用支撑膜为第一类芯片2和第一中介层3中重布线层(30)的第一介质层提供支撑，避免在制备第一介质层时漏液，后续在形成第一中介层3，利用第一介质层对第一类芯片2进行包封后，即可去除该支撑膜。
图6是本发明实施例提供的另一种芯片封装结构的结构示意图，如图6所示，在其他实施例中，当容纳槽11贯穿第一基板1时，可选地，芯片封装结构100还包括第二基板7；第二基板7位于第一基板1远离第一中介层3的一侧；第二基板7包括多个第三导电通孔71，第三导电通孔71与第一导电通孔12一一对应设置；外接引脚5位于第二基板7远离第一基板1的一侧，且与第三导电通孔71电连接。
如此设置，可以利用第二基板7为第一类芯片2时为第一类芯片2和第一介质层提供支撑。此外，设置芯片封装结构100包括两层基板(即第一基板1和第二基板7)，可使芯片封装结构100具有更好的平整度。示例性的，第一基板1和第二基板7可以采用相同材料的基板，如此，二者具有相同的热膨胀系数，因而可使芯片封装结构具有更好的平整度。
可选地，第一基板1和第二基板7之间通过导电胶粘结；导电胶在第二基板7上的正投影与第一导电通孔12在第二基板7上的正投影不交叠。相比于绝缘胶而言，导电胶具有一定的导热性，通过导电胶将第一基板1和第二基板7粘结，可进一步改善产品的散热效果。
基于同一发明构思，本发明还提供了一种芯片封装方法。图7是本发明实施例提供的一种芯片封装方法的流程示意图，如图7所示，该芯片封装方法包括：
S101、提供第一基板，并在第一基板上形成若干容纳槽和多个第一导电通孔。
具体的，参照图3，可以在第一类芯片2的设置位置进行挖槽，形成容纳槽11，在需要加工导电通孔的位置加工通孔，并利用导电材料填充通孔形成第一导电通孔12。示例性的，第一基板1可以为硅基板，可以利用激光烧灼的方式形成容纳槽11和第一导电通孔12。示例性的，导电材料可以为金属铜，可以采用电镀的方式将通孔填满以形成第一导电通孔12。
需要说明的是，容纳槽11可以贯穿第一基板1，也可以不贯穿第一基板1，本发明实施例对此不作限定。
S102、在容纳槽内贴装第一类芯片。
参照图3，当容纳槽11未贯穿第一基板1时，可以直接将第一类芯片贴装在容纳槽1的底部。在其他实施例中，当容纳槽11贯穿第一基板1时，可以预先在第一基板1的背面贴膜，以在贴装第一类芯片2和形成第一中介层3时，为其提供支撑。当然，在其他实施例中，参照图4，也可以在第一基板1的背面粘贴第二基板7，以利用第二基板7为第一类芯片2和第一中介层3提供支撑。采用此方案时，第二基板7上需要加工与第一导电通孔12一一对应的第三导电通孔71，可选的，第一导电通孔12和第三导电通孔71在同一工艺中形成，以简化工艺步骤。
可选地，第一类芯片2为功率相对较大的芯片，通过将功率较大的第一类芯片2贴装于容纳槽内，有利于改善高功率芯片的散热效果。
可选的，第一类芯片2的焊盘位于第一类芯片2远离第一基板的一侧，换而言之，第一类芯片2的正面朝向远离第一基板的一侧。如此设置，无需预先在第一类芯片2上形成金属凸点，可以在一定程度上降低成本。
S103、在第一基板的一侧形成第一中介层；第一中介层包括重布线层，重布线层包括第一介质层，第一介质层与第一基板接触，且具有填充容纳槽的部分。
参照图3，具体的，以第一中介层3仅包括重布线层(30)为例，第一中介层3包括介质层31和金属线路层32，在第一基板1的一侧形成第一中介层3的具体步骤为，先在第一基板1上形成第一层介质层，并对应第一类芯片2的焊盘形成开口，之后形成第一层金属线路，然后形成第二层介质层并在第二层介质层上形成开口，之后形成第二层金属线路，如此循环往复直至所有的金属线路制作完毕。金属线路的层数由具体产品决定，本发明实施例对此不作限定。在形成最后一层金属线路后，可以在其上制备金属焊垫(业内通常称之为UBM(under bump metal)层)，以保证第一中介层3与第二类芯片41的连接牢固性。
第一介质层即上述第一层介质层，通过第一介质层填充容纳槽11内第一类芯片2之外的空间，可以利用第一介质层对第一类芯片2进行包封，从而可以简化封装工艺。
S104、在第一中介层远离第一基板的一侧形成至少一层芯片包封层；芯片包封层包括塑封料和若干第二类芯片；第一类芯片、第二类芯片均与第一中介层电连接，第一中介层与第一导电通孔电连接。
具体的，参照图3，首先在第一中介层3远离第一基板1的一侧贴装第二类芯片41，使第二类芯片41与第一中介层3电连接，然后用塑封料42对第二类芯片41进行塑封，形成芯片包封层4。可选地，第二类芯片41可以通过倒贴装、引线键合或表面贴装的方式与其下方的中介层电连接。
芯片包封层4的数量可以是一层或者更多层，本发明实施例对此不作限定。参照图4，当芯片封装结构100包括至少两层芯片包封层4时，相邻芯片包封层4之间设置有第二中介层6。如上所述，可选地，第二中介层6包括硅转接板和/或重布线层。
可选地，第二中介层6在片外形成，并贴装至相邻两层芯片包封层4中靠近第一基板1一侧的芯片包封层4上。
具体的，参照图4，以芯片封装结构100包括两层芯片包封层4为例，第二中介层6在片外形成是指，当在第一中介层3上形成第一个芯片包封层4-1后，第二中介层6不直接在该芯片包封层4-1上进行制备，而是先在其他基板上制备，然后再将第二中介层6作为整体贴装至该芯片包封层4-1上，然后再形成第二个芯片包封层4-2。如此设置，第二中介层6可以在片外制备并检测合格后再贴装至芯片包封层4-1上，从而可以避免第二中介层6出现不良而造成芯片损失及影响产品的整体良率。在片外制备第二中介层6的工艺可参照第一中介层3的制备，在此不再赘述。
此外，当芯片封装结构100包括至少两层芯片包封层4时，任一芯片包封层4中的第二类芯片41可以通过倒贴装、引线键合或表面贴装的方式，与该芯片包封层4靠近第一基板1一侧的第一中介层3或第二中介层6电连接。此外，除了最远离第一基板1的芯片包封层4以外，可以在其余芯片包封层4的塑封料42上设置第二导电通孔43，以利用第二导电通孔43将相邻的第一中介层3和第二中介层6，或者相邻两个第二中介层6电连接。
S105、在第一基板远离第一中介层的一侧形成外接引脚；外接引脚与第一导电通孔电连接。
具体的，参照图3，当芯片封装结构100仅包括第一基板1时，外接引脚5直接与第一导电通孔12接触连接。参照图6，当芯片封装结构100还包括第二基板7时，外接引脚5具体设置于第二基板7远离第一基板1的一侧，并通过第二基板7上的第三导电通孔71与第一基板1上的第一导电通孔12电连接。
需要说明的是，本发明实施例的芯片封装方法可以是单颗芯片(chip)的封装，也可以是晶圆级封装，即在晶圆片上形成多个芯片封装结构，然后通过切割得到多颗芯片(chip)，本发明实施例对此不作限定。
综上，本发明实施例提供的芯片封装方法，通过提供第一基板，并在第一基板上形成若干容纳槽和多个第一导电通孔；在容纳槽内贴装第一类芯片；在第一基板的一侧形成第一中介层；第一中介层包括重布线层，重布线层包括第一介质层，第一介质层与第一基板接触，且具有填充容纳槽的部分；在第一中介层远离第一基板的一侧形成至少一层芯片包封层；芯片包封层包括塑封料和若干第二类芯片；第一类芯片、第二类芯片均与第一中介层电连接，第一中介层与第一导电通孔电连接；在第一基板远离第一中介层的一侧形成外接引脚；外接引脚与第一导电通孔电连接，一方面使得第一类芯片无需预先加工金属凸点，从而可以降低成本，而且，第一类芯片设置于容纳槽内，有利于第一类芯片的散热；另一方面，由于第二类芯片在第一中介层形成之后进行贴装，因此，即使第一中介层出现不良，也可以降低一部分芯片的损失，此外，当需要制备多层芯片包封层时，第二中介层在片外制备，从而可以进一步降低芯片的损失，减少因中介层的不良造成的芯片损失以及整体良率的下降，而且，通过第一中介层和第二中介层的设置，可以将现有技术中一个高密度、具有多层金属线路的中介层拆分为多个低密度、具有较少金属线路的中介层进行制备，进一步降低中介层出现不良的风险，提高中介层的良率，减少损失。
在上述实施例的基础上，下面以芯片封装结构包括第一基板、两层芯片包封层、第一中介层和第二中介层均由重布线层构成(如图4所示芯片封装结构)为例，对其封装方法做详细说明。相应的，图8-图21是本发明实施例提供的一种芯片封装方法的具体流程图，需要说明的是，为便于理解，图8-图21中与图4相对应的结构采用相同的附图标记进行标识。参照图8-图21所示，芯片封装方法具体包括如下步骤：
如图8所示，步骤1：制备一层硅载板1，并在若干贴装芯片的位置挖槽11。该步骤具体为，用激光在需要贴装芯片的位置把硅烧掉，形成穿透的空洞，空洞的尺寸与需要贴装的芯片尺寸对应。
如图9所示，步骤2：在硅载板1上加工导电通孔12。该步骤具体为，用激光在需要加工导电通孔的位置把硅烧掉，形成穿透的空洞，并电镀金属(如电镀铜)将空洞填满。
如图10所示，步骤3：在硅载板1的背面粘贴支撑膜8。
如图11所示，步骤4：将若干die1(即上述第一类芯片2)正面朝上，贴装在硅载板1的挖槽11区域。
如图12所示，步骤5：在die1和硅载板1上直接加工第一RDL层3。具体加工步骤为，先在die1的焊盘上压合第一层PI(即上述第一介质层)并露出开口，电镀第一层线路，接着压合第二层PI并露出开口，电镀第二层线路。线路层数由具体项目决定。为保证RDL层与芯片连接牢固，优选最上方的线路上电镀有UBM(under bump metal)层。
如图13所示，步骤6：移除硅载板1背面的支撑膜8。
如图14所示，步骤7：在若干die2/die3(即上述第二类芯片41)上加工bump(即上述金属凸点，具体加工步骤为在芯片焊盘上压合PI并露出开口，在开口处电镀形成bump)，并将加工好bump的若干die2/die3正面向下，贴装在上一步骤的RDL层的UBM上。
如图15所示，步骤8：用塑封料42将贴装好的若干die2/die3包封，形成中间的芯片包封层4(如4-1)。
如图16所示，步骤9：在塑封料42上加工穿塑孔，在穿塑孔中形成有用于连接上、下RDL层中RDL金属的输入/输出连接器，形成第二导电通孔43。具体为，用激光在需要加工导电通孔的位置把塑封料烧掉，形成穿透的空洞并电镀金属(如电镀铜)将空洞填满。
如图17所示，步骤10：预先制备第二RDL层6(具体步骤为在其他硅载板上电镀第一层线路并压合PI，接着电镀第二层线路并压合PI(线路层数由具体项目决定)，最后电镀UBM层并移除硅载板)，然后将第二RDL层6作为整体贴装在加工好的中间的芯片包封层4上。
重复步骤7至步骤10，直至预设的中间的芯片包封层和第二RDL层全部加工完成、贴装到位。
如图18所示，步骤11：在若干die4/die5(即上述第二类芯片41)上加工bump，将加工好bump的若干die4/die5正面向下，贴装在最上层的RDL层上。需要说明的是，任一芯片包封层4中的第二类芯片41还可以通过引线键合或者表面贴装的方式与RDL层电连接，例如，图18中die6通过引线键合的方式与RDL层电连接，SMD器件通过表面贴装的方式与RDL层电连接。
如图19所示，步骤12：用塑封料42将贴装好的若干die4/die5/die6和SMD器件包封，形成顶部的芯片包封层4(如4-2)。
如图20所示，步骤13：在硅载板1的背面进行植球，形成外接引脚5。
如图21所示，步骤14：切割硅载板1，得到多个芯片封装结构。需要说明的是，为便于展示，图8-图20中仅以单个芯片封装结构的封装流程进行示意，图21示意出晶圆上的两个芯片封装结构以及切割线(如图21中虚线所示)，按照该切割线对晶圆进行切割，即可得到多个芯片封装结构，封装效率显著提高。
在上述实施例的基础上，参照图6，芯片封装结构可以包括第一基板1和第二基板7，对于图6所示芯片封装结构和图4所示芯片封装结构，芯片封装方法的区别具体体现在步骤2和步骤3不同。针对图6所示芯片封装结构的封装方法，可将上述实施例的步骤2和步骤3替换为下述步骤2’和步骤3’，步骤6删除，其余步骤不变，在此不再赘述。示例性的，图22和图23是本发明实施例提供的另一种芯片封装方法的部分流程图，分别与步骤2’和步骤3’对应。
如图22所示，步骤2’：将挖槽后的硅载板1贴装在第二层硅载板7上。具体为，在第二层硅载板7正面涂上导电胶并贴装挖槽后的硅载板1，在涂覆导电胶时避开需要加工导电通孔的位置。第二层硅载板7在后续封装过程中无需移除。
如图23所示，步骤3’：在两层硅载板形成的整体上加工导电通孔(如第一导电通孔12和第三导电通孔71构成的导电通孔)。具体为，用激光在需要加工导电通孔的位置把硅烧掉，形成穿透的空洞并电镀金属(如电镀铜)填满。
之后，可参照上述实施例的封装流程完成封装并切割晶圆，得到多个图6所示的芯片封装结构。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
第一基板；所述第一基板包括若干容纳槽和多个第一导电通孔；
若干第一类芯片；所述第一类芯片位于所述容纳槽内；
第一中介层，位于所述第一基板的一侧；所述第一中介层包括重布线层，所述重布线层包括第一介质层，所述第一介质层与所述第一基板接触，且具有填充所述容纳槽的部分；
至少一层芯片包封层，位于所述第一中介层远离所述第一基板的一侧；所述芯片包封层包括塑封料和若干第二类芯片；所述第一类芯片、所述第二类芯片均与所述第一中介层电连接，所述第一中介层与所述第一导电通孔电连接；
外接引脚，位于所述第一基板远离所述第一中介层的一侧，且与所述第一导电通孔电连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述第一类芯片包括第一焊盘，所述第一焊盘位于所述第一类芯片靠近所述第一中介层的一侧。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构包括至少两层所述芯片包封层，相邻两层所述芯片包封层之间设置有第二中介层，所述第二中介层包括硅转接板和/或重布线层，任一所述芯片包封层中的所述第二类芯片通过倒贴装、引线键合或表面贴装的方式，与该芯片包封层靠近所述第一基板一侧的所述第一中介层或所述第二中介层电连接。
4.根据权利要求3所述的芯片封装结构，其特征在于，除最远离所述第一基板的所述芯片包封层以外，其余所述芯片包封层的塑封料上设置有第二导电通孔，相邻的所述第一中介层和所述第二中介层，或者相邻两个所述第二中介层，通过所述第二导电通孔电连接。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述容纳槽贯穿所述第一基板。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述芯片封装结构还包括第二基板；所述第二基板位于所述第一基板远离所述第一中介层的一侧；
所述第二基板包括多个第三导电通孔，所述第三导电通孔与所述第一导电通孔一一对应设置；所述外接引脚位于所述第二基板远离所述第一基板的一侧，且与所述第三导电通孔电连接。
7.根据权利要求6所述的芯片封装结构，其特征在于，所述第一基板和所述第二基板之间通过导电胶粘结；
所述导电胶在所述第二基板上的正投影与所述第一导电通孔在所述第二基板上的正投影不交叠。
8.根据权利要求1所述的芯片封装结构，其特征在于，所述第一类芯片的功率大于所述第二类芯片的功率。
9.一种芯片封装方法，其特征在于，包括：
提供第一基板，并在所述第一基板上形成若干容纳槽和多个第一导电通孔；
在所述容纳槽内贴装第一类芯片；
在所述第一基板的一侧形成第一中介层；所述第一中介层包括重布线层，所述重布线层包括第一介质层，所述第一介质层与所述第一基板接触，且具有填充所述容纳槽的部分；
在所述第一中介层远离所述第一基板的一侧形成至少一层芯片包封层；所述芯片包封层包括塑封料和若干第二类芯片；所述第一类芯片、所述第二类芯片均与所述第一中介层电连接，所述第一中介层与所述第一导电通孔电连接；
在所述第一基板远离所述第一中介层的一侧形成外接引脚；所述外接引脚与所述第一导电通孔电连接。
10.根据权利要求9所述的芯片封装方法，其特征在于，芯片封装结构包括至少两层芯片包封层，相邻两层所述芯片包封层之间设置有第二中介层；
所述第二中介层在片外形成，并贴装至相邻两层所述芯片包封层中靠近所述第一基板一侧的芯片包封层上。
CN202211238271.1A 2022-10-10 2022-10-10 一种芯片封装结构及芯片封装方法 Pending CN115527975A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211238271.1A CN115527975A (zh) 2022-10-10 2022-10-10 一种芯片封装结构及芯片封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211238271.1A CN115527975A (zh) 2022-10-10 2022-10-10 一种芯片封装结构及芯片封装方法

Publications (1)

Publication Number Publication Date
CN115527975A true CN115527975A (zh) 2022-12-27

Family

ID=84700688

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211238271.1A Pending CN115527975A (zh) 2022-10-10 2022-10-10 一种芯片封装结构及芯片封装方法

Country Status (1)

Country Link
CN (1) CN115527975A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117574816A (zh) * 2024-01-15 2024-02-20 江苏中科智芯集成科技有限公司 一种用于芯片的应力仿真方法、系统、设备和存储介质

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117574816A (zh) * 2024-01-15 2024-02-20 江苏中科智芯集成科技有限公司 一种用于芯片的应力仿真方法、系统、设备和存储介质
CN117574816B (zh) * 2024-01-15 2024-03-29 江苏中科智芯集成科技有限公司 一种用于芯片的应力仿真方法、系统、设备和存储介质

Similar Documents

Publication Publication Date Title
KR100868419B1 (ko) 반도체장치 및 그 제조방법
JP4790157B2 (ja) 半導体装置
US7034401B2 (en) Packaging substrates for integrated circuits and soldering methods
TWI529886B (zh) 封裝體、裝置的封裝方法以及封裝層疊裝置
US7923367B2 (en) Multilayer wiring substrate mounted with electronic component and method for manufacturing the same
US7049170B2 (en) Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
KR100851072B1 (ko) 전자 패키지 및 그 제조방법
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
CN112670278B (zh) 一种芯片封装结构及芯片封装方法
TW201351579A (zh) 高密度立體封裝
JP2004064043A (ja) 半導体パッケージング装置
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
CN115527975A (zh) 一种芯片封装结构及芯片封装方法
KR101573281B1 (ko) 재배선층을 이용한 적층형 반도체 패키지 및 이의 제조 방법
CN217387150U (zh) 半导体封装结构
JP2000299432A (ja) 半導体装置の製造方法
KR101109214B1 (ko) 패키지 기판 및 그 제조방법
CN111554676B (zh) 一种局部带宽增强的转接板封装结构及制作方法
TWI397155B (zh) 形成矽穿孔之多晶片堆疊過程
JP5297445B2 (ja) 半導体装置
CN116978875A (zh) 芯片堆叠散热结构、三维堆叠封装系统及制作方法
KR20100054426A (ko) 리지드핀을 갖는 다층 패키지 기판 및 그 제조방법
JP2008091954A (ja) 半導体装置の製造方法
JP2007521631A (ja) 積層可能な層及びその製造方法
KR20050054010A (ko) 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication