KR20050054010A - 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법 - Google Patents

적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법 Download PDF

Info

Publication number
KR20050054010A
KR20050054010A KR1020030087281A KR20030087281A KR20050054010A KR 20050054010 A KR20050054010 A KR 20050054010A KR 1020030087281 A KR1020030087281 A KR 1020030087281A KR 20030087281 A KR20030087281 A KR 20030087281A KR 20050054010 A KR20050054010 A KR 20050054010A
Authority
KR
South Korea
Prior art keywords
interposer
semiconductor chip
chip package
attaching
adhesive
Prior art date
Application number
KR1020030087281A
Other languages
English (en)
Inventor
이영민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030087281A priority Critical patent/KR20050054010A/ko
Publication of KR20050054010A publication Critical patent/KR20050054010A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Die Bonding (AREA)

Abstract

본 발명은 인터포저를 사용하여 반도체 칩을 적층시켜 제조되는 칩 적층형 반도체 칩 패키지 제조 공정에서 인터포저를 부착시키는 방법에 관한 것으로서, ⒜복수의 영역 별로 구분되어 각 영역에 적층형 반도체 칩 패키지에서 요구되는 소정의 회로배선을 포함하는 단위 인터포저가 형성된 인터포저 모판을 제조하는 단계와; ⒝베이스 필름 상에 접착층이 형성된 웨이퍼용 접착 테이프 상에 상기 인터포저 모판을 부착시키고 상기 웨이퍼용 접착 테이프가 웨이퍼 링에 부착되어 고정되도록 하는 인터포저 모판 마운트 단계와; ⒞접착 테이프 상에 부착된 인터포저 모판을 각각의 단위 인터포저로 절단하는 소잉 단계와; ⒟자외선을 조사하여 접착층의 접착력을 약화시키는 단계; 및 ⒠인터포저 모판으로부터 단위 인터포저를 다이 어태치용 픽 엔 플레이스 장치를 사용하여 반도체 칩 상에 부착시키는 단계를 포함하는 것을 특징으로 한다. 이에 의하면, 인터포저를 이용하는 적층형 반도체 칩 패키지 제조에 있어서 종래의 기술과 인프라(INFRA)를 그대로 사용할 수 있고, 인터포저 하부에 접착 필름이 부착되도록 함으로써 공정 단순화와 설계 여유도를 향상시킬 수 있다.

Description

적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법{Interposer attaching method used in manufacturing process for stack type semiconductor chip package}
본 발명은 칩 적층형 반도체 칩 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 인터포저를 사용하여 반도체 칩을 적층시켜 제조되는 칩 적층형 반도체 칩 패키지 제조 공정에서 인터포저를 부착시키는 방법에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 따라 개발된 기술 중의 하나가 여러 개의 단위 반도체 소자 또는 단위 반도체 칩 패키지를 적층시켜 용량과 실장밀도의 증가를 실현하는 형태의 3차원 적층 기술이다.
3차원 적층 기술로 제조되는 패키지는 일반적으로 3차원 패키지라 일컬으며 IBM에서 최초로 소개되었다. 이러한 3차원 패키지 기술은 고집적도를 구현할 수 있다는 장점 외에도 전체적인 상호연결(interconnection)의 길이를 감소시킴으로써 전기적 특성 향상 및 저전력 소비 등의 장점이 있다. 이러한 적층 기술의 구현에 있어서 패키징(packaging)되지 않은 반도체 소자를 여러 개 적층시키는 기술은 신뢰성이 입증된 노운 굿 다이(known good die)의 제조 기술이 선행되어야 하는 등 여러 가지 필요한 기술이 요구된다. 따라서, 개별적으로 조립공정이 완료된 단위 반도체 칩 패키지를 여러 개 적층하여 구성되는 패키지 적층 기술이 현실적으로 실현 가능성이 높다. 3차원 적층 기술이 적용된 적층형 반도체 칩 패키지를 소개하기로 한다.
도 1은 종래의 적층형 반도체 칩 패키지의 일 예를 나타낸 단면도이다.
도 1에 도시된 적층형 반도체 칩 패키지(310)는 기판(325,345)에 반도체 칩(321,341)이 실장된 구조의 단위 반도체 칩 패키지(320,340) 2개가 수직으로 적층된 구조로서, 단위 반도체 칩 패키지들(320,340)간의 전기적인 연결은 기판(325)에 부착된 리드(331,351)를 이용하며 외부접속단자로서 하부 반도체 칩 패키지(340)의 기판(345)에 부착된 솔더 볼(357)을 이용한다.
각각의 기판(325,345)에 실장되는 반도체 칩들(321,341)은 모두 에지패드형(edge pad type)이다. 기판(325,345)은 상면과 하면에 금속배선(327,328,347,348)이 형성되어 있으며 상면에서 반도체 칩(321,341) 주변에는 금속배선(327,347)에서 와이어 본딩을 위해 마련된 기판 패드(327a,347a)가 형성되어 있다. 그리고, 기판(325,345)의 하면에는 금속배선(328,348)과 연결되어 솔더 볼(357)이 부착될 수 있는 볼 패드(329,349)가 형성되어 있다.
상부 반도체 칩 패키지(320)는 기판(325)의 상면 가장자리에서 금속배선(327)에 전기 전도성 재질의 리드(331)가 부착되어 있다. 이 리드(331)는 기판(325)의 측면 방향으로 일정 길이만큼 돌출되고 일정 부분이 하향 절곡된다. 또한, 하부 반도체 칩 패키지(340)는 기판(345)의 상면 가장자리에서 금속배선(347)에 리드(351)가 부착되어 있으며 기판(345)의 측면 방향으로 일정 길이만큼 돌출되어 있다. 상부 반도체 칩 패키지(320)와 하부 반도체 칩 패키지(340)의 리드(331,351)는 각각 그에 대응되는 반도체 칩(321,341)의 칩 패드(323,343)와 도전성 재질의 본딩와이어(333,353)에 의해 전기적으로 연결된다. 반도체 칩(321,341)과 본딩와이어(333,353) 및 그 접합 부분을 포함하여 기판(325,345)의 상부가 에폭시 성형 수지와 같은 수지 성형재로 형성되는 패키지 몸체(335,355)에 의해 봉지된다.
상부 반도체 칩 패키지(320)와 하부 반도체 칩 패키지(340)의 적층은 상부 반도체 칩 패키지(320)의 리드(331)가 하부 반도체 칩 패키지(340)의 리드(351)에 부착되어 이루어진다. 리드들(331,351)간의 부착은 솔더링(soldering)에 의하여 이루어질 수 있다.
최근에는 전술한 적층형 반도체 칩 패키지보다 소형화 및 용이한 제조를 위하여 인터포저를 사용하는 적층형 반도체 칩 패키지가 연구 개발되고 있다. 이와 같은 적층형 반도체 칩 패키지는 하부 반도체 칩 패키지와 상부 반도체 칩 사이에 인터포저를 개재하여 패키지 적층 및 전기적인 상호 연결이 이루어지도록 하고 있다. 그런데, 보통 인터포저가 낱개로 취급되는 경우에 인터포저의 부착을 위해서는 별도로 마련된 픽 엔 플레이스 장치가 필요하다. 또한, 인터포저가 복수 개 연속적으로 배열된 스트립 단위로 취급될 경우 소잉(sawing) 후 트레이(tray)에 담아서 작업을 하는 데 이와 같은 경우에도 새로운 픽 엔 플레이스 장치가 필요하다. 그리고, 인터포저를 부착하는 방법에 있어서 액상의 에폭시 접착제를 사용할 경우 경화 등의 추가 공정이 필요하고 에폭시 접착제의 도포 과정에서 도포 영역 이외의 영역으로 누출되는 경우가 발생되어 설계 여유도가(design margin) 감소되는 문제가 있었다.
본 발명의 목적은 전술한 바와 같은 인터포저를 사용하는 적층형 반도체 칩 패키지의 제조에 있어서 인터포저를 별도의 픽 엔 플레이스 장치를 사용하지 않고 기존의 장치를 이용하도록 하고 별도의 추가 공정이 필요하지 않도록 하는 인터포저 부착 방법을 제공하는 데에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법은, ⒜ 복수의 영역 별로 구분되어 각 영역에 적층형 반도체 칩 패키지에서 요구되는 소정의 회로배선을 포함하는 단위 인터포저가 형성된 인터포저 모판을 제조하는 단계와; ⒝ 베이스 필름 상에 접착층이 형성된 웨이퍼용 접착 테이프 상에 상기 인터포저 모판을 부착시키고 상기 웨이퍼용 접착 테이프가 웨이퍼 링에 부착되어 고정되도록 하는 인터포저 모판 마운트 단계와; ⒞ 접착 테이프 상에 부착된 인터포저 모판을 각각의 단위 인터포저로 절단하는 소잉 단계와; ⒟ 자외선을 조사하여 접착층의 접착력을 약화시키는 단계; 및 ⒠ 인터포저 모판으로부터 단위 인터포저를 다이 어태치용 픽 엔 플레이스 장치를 사용하여 반도체 칩 상에 부착시키는 단계; 를 포함하는 것을 특징으로 한다. 상기 ⒝단계에서 접착층은 접착 필름으로 형성할 수 있고, 상기 ⒠단계는 상기 ⒝단계의 접착층을 이용하여 반도체 칩 상에 부착시키는 단계일 수 있다.
이하 첨부 도면을 참조하여 본 발명에 따른 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법을 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 의한 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법을 나타낸 블록도이고, 도 3 내지 도 10은 본 발명에 의한 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법에 따른 제조 과정을 나타낸 단면도이다.
도 2에 도시된 바와 같이 본 발명에 의한 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법은, 인터포저 모판 제조 단계(101), 인터포저 모판 마운트 단계(102), 소잉 단계(103), 자외선 조사 단계(104), 및 인터포저 부착 단계(105)를 포함하여 이루어진다.
도 3과 도 4를 참조하면, 먼저, 인터포저 모판(10)을 제조하는 단계가 진행된다. 인터포저 모판(10)에 사각 형태인 복수의 영역 별로 구분되어 각 영역에 적층형 반도체 칩 패키지에서 요구되는 인터포저 볼 랜드(13)외 인터포저 패드(15) 및 그들을 연결하는 인터포저 배선(14) 등을 포함하는 단위 인터포저(11)가 형성된다. 인터포저 모판(10)으로는 인쇄회로기판(Printed Circuit Board) 또는 테이프 배선 기판(Tape Circuit Board)이 사용될 수 있다. 여기서, 인터포저 모판(100)의 형태는 제한되어 있지는 않으나 사각형 형태를 갖도록 하는 것이 수율 면에 유리하여 적합하다. 그리고, 각각의 영역들 사이에는 후술되는 소잉 공정을 위하여 일정 폭의 절단 라인(12) 내에는 인터포저 배선(14)등이 형성되지 않도록 한다.
다음으로, 도 5에 도시된 바와 같이 인터포저 모판(10)을 웨이퍼 링(30)에 부착된 웨이퍼용 접착 테이프(40)에 마운트 하는 단계가 진행된다. 웨이퍼용 접착 테이프(40)는 베이스 필름(41) 상에 접착층(42)이 형성된 구조이다. 접착층(42)으로는 접착 필름(adhesive film)이 사용될 수 있다. 웨이퍼용 접착 테이프(40)는 공정 진행 시에 웨이퍼 링(30)에 부착되어 사용되는데, 이와 마찬가지로 인터포저 모판(10)이 접착 테이프(40) 상에 부착되고 접착 테이프(40)는 웨이퍼 링(30)에 부착된 상태로 취급된다.
다음으로, 도 6에 도시된 바와 같이 접착 테이프(40) 상에 부착된 인터포저 모판(10)을 각각의 단위 인터포저(11)로 절단하는 소잉 단계를 진행한다. 인터포저 모판(10)을 절단할 때 접착 테이프의 접착층(420까지 절단이 이루어지도록 한다. 소잉은 공지의 블레이드(blade)를 이용하는 방법이나 레이저를 이용하는 방법으로 이루어질 수 있다.
다음으로, 도 7에 도시된 바와 같이 자외선을 조사한다. 자외선을 접착층(42)에 조사함으로써 접착력이 약화된 상태가 되며 접착층(42)으로부터 베이스 필름(41)의 분리가 용이하게 이루어질 수 있게 된다.
다음으로, 도 8에 도시된 바와 같이 인터포저 모판(10)으로부터 단위 인터포저(11)를 다이 어태치용 픽 엔 플레이스 장치를 사용하여 반도체 칩 상에 부착시키는 단계가 진행된다. 단위 인터포저(11)를 인터포저 모판(10)으로부터 분리할 때 인터포저(11)의 하부에는 접착층(42)이 형성된 상태가 된다. 따라서, 단위 인터포저(11)를 별도의 액상 에폭시 접착제 등이 사용되지 않고 곧바로 적층형 반도체 칩 패키지 반제품 상태의 반도체 칩(111) 상에 부착이 이루어질 수 있다.
한편, 인터포저(11)의 부착이 완료되면 와이어 본딩(wire bonding) 공정과 몰딩(molding) 공정 등 후속 공정을 거치면서 인터포저 패드(15)와 하부 반도체 칩(111)의 칩 패드(112)가 본딩와이어(142)로 전기적인 연결을 이룬다. 여기서, 적층형 반도체 칩 패키지의 하부 반도체 칩 패키지(110)의 제조가 완료된다.
이렇게 제조된 하부 반도체 칩 패키지(110)는 칩 패드(112)가 가장자리에 형성된 반도체 칩(111)이 테이프 배선 기판(121)에 접착제(131)로 실장되어 있고, 테이프 배선 기판(121)의 기판 패드(123)와 본딩와이어(141)에 의해 전기적으로 연결되어 있으며, 테이프 배선 기판(121)에 형성된 볼 랜드(125)에 솔더 볼(160)이 형성되어 있는 구조이다. 여기서, 반도체 칩(111)은 칩 패드(112)가 형성된 면이 상부를 향하도록 페이스-업(face-up) 형태로 실장되어 있으며, 반도체 칩(111)의 칩 패드 형성면에 인터포저(10)가 접착제로 부착되어 있다. 인터포저(10)의 상면에는 인터포저 패드(15)가 형성되어 있으며 인터포저 배선(14)에 의해 가장자리에 형성된 칩 패드(112)와 연결된다. 그리고, 인터포저 패드(15)와 반도체 칩(111)의 칩 패드(112)는 본딩와이어(142)에 의해 전기적으로 연결된다. 하부 반도체 칩 패키지(110)는 인터포저 볼 랜드(13)들이 노출되도록 하여 에폭시 성형 수지로 형성되는 패키지 몸체(170)에 의해 외부환경으로부터 보호된다.
이와 같이 제조된 하부 반도체 칩 패키지(110) 상에 상부 반도체 칩 패키지(210)가 하부 반도체 칩 패키지(111)와 마찬가지로 칩 패드(212)가 가장자리에 형성된 반도체 칩(211)이 테이프 배선 기판(221)에 접착제(231)로 실장되어 있고, 테이프 배선 기판(221)의 기판 패드(212)와 본딩와이어(241)에 의해 전기적으로 연결되어 있으며, 테이프 배선 기판(221)에 형성된 기판 볼 랜드(225)에 솔더 볼(260)이 형성되어 있는 구조이다.
상부 반도체 칩 패키지(210)의 솔더 볼(260)이 하부 반도체 칩 패키지(110)의 인터포저(11)에 형성된 인터포저 랜드 패드(13)에 본딩되어 수직으로 적층이 이루어진다.
이상과 같은 본 발명에 따른 본 발명의 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법에 의하면, 인터포저를 이용하는 적층형 반도체 칩 패키지 제조에 있어서 종래의 기술과 인프라(INFRA)를 그대로 사용할 수 있고, 인터포저 하부에 접착 필름이 부착되도록 함으로써 공정 단순화와 설계 여유도를 향상시킬 수 있다.
도 1은 종래의 적층형 반도체 칩 패키지의 일 예를 나타낸 단면도이고,
도 2는 본 발명에 의한 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법을 나타낸 블록도이며,
도 3 내지 도 10은 본 발명에 의한 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착 방법에 따른 제조 과정을 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 인터포저 모판 11: 인터포저
12: 절단 라인 13: 인터포저 볼 랜드
14: 인터포저 배선 15: 인터포저 패드
30: 웨이퍼 링 40: 웨이퍼용 접착 테이프
41: 베이스 필름 42: 접착층
100: 적층형 반도체 칩 패키지
110,210: 반도체 칩 패키지 111,211: 반도체 칩
112,212: 칩 패드 121,221: 테이프 배선 기판
123,223: 기판 패드 125,225: 기판 볼 랜드
131,231: 접착제 141,142,241: 본딩와이어
150,250: 패키지 몸체 160,260: 솔더 볼

Claims (3)

  1. ⒜ 복수의 영역 별로 구분되어 각 영역에 적층형 반도체 칩 패키지에서 요구되는 소정의 회로배선을 포함하는 단위 인터포저가 형성된 인터포저 모판을 제조하는 단계와;
    ⒝ 베이스 필름 상에 접착층이 형성된 웨이퍼용 접착 테이프 상에 상기 인터포저 모판을 부착시키고 상기 웨이퍼용 접착 테이프가 웨이퍼 링에 부착되어 고정되도록 하는 인터포저 모판 마운트 단계와;
    ⒞ 상기 접착 테이프 상에 부착된 인터포저 모판을 각각의 단위 인터포저로 절단하는 소잉 단계와;
    ⒟ 자외선을 조사하여 상기 접착층의 접착력을 약화시키는 단계; 및
    ⒠ 상기 인터포저 모판으로부터 단위 인터포저를 다이 어태치용 픽 엔 플레이스 장치를 사용하여 반도체 칩 상에 부착시키는 단계;
    를 포함하는 것을 특징으로 하는 인터포저 부착 방법.
  2. 제 1항에 있어서, 상기 ⒝단계에서 접착층은 접착 필름인 것을 특징으로 하는 인터포저 부착 방법.
  3. 제 1항에 있어서, 상기 ⒠단계는 상기 ⒝단계의 접착층을 이용하여 반도체 칩 상에 부착시키는 단계인 것을 특징으로 하는 인터포저 부착 방법.
KR1020030087281A 2003-12-03 2003-12-03 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법 KR20050054010A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030087281A KR20050054010A (ko) 2003-12-03 2003-12-03 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030087281A KR20050054010A (ko) 2003-12-03 2003-12-03 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법

Publications (1)

Publication Number Publication Date
KR20050054010A true KR20050054010A (ko) 2005-06-10

Family

ID=37249392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030087281A KR20050054010A (ko) 2003-12-03 2003-12-03 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법

Country Status (1)

Country Link
KR (1) KR20050054010A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150087301A (ko) * 2012-11-15 2015-07-29 앰코 테크놀로지 인코포레이티드 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150087301A (ko) * 2012-11-15 2015-07-29 앰코 테크놀로지 인코포레이티드 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지

Similar Documents

Publication Publication Date Title
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
US7215018B2 (en) Stacked die BGA or LGA component assembly
US8053880B2 (en) Stacked, interconnected semiconductor package
US7615409B2 (en) Method of stacking and interconnecting semiconductor packages via electrical connectors extending between adjoining semiconductor packages
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
US20070158799A1 (en) Interconnected IC packages with vertical SMT pads
US8294253B2 (en) Semiconductor device, electronic device and method of manufacturing semiconductor device, having electronic component, sealing resin and multilayer wiring structure
JP2002252303A (ja) 成型チップ・スケール・パッケージにおけるフリップ・チップ半導体装置および組み立て方法
US20080237833A1 (en) Multi-chip semiconductor package structure
US20040124513A1 (en) High-density multichip module package
KR19990006158A (ko) 볼 그리드 어레이 패키지
JPH08279591A (ja) 半導体装置とその製造方法
US6855573B2 (en) Integrated circuit package and manufacturing method therefor with unique interconnector
KR20040059742A (ko) 반도체용 멀티 칩 모듈의 패키징 방법
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
KR20010063236A (ko) 적층 패키지와 그 제조 방법
KR20050054010A (ko) 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법
KR950014120B1 (ko) 반도체 패키지의 제조방법
KR100520443B1 (ko) 칩스케일패키지및그제조방법
US20240096721A1 (en) Electronic package and manufacturing method thereof
KR20020028473A (ko) 적층 패키지
KR100444175B1 (ko) 볼그리드 어레이 적층칩 패키지
KR100480908B1 (ko) 적층 칩 패키지의 제조 방법
WO2003083908A2 (en) Packaging system for semiconductor devices

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination