KR20150087301A - 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지 - Google Patents

다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지 Download PDF

Info

Publication number
KR20150087301A
KR20150087301A KR1020157015867A KR20157015867A KR20150087301A KR 20150087301 A KR20150087301 A KR 20150087301A KR 1020157015867 A KR1020157015867 A KR 1020157015867A KR 20157015867 A KR20157015867 A KR 20157015867A KR 20150087301 A KR20150087301 A KR 20150087301A
Authority
KR
South Korea
Prior art keywords
die
interposer
bonding
interposer wafer
semiconductor
Prior art date
Application number
KR1020157015867A
Other languages
English (en)
Other versions
KR101709029B1 (ko
Inventor
마이클 쥐. 켈리
로날드 패트릭 휴모엘러
도원철
데이비드 존 하이너
Original Assignee
앰코 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/678,012 external-priority patent/US8796072B2/en
Priority claimed from US13/678,046 external-priority patent/US9040349B2/en
Priority claimed from US13/678,058 external-priority patent/US9136159B2/en
Application filed by 앰코 테크놀로지 인코포레이티드 filed Critical 앰코 테크놀로지 인코포레이티드
Publication of KR20150087301A publication Critical patent/KR20150087301A/ko
Application granted granted Critical
Publication of KR101709029B1 publication Critical patent/KR101709029B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Dicing (AREA)

Abstract

다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지를 이한 방법 및 시스템이 개시되며, 인터포저 웨이퍼에 전자 디바이스들을 포함하는 다수의 반도체 다이를 본딩하고, 다수의 반도체 다이와 인터포저 웨이퍼의 사이에 언더필 물질을 적용하는 것을 포함할 수 있다. 몰드 물질은 다수의 반도체 다이를 인캡슐레이션하기 위해 적용될 수 있다. 인터포저 웨이퍼는 관통 실리콘 비아(through-silicon-vias, TSVs)를 노출시키기 위해 박화(thinning)될 수 있고, 금속 컨택들이 노출된 TSV에 적용될 수 있다. 인터포저 웨이퍼는 반도체 다이와 인터포저 다이를 포함하는 어셈블리들을 생성하기 위해 싱귤레이션될 수 있다. 다이는 접착 필름을 이용하여 인터포저 웨이퍼 상에 위치될 수 있다. 인터포저 웨이퍼는 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법(sawing technique) 및 플라스마 에칭 프로세스를 이용하여 싱귤레이션될 수 있다. 다이는 매스 리플로우 또는 열 압착 프로세스를 이용하여 인터포저 웨이퍼에 본딩될 수 있다.

Description

다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지{Semiconductor Device Package With A Die To Interposer Wafer First Bond}
본 출원은 2012년 11월 15일에 출원된 미국 출원 번호 13/678,046(대리인 포대 번호 25032US01), 2012년 11월 15일에 출원된 미국 출원 번호 13/678,058(대리인 포대 번호 25031US01) 및 2012년 11월 15일에 출원된 미국 출원 번호 13/678,012(대리인 포대 번호 25963US01)를 참조한다. 앞에서 인용된 출원들은 그 전체로서 참조에 의해 여기 포함된다.
본 발명의 일부 실시예들은 반도체 칩 패키징에 관한 것이다. 특히, 본 발명의 일부 실시예들은 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지를 위한 방법 및 시스템에 관한 것이다.
반도체 패키징은 집적 회로 또는 칩들을 물리적 충격 및 외부 스트레스로부터 보호한다. 또한, 이것은 칩에서 발생한 열을 효율적으로 제거하기 위해 열 전도 경로를 제공할 수 있고, 예를 들어 인쇄 회로 기판과 같은 다른 구성들에 대한 전기적인 연결을 제공할 수 있다. 반도체 패키징에 사용되는 물질들은 일반적으로 세라믹 또는 플라스틱을 포함하고, 특히 폼 팩터(form-factors)는 세라믹 플랫 팩(ceramic flat packs)과 듀얼 인라인 패키지(dual in-line package)로부터 핀 그리드 어레이(pin grid arrays) 및 리드리스 칩 캐리어 패키지(leadless chip carrier packages)로 진보하여 왔다.
종래 및 일반적인 접근들의 추가적인 한정 및 단점들은 기술 분야에서 지식을 갖는 사람에게 도면을 참조하여 본 출원의 이하에서 제시되듯이 본 발명과 이러한 시스템의 비교를 통해 명확하게 될 것이다.
본 발명의 일부 실시예들은 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지를 위한 방법 및 시스템에 관한 것이다.
발명의 일부 양상들은 인터포저 웨이퍼에 전자 디바이스들을 포함하는 다수의 반도체 다이를 본딩하고, 다수의 반도체 다이와 인터포저 웨이퍼의 사이에 언더필 물질을 적용하는 것을 포함할 수 있다. 몰드 물질은 다수의 반도체 다이를 인캡슐레이션하기 위해 적용될 수 있다. 인터포저 웨이퍼는 관통 실리콘 비아(through-silicon-vias, TSVs)를 노출시키기 위해 박화(thinning)될 수 있고, 금속 컨택들이 노출된 TSV에 적용될 수 있다. 인터포저 웨이퍼는 각각이 하나 또는 이상의 다수의 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 만들기 위해 싱귤레이션될 수 있다. 하나 또는 이상의 다수의 어셈블리들은 하나 또는 이상의 패키징 기판에 본딩될 수 있다. 다수의 다이는 접착 필름을 이용하여 본딩을 위해 인터포저 웨이퍼 상에 위치될 수 있다. 인터포저 웨이퍼는 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법(sawing technique), 플라스마 에칭 프로세스를 이용하여 싱귤레이트될 수 있다. 언더필 물질은 캐필러리 언더필 프로세스를 이용하여 적용될 수 있다. 다수의 반도체 다이는 매스 리플로우 프로세스(mass reflow process) 또는 열 압착 프로세스를 이용하여 적용될 수 있다. 몰드 물질은 폴리머를 포함할 수 있다. 하나 또는 이상의 추가적인 다이는 다수의 반도체 다이를 결합하기 위한 마이크로 범프를 포함할 수 있다.
본 발명은 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지를 위한 방법 및 시스템을 제공한다.
도 1a는 발명의 일 실시예에 따른 다이 대 웨이퍼 일차 본드를 구비한 집적 회로 패키지를 도시한 개략도이다.
도 1b는 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 및 스택된 다이를 구비한 집적 회로 패키지를 도시한 개략도이다.
도 1c 내지 도 1e는 본 발명의 일 실시예에 따른 접착 필름을 사용한 다수개 다이 본딩을 위한 예시적 단계들을 도시한 것이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 구조에서 예시적인 단계들을 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 프로세스에서 예시적인 단계들을 도시한 개략도이다.
도 4는 본 발명의 일 실시예에 따른 기계적 평탄화 장치를 도시한 다이어그램이다.
도 5는 본 발명의 일 실시예에 따른 진공 평탄화 장치를 도시한 다이어그램이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 대규모 백사이드 범프를 구비한 웨이퍼를 디본딩(debonding)하기 위한 예시적인 단계들을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 패턴된 언더필층을 사용한 다이 본딩을 도시한 다이어그램이다.
도 1a는 본 발명의 일 실시예에 따른 다이 대 웨이퍼 일차 본드를 구비한 집적 회로 패키지를 도시한 개략도이다. 도 1을 참조하면, 다이(101), 패키징 기판(103), 수동 디바이스(105), 인터포저(107), 솔더볼(111), 리드(113) 및 열적 인터페이스 물질(thermal interface material, 118)을 포함하는 패키지(100)가 개시된다.
다이(101)는 하나 또는 이상의 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함한다. 다이(101)는 예를 들어, 디지털 신호 프로세서(DSPs), 네트워크 프로세서, 전력 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(SoC) 프로세서, 센서 및 특수 용도의 집적 회로와 같은 전기 회로를 포함할 수 있다. 또한, 다이(101)는 다이(101) 내에서 회로 사이의 전기적 컨택을 제공하기 위한 마이크로 범프(109)와 인터 포저(107)의 표면 상에 컨택 패드를 포함할 수 있다.
인터포저(107)는 인터포저(107)의 일면으로부터 반대면까지 전기적 도전 경로를 제공하는 관통 실리콘 비아(TSVs)를 구비하는 실리콘 웨이퍼와 같은 반도체 웨이퍼를 포함할 수 있다. 인터포저(107)는 패키징 기판(103)에 대해 전기적 및 기계적 컨택을 형성하기 위한 백사이드 범프(117)를 더 포함할 수 있다. 다른 예시적인 시나리오에서, 인터포저(107)는 예를 들어 500 x 500 mm의 차원 상에서 대형 패널 포맷을 가능하게 할 수 있는 유리 또는 유기 라미네이트 물질을 포함할 수 있다.
패키징 기판(103)은 인터포저(107), 다이(101), 수동 디바이스(105) 및 리드(lid, 103)에 대한 기계적인 지지 구조를 포함할 수 있다. 패키징 기판(103)은 예를 들어, 외부 디바이스와 회로에 대한 전기적 컨택을 제공하기 위해 하면 상에 솔더볼(111)을 포함할 수 있다. 패키징 기판(103)은 인터포저(107) 상에 백사이드 범프(117)를 수용하기 위해 구성된 패드를 통해 솔더볼로부터 다이(101)까지 도전 경로를 제공하기 위해 비도전성 물질에서 도전성 트레이스(conductive traces)를 포함할 수 있다. 추가적으로, 패키징 기판(103)은 솔더볼(111)을 수용하기 위한 패드(119)를 포함할 수 있다. 패드(119)는 패키징 기판(103)과 솔더볼(111)의 사이에서 적절한 전기적 및 기계적 컨택을 제공하기 위해 예를 들어, 하나 또는 이상의 언더 범프 메탈을 포함할 수 있다.
수동 디바이스(105)는 다이(101)에서 디바이스 및 회로에 대해 기능을 제공할 수 있는 예를 들어, 저항, 커패시터 및 인덕터와 같은 전기 디바이스들을 포함할 수 있다. 수동 디바이스(105)는 고가의 커패시터 또는 인덕터처럼 다이(101) 내 집적 회로들에서 집적되기 어려운 디바이스들을 포함할 수 있다. 다른 예시적 시나리오에서, 수동 디바이스(105)는 다이(101)에 대해 하나 또는 이상의 클럭 신호를 제공하기 위한 하나 또는 이상의 크리스탈 오실레이터를 포함할 수 있다.
리드(lid, 113)는 라드(110)와 패키징 기판(103)에 의해 정의된 캐비티 내에서 디바이스에 대한 밀봉을 제공할 수 있다. 열적 인터페이스는 접착제로서 동작할 수 있는 열적 인터페이스 물질(118)을 통해 다이(101)의 외부로 리드(113)에 열 전달을 위해 생성될 수 있다.
일 예시의 시나리오에서, 패키지(100)는 인터포저가 여전히 인터포저 다이의 전체 웨이퍼의 부분일 때 인터포저(107)에 대해 다이(101)를 일차 본딩함으로써 제조될 수 있고, 매스 리플로우 또는 열 압착 프로세스를 이용하여 본딩될 수 있다. 부착된 다이(101)를 구비한 인터포저 웨이퍼는 이후 조립을 위해 처리될 수 있다. 예를 들어, 인터포저 웨이퍼는 박화(thinning)될 수 있고, 백사이드 범프(117)가 형성될 수 있다. 또한, 인터포저 웨이퍼에서 개별적인 인터포저 다이 상에 다이(101)를 인캡슐레이션하기 위해 이용되는 몰드 프로세스의 이전에 캐필러리 언더필 물질은 다이(101)와 인터포저의 사이에 위치할 수 있다.
다이(101)와 인터포저 웨이퍼를 포함하는 어셈블리는 싱귤레이트될 수 있고, 싱귤레이트된 어셈블리는 다음으로 매스 플로우 또는 열 압착 중 하나를 이용하여 패키징 기판(103)에 본딩될 수 있다. 리드(113)는 밀봉을 제공하고 회로를 외부 환경으로부터 보호하기 위해 본딩된 어셈블리에 위치될 수 있다. 최종적으로, 적절한 전기적 연결이 이루어졌는지 단락 또는 개방된 회로가 없는지 증명하기 위해 전기적 테스트가 본딩 프로세스에 후속하여 수행될 수 있다.
도 1b는 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 및 스택된 다이를 구비한 집적 회로 패키지를 도시한 개략도이다. 도 1b를 참조하면, 다이(101), 패키징 기판(103), 수동 디바이스(105), 인터포저(107), 다이나믹 랜덤 억세스 메모리(DRAM)(121)의 스택을 포함하는 패키지(150)가 도시된다. 다이(101), 패키징 기판(103), 수동 디바이스(105) 및 인터포저(107)는 예를 들어 대략적으로 도 1a에 대하여 설명된 대로일 수 있으며, 다만 다른 다이(101) 및 DRAM(121)의 스택에 대한 전기적인 전도도에서 차이가 있을 수 있다.
DRAM(121)은 다이(101) 내에서 또는 패키지(150)에 대한 외부에서 회로를 위해 고밀도 메모리를 제공하기 위한 다이의 스택을 포함할 수 있다. DRAM(121)은 반대로(front-to-back) 스택될 수 있으며, 따라서 개별적인 다이의 사이에 전기 전도도를 제공하기 위한 TSV들을 포함한다.
예시적인 시나리오에서, 패키지(150)는 여전히 웨이퍼 형태에 있을 때, 예를 들어 개별적인 인터포저 다이로 싱귤레이션 되기 전에 인터포저(107)에 대해 다이(101)와 DRAM(121)을 일차 본딩함으로써 제조될 수 있다. 다이(101) 및 DRAM(121)은 매스 리플로우 또는 열 압착 프로세스를 이용하여 본딩될 수 있다. 인터포저 웨이퍼 및 본딩된 다이는 패키징 기판(103)에 본딩되기 전에 개별적인 기능적인 다이/인터포저 다이 어셈블리들로 싱귤레이션될 수 있다. 또한, 캐필러리 언더필 프로세스가 기계적 및 절연 목적을 위해 본딩 프로세스에 후속할 수 있다. 전기적 테스트가 적절한 전기적 연결이 이루어졌는지 단락 또는 개방회로가 없는지 증명하기 위해 본딩 프로세스를 후속하여 수행될 수 있다.
도 1c 내지 도 1e는 본 발명의 일 실시예에 따른 접착 필름을 이용한 다수의 다이를 본딩하기 위한 예시적인 단계들을 도시한다. 도 1c를 참조하면, 다수의 다이(121) 및 접착층(129)가 도시된다. 다수의 다이(121) 각각은 다른 다이에 대한 다음 본딩을 위해 금속 인터커넥트(123)를 포함할 수 있다. 다른 예시적인 시나리오에서, 금속 인터커넥트(123)는 예를 들어, 마이크로 범프 또는 구리 필러를 포함할 수 있다.
접착 필름(129)은 예를 들면, 도 1c에 도시된 것처럼, 다수의 다이(121)에 본딩될 수 있는 접착 테이프를 포함할 수 있다. 접착 필름(129)은 웨이퍼 내에서 다수의 다이를 다른 다이에 부착하기 위한 임시적인 접착제일 수 있다. 예를 들어, 인터포저(127)는 개별적인 인터포저 다이의 웨이퍼를 포함할 수 있다(인터포저(127)가 "인터포저 웨이퍼"를 포함하는 경우). 도 1c는 3개의 다이로 구성된 다수의 다이(121)를 도시하나, 더 많거나 더 적은 다이(하나의 다이 포함)도 역시 가능하며 고려될 수 있다.
선택적인 언더필 물질(125)은 접착 필름(129)을 이용하여 인터포저(127)에 다수의 다이(121)를 본딩하기 전에 도 1d에서 언더필 물질(125)에 의해 도시된 것처럼, 인터포저 웨이퍼(127) 상에 위치될 수 있다. 언더필 물질(125)은 예를 들어 열 압착 본딩 프로세스를 위한 것일 수 있고, 이후의 열 압착 본딩 프로세스 동안 스냅 큐어(snap cure)를 통해 순간적인 언더필을 허용할 수 있다. 이것은 다이(121) 각각을 위한 개별적인 위치 및 언더필 프로세스와 비교할 때, 싱글 언더필 프로세스가 다수의 다이(121)를 위해 사용될 수 있기 때문에 본딩 수율을 향상시킬 수 있다. 다수의 다이(121)는 상부를 향하도록 위치하여, 금속 인터커넥트(123)가 수용하는 다이에 연결될 수 있다.
접착 필름(129) 상의 다수의 다이(121)는 도 1d 및 도 1e에 도시된 것처럼, 인터포저(127) 상에 위치될 수 있고, 접착 필름(129) 상에서 다수의 다이(121)의 초기 위치는 인터포저(127)와 함께 다수의 다이(121)의 이격(spacing) 및 정렬(alignment)의 미세한 제어를 가능하게 할 수 있다. 인터포저(127)는 금속 인터커넥트(123)를 수용하기 위한 금속 패드(131)를 포함할 수 있다. 일단 다수의 다이(121)가 인터포저(127) 상에 위치되면, 열 압착 공정이 금속 인터커넥트(123) 및 금속 패드(131) 사이에서 적절한 전기적 및 기계적 본딩을 위해 수행될 수 있다. 일단 본딩이 되면, 도 1e에 도시된 구조를 도출하도록 접착 필름(129)은 제거될 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 다이 대 웨이퍼 일차 본드 구조에서 예시적인 단계들을 도시한다. 도 2a를 참조하면, 인터포저 웨이퍼(201) 및 다수의 다이(203A-203C)가 도시되어 있다. 다이(203A-203C)는 하나 또는 이상의 반도체 웨이퍼로부터 분리된 직접회로 다이를 포함할 수 있다. 다이(203A-203C)는 예를 들어, 디지털 신호 프로세서(DSPs), 네트워크 프로세서, 전력 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(SoC) 프로세서, 센서 및 특수 용도의 집적 회로와 같은 전기 회로를 포함할 수 있다. 또한, 다이(203A-203C)는 다이(203A-203C)에서 회로와 인터포저 웨이퍼(201)의 표면 상의 전면 패드(209)의 사이에서 전기적 컨택을 제공하기 위한 마이크로 범프(205)를 포함할 수 있다.
인터포저 웨이퍼(201)는 다수의 개별적인 인터포저 다이를 포함할 수 있고, 그 각각은 다이(203A-203C)와 같은 하나 또는 이상의 다이에 결합될 수 있다. 인터포저 웨이퍼(201)는 다이(203A-203C)에 전기적 컨택을 제공하기 위한 전면 패드(209)를 역시 포함할 수 있다. 또한, 인터포저 웨이퍼(201)는 일단 인터포저 웨이퍼(201)가 박화(thinning)되면, 인터포저의 일면으로부터 나머지로 전기적인 도전성 경로를 제공하기 위한 관통 실리콘 비아(TSVs, 207)를 포함할 수 있다.
다이(203A-203C)는 인터포저 웨이퍼(201) 상에 위치되고, 예를 들어, 열 압착 본딩 기법을 이용하여 본딩될 수 있다. 다른 예시적인 시나리오에서, 매스 리플로우 프로세스가 다이(203A-203C)를 본딩하기 위해 이용될 수 있다. 비도전성 페이스트(NCP)는 본딩을 형성하는 것을 보조하기 위해 이용될 수 있다. 또한, 캐필러리 언더필이 적용될 수 있고, 다이(203A-203C) 및 인터포저 웨이퍼(201) 사이의 부피를 채울 수 있다. 도 2b는 언더필 물질(210)를 구비한 인터포저 웨이퍼(201)에 본딩된 다이(203A-203C)를 도시한다.
도 2c에 도시된 것과 같이, 다이(203A-203C) 사이의 공간은 몰드 물질(211)로 채워질 수 있다. 몰드 물질(211)은 인터포저 웨이퍼(201)에 본딩된 다이에 대해 비도전성 구조적 지지를 제공하고, 이후 프로세싱 단계들 및 개별적인 패키지로 분리될 때(diced), 다이를 보호하는 예를 들어, 폴리머 물질을 포함할 수 있다. 예시적인 시나리오에서, 인터포저 웨이퍼(201)는 TSV를 노출시키기 위해 후면 폴리싱 또는 그라인드를 이용하여 박화(thinning)될 수 있다.
다른 예시적인 시나리오에서, 인터포저 웨이퍼(201)는 TSV가 여전히 조금 커버된 곳에서 두께에 대해 박화(thinning)될 수 있고, TSV를 커버하는 영역에서 선택적으로 에칭될 수 있다. 보호층이 그 이후 잔존하는 실리콘의 상부로 증착되고 노출된 TSV의 폴리싱이 TSV의 개선된 컨택을 위해 수행될 수 있다. 또한, 금속 패드가 폴리싱된 TSV에 후면 범프(213)와의 보다 좋은 컨택을 위해 증착될 수 있다.
인터포저 웨이퍼(201)가 박화(thinning)된 이후, 도 2d에 도시된 것처럼, TSV와 패키징 기판처림 이후에 본딩되는 기판의 사이에서 컨택을 형성하기 위해 후면 범프(213)가 증착될 수 있다.
몰딩된 어셈블리는 반응성 이온 에칭, 플라스마 에칭(예를 들어, 유도 결합 플라스마), 레이저 컷팅 또는 기계적인 소잉과 같은 컷팅 기법을 이용하여 싱귤레이션될 수 있다. 예시적인 시나리오에서, 몰딩된 어셈블리는 부분적으로 컷팅될 수 있고, 다이의 기계적인 분해(pulling apart)를 통해 분리된다.
다이(203A-203B) 및 인터포저(201A)를 포함하는 싱귤레이트된 몰딩된 다이/인터포저 어셈블리는 그 다음으로 도 2e에 도시된 것처럼 후면 범프(213)를 통해 패키짇 기판(215)에 본딩될 수 있다. 패키징 기판(215)은 인터포저 다이(210A)에 후면 범프(214)과 컨택을 형성하고 도 2f에서 도시된 것처럼 솔더불(227)의 이후 위치를 위한 컨택 패드(219)를 포함할 수 있다.
또한, 리드(221)는 패키징 기판(215)의 표면에서 접착제(225)로 이루어진 밀봉을 갖는 패키지 어셈블리 상에 위치될 수 있고, 역시 열적 인터페이스 물질을 포함할 수 있다. 따라서, 리드(221)는 열적 히트 싱크 목적을 위해 다이(203A, 203B)의 상면에 컨택을 형성할 수 있다. 솔더볼(227)은 예를 들어, 인쇄 회로 기판과 전기적 및 기계적 컨택을 형성하기 위한 금속 구체를 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본딩 프로세스에서 예시적인 단계들을 도시한 개략도이다. 도 3을 참조하면, 다이 대 인터포저 웨이퍼 어태치 및 언더필 단계(301A)로 시작되는 다이 대 인터포저 웨이퍼 프로세스가 도시되어 있다. 하나 또는 이상의 다이는 예를 들어, 열 압착 기법을 이용하여 본딩될 수 있다. 추가적인 다이도 역시 다음의 다이 대 인터포저 웨이퍼 어태치 및 언더필 단계(301B)에서 도 1b에 도시된 DRAM 스택(121)에 의해 도시된 것과 같은 일차 본딩된 다이 또는 도 1a에 도시된 인터포저 웨이퍼에 본딩된다.
캐필러리 언더필 프로세스는 본딩 프로세스에 후속하여 이용될 수 있고, 컨택들 사이에서 절연 배리어를 제공할 수 있고 다이와 인터포저 웨이퍼 사이의 부피를 채울 수 있다. 프로세스는 열 압착 기법으로 제한되지 않는다. 따라서, 예를 들어 매스 리플로우 프로세스가 이용될 수 있다. 열 압착 본딩 기법은 40 또는 이하 마이크론 피치에서 유리할 것이고, 예를 들어 고유전율 유전층(high-k dielectric layer) 박리와 같은 화이트 범프(white bump)는 열 압착 본딩으로 제거될 수 있다. 또한, 열 압착 본딩으로 평탄도(flatness)가 개선되어 과도한 갭에 기인한 더 적은 개방 회로로 귀결된다.
몰딩 단계(303)는 후면 마무리 단계(305)에서 TSV를 노출시키기 위해 인터포저 기판을 박화(thinning)하기 전에 다이/인터포저 어셈블리를 패키징하는데 이용될 수 있다. 또한, 후면 컨택이 인터포저 웨이퍼에서 노출된 TSV에 적용될 수 있다.
몰딩된 다이/인터포저 웨이퍼 어셈블리는 싱귤레이션 단계(307)에서 인터포저 다이 어셈블리 상에 다수의 몰딩된 다이로 싱귤레이션될 수 있다. 싱귤레이션은 예를 들어, 레이저 컷팅, 플라스마 에칭, 반응성 이온 에칭 또는 소잉 기법을 통해 수행될 수 있다.
싱귤레이션된 어셈블리는 증착된 후면 컨택을 이용하여 단계(309)에서 패키징 기판에 부착될 수 있다. 다이/인터포저/패키징 기판 어셈블리는 인터포저 다이 대 패키징 기판 컨택이 리플로우되어 적절한 전기적 및 물리적 컨택을 야기하는 리플로우 단계(311)에 들어갈 수 있다. 이것은 인터포저 다이와 패키징 기판의 사이의 부피에 오염을 방지하기 위해 컨택들의 사이에 절연 물질을 공급하고 보이드(void)를 채우는 캐필러리 언더필 프로세스에 의해 후속될 수 있다.
마지막으로, 본딩된 패키지는 본딩된 다이 내에서 전자 회로의 성능을 평가하고 본딩 프로세스에서 만들어진 전기적 컨택을 테스트하기 위해 최종 테스트 단계(315)에 들어갈 수 있다.
도 4는 본 발명의 일 실시예에 따른 기계적 평탄화 장치를 도시한 다이어그램이다. 도 4를 참조하면, 보트(401), 칩(403), 다수의 다이(405) 및 인터포저(407)이 도시되어 있다. 보트(401)는 다이/인터포저 어셈블리가 칩(403)에 의해 위치되고 고정될 수 있는 강한 지지 구조를 포함할 수 있다. 보트(401)는 예를 들어 다이/인터포저 어셈블리의 프로세싱에 사용되는 200℃ 이상의 고온을 견딜 수 있다.
다수의 다이(405)는 보트(401)에 위치되기에 앞서서 예를 들면 열 압착 본딩 기법을 이용하여 인터포저(407)에 본딩될 수 있다. 보트(401), 다수의 다이(405) 및 인터포저(407)의 온도가 높아짐에 따라, 다수의 다이(405)와 인터포저(407)를 포함하는 어셈블리의 만곡은 어셈블리의 외부 가장자리에서 아래로 향하는 힘을 제공하는 칩(403)으로 납작해질 수 있다. 만곡이 0에 접근함에 따라, 수평 방향에서 증가된 길이는 칩(403)의 하부에서 슬라이딩에 의해 수용될 수 있다. 또한, 보트(401)는 칩(403)의 아래로 향하는 힘과 함께 기계적인 지지를 제공하여, 어셈블리를 평탄화시킨다.
보트(401) 및 칩(403)은 평소 방식에서 가열을 위한 부분적으로 조립된 패키지를 허용할 수 있으나, 다이/인터포저 어셈블리가 증가된 온도에 따라 평평하게 된 때, 보트(401) 및 칩(403)은 부분적으로 조립된 패키지를 고정하고, 가열하는 동안 그것을 납작하게 하고, 온도가 높아짐에 따라 실리콘 인터포저의 평평도를 유지하여, 휨 현상(warpage)의 통상적인 진행을 반대한다.
도 5는 본 발명의 일 실시예에 따른 진공 평탄화 장치를 도시한 다이어그램이다. 도 5를 참조하면, 보트(501), 다수의 다이(505), 인터포저(507), 진공 실링 링(1009), 진공 채널(511), 밸브(513) 및 진공 서플라이(515)가 도시된다.
예시적인 시나리오에서, 보트(501)는 다수의 다이(505)와 인터포저(507)를 포함하는 부분적으로 조립된 패키지를 납작하게 하기 위한 진공 시스템을 포함한다. 진공 기계 시스템은 부분적으로 조립된 패키지가 평소 방식에서 가열되는 것을 허용하나, 부분적으로 조립된 패키지가 평평하게 된 때, 진공 기계 시스템은 가열 동안 평평해진 구성에서 부분적으로 조립된 패키지를 고정하고, 온도가 증가함에 따라 실리콘 인터포저(507)의 평평도를 유지한다.
진공은 상온 또는 약간 상승된 온도에서 밸브(513) 및 진공 채널(511)을 통한 진공 서플라이(515)를 이용하여 적용될 수 있고, 고온 실링 링(509)을 이용하여 유지되어 진공 기계적 보트(501)는 표준 리플로우 퍼니스를 통해 이동할 수 있고 인터포저 실리콘 상면 평탄도를 유지하기 충분한 진공을 유지할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 큰 후면 범프를 구비한 웨이퍼를 디본딩하기 위한 예시적인 단계들을 도시한다. 도 6a를 참조하면, 캐리어 웨이퍼(601), 후면 범프를 갖는 웨이퍼(603) 및 폴리머(607)를 보여준다.
웨이퍼(603)는 예를 들어, 전자장치(또는 기능적), 디본딩 프로세스에서 충격에 대해 민감할 수 있는 큰 후면 범프(605)를 포함하는 웨이퍼 또는 인터포저 웨이퍼를 포함할 수 있다. 따라서, 폴리머층(607)은 디본딩 프로세스 동안 후면 범프(605)를 보호하기 위해 적용될 수 있다. 폴리머층(607)은 예를 들어, 레지스트 물질이나 접착 필름 또는 테이프를 포함할 수 있고 후면 범프(605) 상에서 웨이퍼(603)에 적용될 수 있다.
진공 기법을 이용하는 등으로 캐리어 웨이퍼(601)와 폴리머층(607)의 상면에 대한 이후의 척 부착이 도 6b에 도시된다. 상부 척(609A)은 일 수평 방향에서 이동될 수 있는 반면, 하부 척(609B)은 웨이퍼(603)로부터 개별적인 캐리어 웨이퍼(601)에 대해 반대 방향으로 이동될 수 있다. 폴리머층(607)은 후면 범프(605)에 직접적으로 인가될 때 부족한 밀봉이 될 수 있는 표면에 대해 적절한 진공 밀봉을 가능하게 할 수 있다.
도 6c는 캐리어 웨이퍼(601)로부터 디본딩에 후속하는 결과 구조를 도시한다. 웨이퍼(601)로부터 잔존하는 어떠한 접착제 잔여물도 상부 척(609A)에 여전히 부탁된 채로 세정 프로세스에서 제거될 수 있다.
세정된 구조는 예를 들어 도 6d에서 도시된 것처럼, 후면 범프(605)가 상부를 향하게 하여 필름 프레임(611)에 고정될 수 있다. 폴리머층(607)은 표면 세정에 후속되어 화학적으로 또는 열적으로 제거될 수 있고, 예를 들어, 도 6e에서 도시된 본딩된 웨이퍼(603)를 도출한다. 필름 프레임(611)은 추가적인 프로세싱 및 본딩된 웨이퍼(603)의 이송의 편의를 가능하게 한다.
도 7은 본 발명의 일 실시예에 따른 패턴된 언더필층을 사용한 다이 본딩을 도시한 다이어그램이다. 도 7을 참조하면, 마이크로 범프(703)를 구비한 상부 다이(701) 및 컨택 패드(707)와 언더필층(709)을 포함하는 하부 다이(705)가 도시된다.
예시적인 시나리오에서, 마이크로 범프(703)는 예를 들어, 구리 필러를 포함할 수 있고, 하부 다이(705)에서 컨택 패드(707)에 대응할 수 있다. 다른 예시적인 시나리오에서, 하부 다이(705)가 싱글 다이로 도시되어 있으나, 싱글 다이의 반대로 인터포저 웨이퍼(705)에 본딩된 다수의 상부 다이(701)를 구비한 다이의 전체 웨이퍼를 포함할 수 있다. 언더필층(709)은 예를 들어 상부 다이(701)인 다음 레벨 다이가 본딩될 하부 다이(705)의 상면에 적용된 폴리머를 포함할 수 있다. 폴리머는 후속하는 언더필 프로세스를 필요로 하지 않는 다이 양면에 흐르고 본딩될 리패시배이션(re-passivation) 또는 미리 적용된 언더필을 포함할 수 있다.
또한, 언더필층(709)은 예를 들어, 언더필층(709)에 웰(well)을 형성하는 것에 의해 하부 다이(705)에서 적절한 컨택 패드(707)을 노출시키기 위한 포토리소그래피 기법 또는 레이저 어블레이션(laser ablation)을 이용하여 패턴될 수 있다. 노출된 패드는 상부 다이(701)를 하부 다이(705)에 정렬하는데 사용될 수 있다. 다이는 예를 들어, 열 압착이나 매스 리플로우 기법을 이용하여 본딩될 수 있다. 플럭스 딥(flux dip)은 일면에서부터 나머지로 솔더의 적심(wetting)에서 도움을 주기 위해 이용될 수 있고, 언더필은 상부 및 하부 다이 표면 모두에 대해 "스냅-경화(snap-cure)" 또는 밀봉할 수 있다. 또한, 언더필은 본딩 프로세스 동안 마이크로 범프(703)와 컨택 패드(707)의 주변 및 하부로 흐를 수 있다.
본 발명의 일 실시예에서, 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지(100, 150)을 위한 방법 및 시스템이 개시된다. 이와 관련하여, 본 발명의 양상들은 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603)에 대해 전자 디바이스를 포함하는 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)를 본딩하는 것과, 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701) 및 인터포저 웨이퍼의 사이에 언더필 물질(210, 217, 709)를 적용하는 것을 포함한다. 몰드 물질(211, 303)은 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)를 인캡슐레이션하기 위해 적용될 수 있다.
인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603))는 관통 실리콘 비아(TSVs)를 노출시키기 위해 박화(thinning)될 수 있는 인터포저 웨이퍼(603)와, TSV를 노출시키기 위해 적용될 수 있는 금속 컨택(213, 707)을 포함할 수 있다. 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603))는 각각이 하나 또는 이상의 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)와 인터포저 다이(107, 201A, 407, 507, 705)를 포함하는 다수의 어셈블리(100, 150)를 생성하기 위해 싱귤레이트될 수 있다.하나 또는 이상의 다수의 어셈블리는 하나 또는 이상의 패키징 기판(103)에 본딩될 수 있다. 다수의 다이(101, 121, 203A-203C, 405, 505, 701)은 접착 필름(611)을 사용하는 본딩을 위해 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603) 상에 위치될 수 있다.
인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603)는 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법 및 플라스마 에칭 프로세스를 이용하여 싱귤레이트될 수 있다. 언더필 물질(210, 217, 709)는 캐필러리 언더필 프로세스를 이용하여 적용될 수 있다. 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)는 매스 리플로우 프로세스 또는 열 압착 프로세스를 이용하여 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603)에 본딩될 수 있다.
하나 또는 이상의 추가적인 다이(101, 121, 203A-203C, 405, 505, 701)는 매스 리플로우 프로세스 또는 열 압착 프로세스를 이용하여 다수의 다이(101, 121, 203A-203C, 405, 505, 701)에 본딩될 수 있다. 몰드 물질(211, 303)은 폴리머를 포함할 수 있다. 하나 또는 이상의 추가적인 다이(101, 121, 203A-203C, 405, 505, 701)은 다수의 반도체 다이(101, 121, 203A-203C, 405, 505)에 결합하기 위한 마이크로 범프를 포함할 수 있다.
본 발명은 특정 실시예를 참조하여 설명되었으나, 본 기술 분야에서 통상의 지식을 가진 사람에 의해 다양한 변경이 이루어질 수 있고 등가물이 본 발명의 범위로부터 벗어남이 없이 대체될 수 있음이 이해될 것이다. 또한, 많은 변형이 본 발명의 개시에 대해 그 범위로부터 벗어남이 없이 특정 상황 또는 물질을 적용하기 위해 이루어질 수 있다. 따라서, 본 발명은 개시된 특정 실시예들에 국한되지 않고 첨부되는 청구항의 범위 내에 있는 모든 실시예를 포함하도록 의도된다.

Claims (20)

  1. 반도체 패키징을 위한 방법에 있어서,
    전자 디바이스를 포함하는 다수의 반도체 다이를 인터포저 웨이퍼에 본딩하고;
    상기 다수의 반도체 다이와 상기 인터포저 웨이퍼의 사이에 언더필을 적용하고;
    상기 다수의 반도체 다이를 인탭슐레이션하는 몰드 물질을 적용하고;
    관통 실리콘 비아(TSV)를 노출시키기 위해 상기 인터포저 웨이퍼를 박화(thinning)하고;
    각각이 하나 또는 이상의 상기 다수의 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 생성하기 위해 상기 인터포저 웨이퍼를 싱귤레이션하고; 및
    상기 다수의 어셈블리를 하나 또는 이상의 패키징 기판에 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  2. 제 1 항에 있어서,
    상기 다수의 다이를 접착 필름을 이용한 상기 본딩을 위해 상기 인터포저 웨이퍼 상에 위치시키는 것을 포함하는 반도체 패키징을 위한 방법.
  3. 제 1 항에 있어서,
    상기 인터포저 웨이퍼를 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법 및 플라스마 에칭 프로세스를 이용하여 싱귤레이션하는 것을 포함하는 반도체 패키징을 위한 방법.
  4. 제 1 항에 있어서,
    상기 언더필 물질은 캐필러리 언더필 프로세스를 이용하여 적용되는 반도체 패키징을 위한 방법.
  5. 제 1 항에 있어서,
    상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 매스 리플로우 프로세스(mass reflow process)를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  6. 제 1 항에 있어서,
    상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  7. 제 1 항에 있어서,
    하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 매스 리플로우 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  8. 제 1 항에 있어서,
    하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  9. 제 1 항에 있어서,
    상기 몰드 물질은 폴리머인 반도체 패키징을 위한 방법.
  10. 제 1 항에 있어서,
    하나 또는 이상의 추가적인 다이는 상기 다수의 반도체 다이에 결합하기 위한 마이크로 범프를 포함하는 반도체 패키징을 위한 방법.
  11. 반도체 패키징을 위한 방법에 있어서,
    다이 대 인터포저 웨이퍼 일차 본드 프로세스에서 반도체 패키지를 생성하고, 상기 프로세스는
    전자 디바이스를 포함하는 다수의 반도체 다이를 인터포저 웨이퍼의 전면에 본딩하고;
    상기 다수의 반도체 다이와 상기 인터포저 웨이퍼의 사이에 언더필 물질을 적용하고;
    상기 다수의 반도체 다이를 인캡슐레이션하기 위해 몰드 물질을 적용하고;
    관통 실리콘 비아(TSV)를 노출시키기 위해 상기 인터포저 웨이퍼를 박화(thinning)하고;
    상기 노출된 TSV에 대해 금속 컨택을 적용하고;
    각각이 하나 또는 이상의 상기 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 생성하도록 상기 인터포저 웨이퍼를 싱귤레이션하고; 및
    하나 또는 이상의 상기 다수의 어셈블리를 하나 또는 이상의 패키징 기판에 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  12. 제 11 항에 있어서,
    접착 필름을 이용하여 상기 본딩을 위해 상기 다수의 반도체 다이를 상기 인터포저 웨이퍼 상에 위치시키는 것을 포함하는 반도체 패키징을 위한 방법.
  13. 제 11 항에 있어서,
    상기 인터포저 웨이퍼를 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법 및 플라스마 에칭 프로세스를 이용하여 싱귤레이션하는 반도체 패키징을 위한 방법.
  14. 제 11 항에 있어서,
    상기 언더필 물질은 캐필러리 언더필 프로세스를 이용하여 적용되는 반도체 패키징을 위한 방법.
  15. 제 11 항에 있어서,
    상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 매스 리플로우 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  16. 제 11 항에 있어서,
    상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  17. 제 11 항에 있어서,
    하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 매스 리플로우 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  18. 제 11 항에 있어서,
    상기 하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
  19. 제 18 항에 있어서,
    상기 몰드 물질은 폴리머를 포함하는 반도체 패키징을 위한 방법.
  20. 반도체 패키징을 위한 방법에 있어서,
    다이 대 인터포저 웨이퍼 일차 본드 프로세스에서 반도체 패키지를 생성하고, 상기 프로세스는
    전자 디바이스를 포함하는 다수의 반도체 다이를 인터포저 웨이퍼의 전면에 본딩하고;
    상기 다수의 반도체 다이와 상기 인터포저 웨이퍼의 사이에 언더필 물질을 적용하고;
    상기 다수의 반도체 다이를 인캡슐레이션하기 위해 몰드 물질을 적용하고;
    관통 실리콘 비아(TSV)를 노출시키기 위해 상기 인터포저 웨이퍼를 박화(thinning)하고;
    상기 노출된 TSV에 대해 금속 컨택을 적용하고;
    각각이 하나 또는 이상의 상기 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 생성하도록 상기 인터포저 웨이퍼를 플라스마 에칭 프로세스를 이용하여 싱귤레이션하고; 및
    하나 또는 이상의 상기 다수의 어셈블리를 하나 또는 이상의 패키징 기판에 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.
KR1020157015867A 2012-11-15 2013-11-05 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키징을 위한 방법 KR101709029B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US13/678,012 US8796072B2 (en) 2012-11-15 2012-11-15 Method and system for a semiconductor device package with a die-to-die first bond
US13/678,058 2012-11-15
US13/678,046 US9040349B2 (en) 2012-11-15 2012-11-15 Method and system for a semiconductor device package with a die to interposer wafer first bond
US13/678,012 2012-11-15
US13/678,046 2012-11-15
US13/678,058 US9136159B2 (en) 2012-11-15 2012-11-15 Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
PCT/US2013/068510 WO2014078130A1 (en) 2012-11-15 2013-11-05 Semiconductor device package with a die to interposer wafer first bond

Publications (2)

Publication Number Publication Date
KR20150087301A true KR20150087301A (ko) 2015-07-29
KR101709029B1 KR101709029B1 (ko) 2017-02-21

Family

ID=50731611

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020177026182A KR20170107596A (ko) 2012-11-15 2013-11-05 다이 대 다이 일차 본드를 구비한 반도체 디바이스 패키지를 위한 방법 및 시스템
KR1020177027284A KR20170116185A (ko) 2012-11-15 2013-11-05 다이 대 다이 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지를 위한 방법
KR1020157015867A KR101709029B1 (ko) 2012-11-15 2013-11-05 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키징을 위한 방법
KR1020157015868A KR20150106877A (ko) 2012-11-15 2013-11-05 다이 대 다이 일차 본드를 구비한 반도체 패키지

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020177026182A KR20170107596A (ko) 2012-11-15 2013-11-05 다이 대 다이 일차 본드를 구비한 반도체 디바이스 패키지를 위한 방법 및 시스템
KR1020177027284A KR20170116185A (ko) 2012-11-15 2013-11-05 다이 대 다이 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지를 위한 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020157015868A KR20150106877A (ko) 2012-11-15 2013-11-05 다이 대 다이 일차 본드를 구비한 반도체 패키지

Country Status (2)

Country Link
KR (4) KR20170107596A (ko)
WO (2) WO2014078134A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220044903A (ko) * 2020-09-29 2022-04-12 캠브리콘 테크놀로지스 코퍼레이션 리미티드 패키지 구조, 장치, 보드 카드 및 집적회로를 레이아웃하는 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380343A1 (en) * 2014-06-27 2015-12-31 Raytheon Company Flip chip mmic having mounting stiffener
CN107408516A (zh) * 2015-02-11 2017-11-28 应美盛股份有限公司 使用Al‑Ge共晶接合连接组件的3D集成
US20200168527A1 (en) * 2018-11-28 2020-05-28 Taiwan Semiconductor Manfacturing Co., Ltd. Soic chip architecture
US20230326887A1 (en) * 2022-04-11 2023-10-12 Western Digital Technologies, Inc. Clamped semiconductor wafers and semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050054010A (ko) * 2003-12-03 2005-06-10 삼성전자주식회사 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법
US20070232026A1 (en) * 2006-03-21 2007-10-04 Promerus Llc Methods and materials useful for chip stacking, chip and wafer bonding
US20100133704A1 (en) * 2008-12-01 2010-06-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias
US20120074585A1 (en) * 2010-09-24 2012-03-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Interposer With Semiconductor Die and Build-Up Interconnect Structure on Opposing Surfaces of the Interposer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8642448B2 (en) * 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8994048B2 (en) * 2010-12-09 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of forming recesses in substrate for same size or different sized die with vertical integration
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US9620430B2 (en) * 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US8816495B2 (en) * 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050054010A (ko) * 2003-12-03 2005-06-10 삼성전자주식회사 적층형 반도체 칩 패키지 제조 공정에서의 인터포저 부착방법
US20070232026A1 (en) * 2006-03-21 2007-10-04 Promerus Llc Methods and materials useful for chip stacking, chip and wafer bonding
US20100133704A1 (en) * 2008-12-01 2010-06-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias
US20120074585A1 (en) * 2010-09-24 2012-03-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Interposer With Semiconductor Die and Build-Up Interconnect Structure on Opposing Surfaces of the Interposer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220044903A (ko) * 2020-09-29 2022-04-12 캠브리콘 테크놀로지스 코퍼레이션 리미티드 패키지 구조, 장치, 보드 카드 및 집적회로를 레이아웃하는 방법

Also Published As

Publication number Publication date
WO2014078130A1 (en) 2014-05-22
KR20170116185A (ko) 2017-10-18
WO2014078134A3 (en) 2014-07-10
KR20170107596A (ko) 2017-09-25
KR20150106877A (ko) 2015-09-22
KR101709029B1 (ko) 2017-02-21
WO2014078134A2 (en) 2014-05-22

Similar Documents

Publication Publication Date Title
US10283400B1 (en) Semiconductor device package and manufacturing method thereof
US10090234B2 (en) Semiconductor device package and manufacturing method thereof
US8796072B2 (en) Method and system for a semiconductor device package with a die-to-die first bond
US11749577B2 (en) IC package including multi-chip unit with bonded integrated heat spreader
US10714378B2 (en) Semiconductor device package and manufacturing method thereof
WO2015183959A1 (en) Structure and method for integrated circuits packaging with increased density
JP2013526066A (ja) 低減されたダイ歪みアッセンブリのためのパッケージ基板のためのｃｔｅ補償
KR101709029B1 (ko) 다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키징을 위한 방법
TWI548009B (zh) 用於針對晶圓上晶片組件的暫時性晶圓模製的方法
US9627353B2 (en) Method of manufacturing a semiconductor package
WO2014078133A1 (en) Wafer molding for chip-on-wafer assembly

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 4