CN113178440A - 一种陶瓷基双面rdl 3d封装方法及结构 - Google Patents
一种陶瓷基双面rdl 3d封装方法及结构 Download PDFInfo
- Publication number
- CN113178440A CN113178440A CN202110332605.0A CN202110332605A CN113178440A CN 113178440 A CN113178440 A CN 113178440A CN 202110332605 A CN202110332605 A CN 202110332605A CN 113178440 A CN113178440 A CN 113178440A
- Authority
- CN
- China
- Prior art keywords
- ceramic
- rdl
- layer
- ceramic substrate
- cavity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 116
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 239000010408 film Substances 0.000 claims description 61
- 239000002184 metal Substances 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 54
- 239000002131 composite material Substances 0.000 claims description 50
- 239000010409 thin film Substances 0.000 claims description 22
- 238000001465 metallisation Methods 0.000 claims description 21
- 238000002360 preparation method Methods 0.000 claims description 15
- 238000007639 printing Methods 0.000 claims description 12
- 238000003466 welding Methods 0.000 claims description 11
- 238000003475 lamination Methods 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- 238000005245 sintering Methods 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 238000000227 grinding Methods 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 4
- 238000005476 soldering Methods 0.000 claims description 4
- 238000000462 isostatic pressing Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 238000004080 punching Methods 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 230000003746 surface roughness Effects 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000011800 void material Substances 0.000 claims description 3
- 238000003491 array Methods 0.000 claims description 2
- 238000005266 casting Methods 0.000 claims description 2
- 239000002002 slurry Substances 0.000 claims description 2
- 238000009987 spinning Methods 0.000 claims description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 1
- 238000005219 brazing Methods 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 76
- 230000010354 integration Effects 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- SWPMTVXRLXPNDP-UHFFFAOYSA-N 4-hydroxy-2,6,6-trimethylcyclohexene-1-carbaldehyde Chemical compound CC1=C(C=O)C(C)(C)CC(O)C1 SWPMTVXRLXPNDP-UHFFFAOYSA-N 0.000 description 4
- NEIHULKJZQTQKJ-UHFFFAOYSA-N [Cu].[Ag] Chemical compound [Cu].[Ag] NEIHULKJZQTQKJ-UHFFFAOYSA-N 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910010293 ceramic material Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052593 corundum Inorganic materials 0.000 description 3
- JVPLOXQKFGYFMN-UHFFFAOYSA-N gold tin Chemical compound [Sn].[Au] JVPLOXQKFGYFMN-UHFFFAOYSA-N 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 229910001845 yogo sapphire Inorganic materials 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910015269 MoCu Inorganic materials 0.000 description 2
- -1 WCu Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011135 tin Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000005289 physical deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229910052573 porcelain Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000007582 slurry-cast process Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02373—Layout of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/111—Manufacture and pre-treatment of the bump connector preform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了高密度集成电路封装领域的一种陶瓷基双面RDL 3D封装方法及结构，包括具有多层布线结构的陶瓷基板，所述陶瓷基板内部通过厚膜TCV通孔实现电气垂直互连；所述陶瓷基板的正面制备有正面多层薄膜RDL层，正面多层薄膜RDL层上安装电子器件，且陶瓷基板的正面采用气密性结构封装；所述陶瓷基板的背面开设至少一个腔体，腔体的内部还设有电子器件；所述腔体内部以及陶瓷基板的背面形成有固化的介质层，所述介质层上制备有背面多层薄膜RDL层。本发明将有源芯片和无源器件等电子器件集成在封装结构上，不通过2.5D转接板即可实现高密度芯片的RDL，有效缩短芯片间电气传输的物理距离，降低传输损耗、提升电路带宽、降低系统热阻，提升布线密度。
Description
技术领域
本发明涉及高密度集成电路封装领域，具体是一种陶瓷基双面RDL 3D封装方法及结构。
背景技术
在当前军事环境下，小型化、轻量化、模块化、多功能已成为未来智能武器装备发展的必然趋势。目前，基于传统组装与封装技术的系统集成难以满足未来新型武器装备系统发展的需求。SiP(System-in-Package)技术可将多种工艺不兼容的异质芯片集成在一个封装结构中，以实现功能完整或某种功能的系统。相较于SoC(System on Chip)技术，SiP具有设计灵活、快捷、周期短、成本低等优点，可以很好的满足未来武器装备发展需求。SiP技术主要的研究重点在于2.5D转接板技术、异质互连、芯片堆叠等，其中硅基2.5D转接板、TSV等技术近年来多用于异质芯片的集成，可实现系统小型化、轻量化；但相应地，该类技术工艺难度较大，难以实现大规模系统集成，并在电磁屏蔽设计、可靠性、灵活性、成本、生产周期、系统散热等方面存在短板，进而影响系统性能。
发明内容
本发明的目的在于提供一种陶瓷基双面RDL 3D封装方法及结构，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种陶瓷基双面RDL 3D封装结构，包括具有多层布线结构的陶瓷基板，所述陶瓷基板内部通过厚膜TCV通孔实现电气垂直互连；所述陶瓷基板的正面制备有正面多层薄膜RDL层，正面多层薄膜RDL层上安装电子器件，且陶瓷基板的正面采用气密性结构封装；所述陶瓷基板的背面开设至少一个腔体，腔体的内部还设有电子器件；所述腔体内部以及陶瓷基板的背面形成有固化的介质层，所述介质层上制备有背面多层薄膜RDL层。
作为发明的一种改进方案，所述腔体内设置有厚膜TCV通孔、复合金属层的其中一个或两个；所述复合金属层印制在腔体内底面；当两个同时存在时，厚膜TCV通孔至少设有四个并分布在腔体内部四周，复合金属层通过厚膜TCV通孔与地连接。
上述封装结构的封装方法，包括以下步骤：
步骤1：制备具有腔体结构的陶瓷基板；
步骤2：对陶瓷基板的正面研磨抛光，使平整度≤5μm/mm，表面粗糙度≤0.08μm，在陶瓷基板的正面制备正面多层薄膜RDL层；
步骤3：在陶瓷基板背面的腔体中设置电子器件，电子器件包括有源芯片，在各腔体内部填充以及在陶瓷基板的背面涂覆绝缘介质，热处理后固化形成介质层，对介质层研磨抛光使有源芯片的电极露出，在介质层的表面制备背面多层薄膜RDL层；
步骤4：在正面多层薄膜RDL层上安装电子器件，然后在陶瓷基板的正面进行气密性封装，在背面多层薄膜RDL层上设置电气引出端；
步骤5：实现单个带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的制备。
作为发明的一种改进方案，多层薄膜RDL层的制备步骤如下：
步骤2.1：在陶瓷基板的正面或介质层的表面沉积金属种子层，光刻出符合设计要求的复合金属化图形二；
步骤2.2：在复合金属化图形二上旋涂绝缘介质，进行热处理；
步骤2.3：根据设计要求，在热处理后的绝缘介质上制作新的复合金属化图形二、薄膜TPV通孔图形和无源器件的一种或多种组合，并通过电镀加厚复合金属化图形二与薄膜TPV通孔图形，实现一层薄膜RDL层的制备；
步骤2.4；重复步骤2.2-2.3，完成多层薄膜RDL层的制备。
作为发明的一种改进方案，所述绝缘介质采用BCB或PI材料。
作为发明的一种改进方案，复合金属化图形二为Cu、Ti、Ni、Au、Sn中的一种金属或两种以上金属构成的合金。
作为发明的一种改进方案，步骤1具体包括以下步骤：
步骤1.1：将浆料流延成生瓷带，按设计要求对生瓷带进行裁片及冲孔；
步骤1.2：根据设计要求，在每层生瓷带上印制复合金属化图形一，同时向冲孔中填充金属以形成厚膜TCV通孔，在生瓷带上印制、内埋电子元件，实现板级IPD；
步骤1.3：根据设计要求，依次将每层生瓷带对准叠片，使用模具将叠片进行等静压、切割，进入烧结炉烧结成形，完成陶瓷基板的制备。
作为发明的一种改进方案，步骤1.2还包括，在生瓷带背面的腔体中印制复合金属层或制作厚膜TCV通孔或两者共同进行，所述复合金属层为栅格状金属层，栅格空隙率在0～50％。
作为发明的一种改进方案，所述电气引出端为BGA焊球/CCGA焊柱阵列。
作为发明的一种改进方案，在正面多层薄膜RDL层上通过金锡焊或银铜焊组装金属环框，采用平行缝焊或激光焊接将金属盖板焊接在金属环框上，实现对陶瓷基板正面的气密封装。
有益效果：本发明将MEMS、BiCMOS、GaAs、SAW等多类异质有源芯片和无源器件直接集成在封装结构上，无需通过2.5D转接板即可实现高密度芯片的RDL，有效缩短芯片间电气传输的物理距离，降低传输损耗、提升电路带宽、降低系统热阻，提升布线密度；该封装结构还可实现敏感器件的电磁屏蔽设计，可满足大规模数模混合电路或射频电路集成需求。
附图说明
图1是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的剖面图；
图2是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的俯视图；
图3是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的仰视图；
图4是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的多介质多层复合基板结构剖面图；
图5是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的组装示意图；
图6是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的基板方片示意图；
图7是本发明带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的工艺流程框图。
图中：1-多介质多层复合基板；2-BGA焊球/CCGA焊柱阵列；301-有源芯片一；302-有源芯片二；4-无源器件；5-金属环框；6-金属盖板；701-绝缘介质；702-介质层；8-PCB/陶瓷总基板；9-陶瓷基板；10-复合金属化图形一；11-厚膜TCV通孔；12-电容；13-电感；14-正面多层薄膜RDL层；15-复合金属层；16-地；17-复合金属化图形二；18-薄膜TPV通孔；19-薄膜电阻；20-背面多层薄膜RDL层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1，参见图1-5，一种陶瓷基双面RDL 3D封装结构，包括具有多层布线结构的陶瓷基板9，陶瓷基板9内部通过厚膜TCV通孔11实现电气垂直互连；陶瓷基板9的正面制备有正面多层薄膜RDL层14，正面多层薄膜RDL层14上安装有源芯片二302、无源器件4等电子器件，可通过金锡/银铜焊接组装金属环框5，在金属环框5上焊接金属盖板6，实现气密封装。陶瓷基板9的背面开设至少一个腔体，腔体的内部还设有电子器件，这里电子器件可以为有源芯片一301，也可以为有源芯片一301与无源器件的组合，有源芯片一301的数量根据需求设计，各有源芯片一301的型号可以不同；腔体内部以及陶瓷基板9的背面形成有固化的介质层702，介质层702上制备有背面多层薄膜RDL层20，并可焊接组装BGA焊球/CCGA焊柱阵列2作为3D封装结构的电气引出端。
本实施例可以将MEMS、BiCMOS、GaAs、SAW等多类异质有源芯片(有源芯片二302)和无源器件直接集成在封装结构上，无需通过2.5D转接板即可实现高密度芯片的RDL，有效缩短芯片间电气传输的物理距离，降低传输损耗、提升电路带宽、降低系统热阻，提升布线密度。并且将有源芯片一301埋置在腔体内，并在腔体内和陶瓷基板9的背面填充、涂覆绝缘介质701，形成介质层702，在介质层702上进行多层薄膜布线及IPD，可实现基板背面芯片电极扇出及高密度互连，最终实现双面多层RDL布线和无源器件集成。
实施例2，对于腔体，腔体内部可以设置厚膜TCV通孔11接地，或者在腔体内底面印制复合金属层15，实现金属互连结构。而根据设计需求，还可以将腔体设计为电磁屏蔽腔。电磁屏蔽腔中，复合金属层15与厚膜TCV通孔11同时存在，并且厚膜TCV通孔11的数量至少设有四个，设置在有源芯片一301的四周。从而使得厚膜TCV通孔11与复合金属层15构成电磁屏蔽结构，实现对有源芯片一301的保护。
实施例3，上述封装结构由以下步骤的封装方法制成，如图7所示，具体步骤如下：
步骤1：制备背部具有腔体结构的陶瓷基板；
具体地，步骤1包括以下步骤：
步骤1.1：将Al2O3/AlN浆料流延成Al2O3/AlN生瓷带，按设计要求对Al2O3/AlN生瓷带进行裁片及冲孔。
步骤1.2：根据设计要求，在每层生瓷带上印制复合金属化图形一10，同时向冲孔中填充Au、Ag、W、WCu、WTi、MoCu等金属以形成厚膜TCV通孔11，根据设计需求，在生瓷带背面的腔体中印制复合金属层15或制作厚膜TCV通孔11或两者共同进行，当同时进行时，该腔体可作为电磁屏蔽腔，并在生瓷带上印制、内埋置电子元件如电容12、电感13等，实现板级IPD。
复合金属层15与复合金属化图形一10可以是Au、Ag、W、WCu、WTi、MoCu中的一种或两种以上金属构成的合金，以网版印刷的方式单层或多层铺镀，便于与陶瓷材料匹配。为了避免影响复合金属层15在生瓷带烧结时与生瓷带的粘合性，复合金属层15为栅格状金属层，栅格空隙率在0～50％。厚膜TCV通孔11与地16(金属地层或接地端)连通，电磁屏蔽腔内的厚膜TCV通孔11的数量应≥4，以实现电磁屏蔽功能。
步骤1.3：根据设计要求，依次将每层生瓷带对准叠片，使用模具将叠片进行等静压、切割，进入烧结炉烧结成形，完成陶瓷基板9的制备。
因此，通过步骤1制备得到的陶瓷基板9采用Al2O3或AlN陶瓷材料为主材，由多片陶瓷生瓷带叠压后经高温/低温共烧形成。多层陶瓷起机械支撑作用，并同时作为多层布线中的绝缘介质。而在陶瓷基板9内部各层的正面、背面、侧面和底面分别网版印刷复合金属化图形一10，能够实现多层高密度布线。陶瓷基板9的各陶瓷层之间通过金属化的厚膜TCV通孔11连通，实现了各陶瓷层间的垂直电气互连。
步骤2：对陶瓷基板9的正面进行研磨处理，使陶瓷基板9的平整度≤5μm/mm，然后对陶瓷基板9的正面进行化学机械抛光处理，使表面粗糙度≤0.08μm，从而使金属能够附着在陶瓷基板9的表面。满足使用要求后在陶瓷基板的正面制备正面多层薄膜RDL层14，形成多介质多层复合基板1。
正面多层薄膜RDL层14的制备步骤如下：
步骤2.1：在陶瓷基板9的正面沉积金属种子层，光刻出符合设计要求的复合金属化图形二17。
步骤2.2：在复合金属化图形二17上由高速离心设备旋涂绝缘介质701，然后进行热处理烘干。绝缘介质701可采用BCB(苯并环丁烯)或PI(聚酰亚胺)等高分子材料，复合金属化图形二17为Cu、Ti、Ni、Au、Sn中的一种金属或两种以上金属构成的合金，与绝缘介质能够进行有效的匹配。
步骤2.3：根据设计要求，在烘干后的绝缘介质701上以物理沉淀或化学溅射方式铺镀成膜、光刻出新的复合金属化图形二17、薄膜TPV通孔18的图形，并通过电镀加厚复合金属化图形二17与薄膜TPV通孔18的图形，实现一层薄膜RDL层的制备。进一步地，还可以通过光刻、CVD沉积、磁控溅射、内埋置等工艺在薄膜RDL层的表面集成薄膜电阻19、电容、电感等无源器件，实现板级IPD。
步骤2.4；重复步骤2.2-2.3，完成多层薄膜RDL层的制备。各层绝缘介质701之间通过光刻形成复合金属化图形二17、薄膜TPV通孔18的图形，并在绝缘介质701上沉积Cu或Au等金属种子层，然后通过电镀加厚形成薄膜TPV通孔，以实现各层绝缘介质间的垂直电气互连。由于多层薄膜将有源芯片二302电极的节距拉大，并通过板级再分布RDL减少了电极数目，因此无需借助2.5D转接板，即可实现芯片电极的扇出和高密度互连布线。
步骤3：在腔体内部粘接或焊接安装有源芯片一301或与无源器件的组合，腔体中有源芯片一301的数量根据需求设置，不同有源芯片一301的型号可能不同，不同腔体中有源芯片一301的数量和型号也可能不同。在各腔体内部填充以及在陶瓷基板9的背面涂覆绝缘介质，热处理后固化形成介质层702，对介质层702研磨抛光使有源芯片一301的电极露出，重复步骤2.1-2.3，在介质层702的表面制备背面多层薄膜RDL层。由于腔体较薄，因此应尽量使有源芯片一301的表面与陶瓷基板9的背面高度差≤50μm，使得有源芯片一301凹在腔体中，便于绝缘介质701填充到腔体中，避免有源芯片一301从腔体中凸出来，导致介质层702整体加厚。
与正面多层薄膜RDL层的制备区别在于，本步骤中在介质层702的表面沉积金属种子层。通过在介质层702的表面进行多层薄膜布线及IPD，制备背面多层薄膜RDL层20，可实现基板背面有源芯片一301的电极扇出及高密度互连，最终实现多介质多层复合基板1的双面多层RDL布线和无源器件集成。
步骤4：通过步骤4使多介质多层复合基板1形成如图6所示的多处气密性封装结构，步骤4具体包括以下步骤：
步骤4.1：在正面多层薄膜RDL层14上通过金锡焊或银铜焊组装金属环框5，在正面多层薄膜RDL层14上倒扣焊或键合有源芯片二302、焊接或粘接无源器件4，有源芯片二302的bump、无源器件4通过复合金属化图形17、薄膜TPV通孔18与薄膜电阻19、陶瓷基板9等相连。有源芯片二302的数量可能为一个，也可能为多个，且不同有源芯片二302的型号可能相同，也可能不同。
由于在薄膜RDL层和HTCC/LTCC多层陶瓷基板的顶面和内部，通过光刻、CVD沉积、磁控溅射、印制、内埋置等工艺，集成电阻、电容、电感、滤波器等无源器件，实现IPD，因此可进一步提升陶瓷基双面RDL 3D封装结构的集成度，减小系统体积。
步骤4.2：采用平行缝焊或激光焊接将金属盖板6焊接在金属环框5上，形成气密性封装。步骤4.3：在背面多层薄膜RDL层20上焊接BGA焊球/CCGA焊柱阵列2作为电气引出端。
步骤5：对多介质多层复合基板1进行划片，每片实现单个带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的制备，根据系统使用要求，单个或多个陶瓷基双面RDL 3D封装结构可作为标准电路单元，通过倒扣焊与其他元件组装在PCB/陶瓷总基板8上，灵活实现系统的二次集成。
步骤5与步骤4也可以调换，即先对多介质多层复合基板1进行划片，再对每片的陶瓷基板的正面安装无源器件以及进行气密性封装。
本发明提供了一种基于陶瓷材料的带电磁屏蔽腔的双面RDL 3D封装方法，以及通过该封装方法制备的结构。本发明将有源芯片、无源器件等集成在一个双面RDL 3D陶瓷封装结构上，并在HTCC/LTCC多层陶瓷基板背面腔体内制作电磁屏蔽结构，无需通过2.5D转接板，即可实现多类异质芯片板级RDL、高密度互连布线和敏感芯片电磁屏蔽保护，亦可缩短器件间电气互连距离，降低传输损耗并提升电路带宽。同时，多个封装结构可在陶瓷方片上批量制作，最后通过切割、封口形成模块化3D封装，便于二次集成设计，可有效提高设计效率，降低生产成本，进而实现系统的小型化、轻量化、多功能、低成本设计。该3D封装结构既可作为一个独立的模块实现完整的功能，也可以二次集成多个3D封装结构提升系统总体性能。该3D封装结构囊括了HTCC/LTCC陶瓷工艺的多层布线和薄膜工艺高精度、高频特性的优点，通过双面多层薄膜RDL工艺解决高频、高精度布线问题；并通过HTCC/LTCC多层陶瓷基板实现电磁屏蔽结构、系统散热等问题。本发明为多类异质芯片集成系统提供高密度、多功能、标准化、模块化集成方案，符合未来系统小型化、高可靠、低成本的发展趋势。
虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
故以上所述仅为本申请的较佳实施例，并非用来限定本申请的实施范围；即凡依本申请的权利要求范围所做的各种等同变换，均为本申请权利要求的保护范围。
Claims (10)
1.一种陶瓷基双面RDL 3D封装结构，包括具有多层布线结构的陶瓷基板(9)，其特征在于，所述陶瓷基板(9)内部通过厚膜TCV通孔(11)实现电气垂直互连；所述陶瓷基板(9)的正面制备有正面多层薄膜RDL层(14)，正面多层薄膜RDL层(14)上安装电子器件，且陶瓷基板(9)的正面采用气密性结构封装；所述陶瓷基板(9)的背面开设至少一个腔体，腔体的内部还设有电子器件；所述腔体内部以及陶瓷基板(9)的背面形成有固化的介质层(702)，所述介质层(702)上制备有背面多层薄膜RDL层(20)。
2.根据权利要求1所述的一种陶瓷基双面RDL 3D封装结构，其特征在于，所述腔体内设置有厚膜TCV通孔(11)、复合金属层(15)的其中一个或两者组合；所述复合金属层(15)印制在腔体内底面；当两者同时存在时，厚膜TCV通孔(11)至少设有四个并分布在腔体内部四周，复合金属层(15)通过厚膜TCV通孔(11)与地连接。
3.一种根据权利要求1或2所述的陶瓷基双面RDL 3D封装结构的封装方法，其特征在于，包括以下步骤：
步骤1：制备背面具有腔体结构的陶瓷基板(9)；
步骤2：对陶瓷基板(9)的正面研磨抛光，使平整度≤5μm/mm，表面粗糙度≤0.08μm，在陶瓷基板(9)的正面制备正面多层薄膜RDL层(14)；
步骤3：在陶瓷基板(9)背面的腔体中设置电子器件，电子器件包括有源芯片，在各腔体内部填充以及在陶瓷基板(9)的背面涂覆绝缘介质(701)，热处理后固化形成介质层(702)，对介质层(702)研磨抛光使有源芯片的电极露出，在介质层(702)的表面制备背面多层薄膜RDL层(20)；
步骤4：在正面多层薄膜RDL层(14)上安装电子器件，然后在陶瓷基板(9)的正面进行气密性封装，在背面多层薄膜RDL层(20)上设置电气引出端；
步骤5：实现单个带电磁屏蔽腔的陶瓷基双面RDL 3D封装结构的制备。
4.根据权利要求3所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，多层薄膜RDL层的制备步骤如下：
步骤2.1：在陶瓷基板(9)的正面或介质层(702)的表面沉积金属种子层，光刻出符合设计要求的复合金属化图形二(17)；
步骤2.2：在复合金属化图形二(17)上旋涂绝缘介质(701)，进行热处理；
步骤2.3：根据设计要求，在热处理后的绝缘介质(701)上制作新的复合金属化图形二(17)、薄膜TPV通孔(18)图形和无源器件的一种或多种组合，并通过电镀加厚复合金属化图形二(17)与薄膜TPV通孔(18)图形，实现一层薄膜RDL层的制备；
步骤2.4；重复步骤2.2-2.3，完成多层薄膜RDL层的制备。
5.根据权利要求4所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，所述绝缘介质(701)采用BCB或PI材料。
6.根据权利要求5所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，复合金属化图形二(17)为Cu、Ti、Ni、Au、Sn中的一种金属或两种以上金属构成的合金。
7.根据权利要求3所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，步骤1具体包括以下步骤：
步骤1.1：将浆料流延成生瓷带，按设计要求对生瓷带进行裁片及冲孔；
步骤1.2：根据设计要求，在每层生瓷带上印制复合金属化图形一(10)，同时向冲孔中填充金属以形成厚膜TCV通孔(11)，在生瓷带上印制、内埋电子元件，实现板级IPD；
步骤1.3：根据设计要求，依次将每层生瓷带对准叠片，使用模具将叠片进行等静压、切割，进入烧结炉烧结成形，完成陶瓷基板(9)的制备。
8.根据权利要求7所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，步骤1.2还包括，在生瓷带背面的腔体中印制复合金属层(15)或制作厚膜TCV通孔(11)或两者共同进行，所述复合金属层(15)为栅格状金属层，栅格空隙率在0～50％。
9.根据权利要求3所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，所述电气引出端为BGA焊球/CCGA焊柱阵列。
10.根据权利要求3所述的一种陶瓷基双面RDL 3D封装方法，其特征在于，在正面多层薄膜RDL层(14)上通过金锡焊或银铜焊组装金属环框(5)，采用平行缝焊或激光焊接将金属盖板(6)焊接在金属环框(5)上，实现对陶瓷基板(9)正面的气密封装。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110332605.0A CN113178440A (zh) | 2021-03-29 | 2021-03-29 | 一种陶瓷基双面rdl 3d封装方法及结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110332605.0A CN113178440A (zh) | 2021-03-29 | 2021-03-29 | 一种陶瓷基双面rdl 3d封装方法及结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113178440A true CN113178440A (zh) | 2021-07-27 |
Family
ID=76922612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110332605.0A Pending CN113178440A (zh) | 2021-03-29 | 2021-03-29 | 一种陶瓷基双面rdl 3d封装方法及结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113178440A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114242685A (zh) * | 2021-12-01 | 2022-03-25 | 展讯通信（上海）有限公司 | 双面封装组件及其形成方法 |
| CN114364125A (zh) * | 2021-12-31 | 2022-04-15 | 中国电子科技集团公司第十四研究所 | 一种双面布置器件的厚膜混合集成电路及其生产方法 |
| CN115346952A (zh) * | 2022-10-18 | 2022-11-15 | 合肥圣达电子科技实业有限公司 | 一种用于大功率大电流器件的封装结构及其制备方法 |
| CN115551195A (zh) * | 2022-11-28 | 2022-12-30 | 四川斯艾普电子科技有限公司 | 一种基于厚薄膜多层电路srd梳状谱发生器及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068852A (ja) * | 1999-08-30 | 2001-03-16 | Kyocera Corp | 多層配線基板およびその製造方法 |
| US20050288392A1 (en) * | 2002-07-03 | 2005-12-29 | Akihiko Okubora | Modular board device and high frequency module and method for producing them |
| US20140062607A1 (en) * | 2012-08-31 | 2014-03-06 | Vijay K. Nair | Ultra slim rf package for ultrabooks and smart phones |
| CN105122443A (zh) * | 2013-04-16 | 2015-12-02 | 株式会社村田制作所 | 高频元件及具备其的高频模块 |
| US20170019990A1 (en) * | 2014-03-31 | 2017-01-19 | Murata Manufacturing Co., Ltd. | Multilayer circuit board and probe card including the same |
| CN110036469A (zh) * | 2016-12-02 | 2019-07-19 | 株式会社村田制作所 | 高频模块 |
-
2021
- 2021-03-29 CN CN202110332605.0A patent/CN113178440A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068852A (ja) * | 1999-08-30 | 2001-03-16 | Kyocera Corp | 多層配線基板およびその製造方法 |
| US20050288392A1 (en) * | 2002-07-03 | 2005-12-29 | Akihiko Okubora | Modular board device and high frequency module and method for producing them |
| US20140062607A1 (en) * | 2012-08-31 | 2014-03-06 | Vijay K. Nair | Ultra slim rf package for ultrabooks and smart phones |
| CN105122443A (zh) * | 2013-04-16 | 2015-12-02 | 株式会社村田制作所 | 高频元件及具备其的高频模块 |
| US20170019990A1 (en) * | 2014-03-31 | 2017-01-19 | Murata Manufacturing Co., Ltd. | Multilayer circuit board and probe card including the same |
| CN110036469A (zh) * | 2016-12-02 | 2019-07-19 | 株式会社村田制作所 | 高频模块 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114242685A (zh) * | 2021-12-01 | 2022-03-25 | 展讯通信（上海）有限公司 | 双面封装组件及其形成方法 |
| CN114364125A (zh) * | 2021-12-31 | 2022-04-15 | 中国电子科技集团公司第十四研究所 | 一种双面布置器件的厚膜混合集成电路及其生产方法 |
| CN115346952A (zh) * | 2022-10-18 | 2022-11-15 | 合肥圣达电子科技实业有限公司 | 一种用于大功率大电流器件的封装结构及其制备方法 |
| CN115551195A (zh) * | 2022-11-28 | 2022-12-30 | 四川斯艾普电子科技有限公司 | 一种基于厚薄膜多层电路srd梳状谱发生器及其制备方法 |
| CN115551195B (zh) * | 2022-11-28 | 2023-03-14 | 四川斯艾普电子科技有限公司 | 一种基于厚薄膜多层电路srd梳状谱发生器及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113178440A (zh) | 一种陶瓷基双面rdl 3d封装方法及结构 | |
| KR101076061B1 (ko) | 3차원의 모든 유기체 배선 구조들을 제조하기 위한 방법 | |
| US6921977B2 (en) | Semiconductor package, method of production of same, and semiconductor device | |
| US9153863B2 (en) | Low temperature co-fired ceramic (LTCC) system in a package (SiP) configurations for microwave/millimeter wave packaging applications | |
| US6219253B1 (en) | Molded electronic package, method of preparation using build up technology and method of shielding | |
| US20150131248A1 (en) | Three-dimensional modules for electronic integration | |
| CN113013125B (zh) | 嵌入有在侧向上位于堆叠体的导电结构之间的内插件的部件承载件 | |
| CN111564414B (zh) | 部件承载件及制造部件承载件的方法 | |
| WO2006011320A1 (ja) | 複合型電子部品及びその製造方法 | |
| CN106129016A (zh) | 双向集成埋入式芯片重布线pop封装结构及其制作方法 | |
| CN118280964A (zh) | 基于激光的重分布和多堆叠的封装 | |
| US9425116B2 (en) | Integrated circuit package and a method for manufacturing an integrated circuit package | |
| WO2006011508A1 (ja) | 複合型電子部品及びその製造方法 | |
| US6408511B1 (en) | Method of creating an enhanced BGA attachment in a low-temperature co-fired ceramic (LTCC) substrate | |
| CN115346952B (zh) | 一种用于大功率大电流器件的封装结构及其制备方法 | |
| CN106129022A (zh) | 双向集成芯片重布线埋入式pop封装结构及其制作方法 | |
| CN106129052A (zh) | 双向集成埋入式芯片重布线基板结构及其制作方法 | |
| CN113438831B (zh) | 一种任意层互联内埋芯片微波多功能组件及其制造方法 | |
| CN215680683U (zh) | 半导体封装件 | |
| US7820490B2 (en) | Method for LTCC circuitry | |
| WO2007008171A2 (en) | Integrated circuit device and method of manufacturing thereof | |
| CN113013130A (zh) | 具有双介电层的部件承载件及其制造方法 | |
| CN112786455A (zh) | 一种嵌入式封装模块化制备方法 | |
| JP2004055985A (ja) | セラミックパッケージ及び電子装置 | |
| CN117791064A (zh) | 一种通用多频段滤波嵌入式集成接口及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |