KR20180011481A - 임베딩된 트레이스 인터커넥트들을 갖는 라미네이팅된 인터포저들 및 패키지들 - Google Patents

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Abstract

임베딩된 트레이스 인터커넥트들을 갖는, 라미네이팅된 인터포저들 및 패키지들이 제공된다. 인터포저 또는 패키지를 제조하기 위한 예시적인 프로세스는 다수의 웨이퍼 또는 페인 상에 전도성 트레이스들을 퇴적시킨 다음, 이들 기판을 스택으로 라미네이팅하여서, 전도성 트레이스들을 임베딩함으로써 패키지 내에 수직 전도성 비아들을 달성한다. 라미네이팅된 스택은 인터포저 또는 전자 패키지의 치수들로 슬라이싱된다. 그 후 슬라이싱된 스택의 한 면이 인터포저 또는 패키지의 상부로서 사용되어, 수평으로 배치된 트레이스들 중 일부를 수직 전도성 비아들로 만든다. 인터포저 또는 패키지는 상부 및 하부 표면들 상에 재배선 층들을 추가하고, 능동 및 수동 컴포넌트들을 추가함으로써 완성되거나 개발될 수 있다. 전자 컴포넌트들은 또한 라미네이팅된 스택 내에 임베딩될 수 있다. 스택 층들 중 일부는 메모리 서브시스템 또는 자체 완비된 컴퓨팅 디바이스를 형성하기 위한, 메모리 컨트롤러, 메모리 저장 어레이, 및 프로세서와 같은, 능동 다이들일 수 있다.

Description

임베딩된 트레이스 인터커넥트들을 갖는 라미네이팅된 인터포저들 및 패키지들
관련 출원
본 출원은 2015년 6월 23일자로 출원된 미국 가특허 출원 제62/183,692호 및 2015년 7월 20일자로 출원된 미국 가특허 출원 제62/194,753호에 대한 우선권의 이익을 주장하며, 이들 둘 모두는 전체적으로 본 명세서에 참고로 포함된다.
전자 산업의 급속한 발전과 함께, 몇 가지 주요 장애물들이 표면화되었다. 전자 패키지의 더 높은 성능, 박형성(thinness), 및 열 성능에 대한 필요성은 업계에 새로운 패키징 기술들을 찾도록 강요하였다. 칩 기술은 주로 2차원 영역에 머물러 있지만, 더 높은 성능을 위해 요구되는 입출력 핀의 수에 있어서의 폭발적인 증가는 패키징 및 조립 문제, 및 주요 열 방산 및 신뢰성 문제를 야기하였다.
핀 급증에 대한 초기 솔루션은 주변 콘택트들에 의한 패키지 온 패키지 플랫폼(package-on-package platform)으로, 수많은 이점을 갖는 솔루션이지만, 패키지들 간에 가능한 핀 연결의 수가 비교적 작기 때문에 장기 생존력(long-term viability)이 제한될 뿐만 아니라, 비용 및 두께의 불이익이 따른다. 다른 솔루션은 와이어 본드 연결에 의한 다이 스태킹(die-stacking)으로, 양호한 솔루션이기는 하지만 수율, 열 및 테스트 이슈뿐만 아니라 성능 제한의 문제가 있다.
궁극적인 솔루션으로서 실제 3D 칩 스태킹으로 전환하기 전에, 기술들 간의 가교로서 2.5D 솔루션이 업계에서 제안되었다. 2.5D 솔루션의 최첨단 기술은 규소 또는 유리 기판으로 제조되는 박화된 낮은 열팽창계수(CTE)의 웨이퍼들의 인터포저들의 사용에 의해 대표될 수 있으며, 이때 상부 표면과 하부 표면 사이의 기판을 관통하여 연장되도록 드릴링되거나 천공된 금속 도금된 비아 홀들이 있다. 주어진 인터포저의 어느 한쪽 또는 양쪽 면 상에 선택적인 재배선 층(redistribution layer, RDL)들이 퇴적(deposit)될 수 있다. 때때로 "규소 관통 비아(through-silicon-via)"(TSV)들로 불리는, 금속 도금된 비아들은 종종 작은 직경 및 높은 종횡비로 구현되며, 이는 많은 제조상의 문제를 야기한다. 예를 들어, 드릴링은 시간이 많이 걸리는 경향이 있으며, 격리 층 및/또는 도금을 위한 시드 층들이 종종 요구된다. 도금은 바람직하지 않은 보이드(void)를 형성할 수 있어, 수율을 저하시키고 구조적 신뢰성을 저하시킨다.
임베딩된 트레이스 인터커넥트들을 갖는, 라미네이팅된 인터포저들 및 패키지들이 제공된다. 인터포저 또는 패키지를 제조하기 위한 예시적인 프로세스는 다수의 웨이퍼 또는 페인(pane) 상에 전도성 트레이스들을 퇴적시킨 다음, 이들 기판을 스택으로 라미네이팅하여서, 전도성 트레이스들을 임베딩함으로써 패키지 내에 수직 전도성 비아들을 달성한다. 라미네이팅된 스택은 인터포저 또는 전자 패키지의 치수들로 슬라이싱된다. 그 후 슬라이싱된 스택의 한 면이 인터포저 또는 패키지의 상부로서 사용되어, 수평으로 배치된 트레이스들 중 일부를 수직 전도성 비아들로서 사용되게 한다. 인터포저 또는 패키지는 상부 및 하부 표면들 상에 재배선 층들을 추가하고, 능동 및 수동 컴포넌트들을 추가함으로써 완성되거나 개발될 수 있다. 전자 컴포넌트들은 또한 라미네이팅된 스택 내에 임베딩될 수 있다. 스택 층들 중 일부는 메모리 서브시스템 또는 자체 완비된(self-contained) 컴퓨팅 디바이스를 형성하기 위한, 메모리 컨트롤러, 메모리 저장 어레이, 및 프로세서와 같은, 능동 다이들일 수 있다.
이러한 요약은 청구되는 주제의 핵심적인 또는 본질적인 특징들을 식별하고자 하는 것도 아니고, 청구되는 주제의 범주를 제한함에 있어서 보조물로서 사용되고자 하는 것도 아니다.
이하에서 본 개시의 소정 실시예들이 첨부 도면들을 참조하여 설명될 것이며, 도면들에서 동일한 참조 번호들은 동일한 요소들을 지시한다. 그러나, 첨부 도면들은 본 명세서에 설명된 다양한 구현을 예시하는 것이며 본 명세서에 설명된 다양한 기술의 범주를 제한하려는 것은 아님을 이해해야 한다.
도 1은 임베딩된 전도성 비아들을 갖는 인터포저들 또는 패키지들을 제조하기 위한 웨이퍼들의 스택의 각각의 웨이퍼 상의 예시적인 전도성 트레이스들의 다이어그램이다.
도 2는 예시적인 인터포저 또는 패키지의 상이한 뷰(view)들의 다이어그램이다.
도 3은 예시적인 인터포저 또는 패키지에서 가능한 다양한 인터커넥트 구성의 다이어그램이다.
도 4는 전자 패키지를 제조하기 위해 패널들을 라미네이팅하기 위한 예시적인 프로세스의 흐름도이다.
도 5는 인터포저 또는 패키지의 라미네이트 스택을 제조하기 위한 기판의 페인들과 전도성 트레이스들의 스트립의 다이어그램이다.
도 6은 예시적인 라미네이트 인터포저의 전도성 단부들에 추가된 재배선 층의 다이어그램이다.
도 7은 패널의 각각의 면 상의 전도성 트레이스들을 연결하기 위한 기판 패널의 두께를 관통하는 전도성 비아들의 다이어그램이다.
도 8은 기판의 페인들 상의 금속 평면들의 다이어그램이다.
도 9는 예시적인 인터포저 또는 패키지의 라미네이팅된 스택을 위한 전도성 트레이스들에 의해 형성된 전자 컴포넌트들의 다이어그램이다.
도 10은 스택 라미네이팅 프로세스에서 임베딩되고 노출된 예시적인 본드 패드들의 다이어그램이다.
도 11은 예시적인 라미네이팅된 인터포저 또는 패키지를 위한 기판의 페인 내에 임베딩된 능동 컴포넌트들의 다이어그램이다.
도 12는 전도성 트레이스들, 임베딩된 컴포넌트들, 및 표면 실장 컴포넌트들을 갖는 기판들의 스택으로 구성된 예시적인 라미네이팅된 패키지의 다이어그램이다.
도 13은 메모리 서브시스템 또는 자체 완비된 컴퓨팅 디바이스를 제조하기 위한 메모리 컨트롤러, 메모리 셀들, 및/또는 프로세서들의 층들을 갖는, 예시적인 라미네이팅된 패키지의 다이어그램이다.
도 14는 예시적인 라미네이팅 에이전트들의 배치를 보여주는 다이어그램이다.
도 15는 예시적인 기판 재료들의 배치를 보여주는 다이어그램이다.
도 16은 라미네이팅된 패키지에서 층 두께 대 패키지 높이의 예시적인 종횡비들을 보여주는 다이어그램이다.
도 17은 보강을 위해 라미네이팅된 스택의 측면들에 적용된 예시적인 몰딩을 보여주는 다이어그램이다.
도 18은 보강을 위해 라미네이팅된 스택의 4개의 측면에 적용된 예시적인 몰딩을 보여주는 다이어그램이다.
도 19는 예시적인 동축 전도성 트레이스들의 다이어그램이다.
도 20은 전기적 성능을 증가시키고 제조를 용이하게 하기 위해 넓은 전도성 트레이스를 사용하여 결합된 칩들의 다이어그램이다.
도 21은 예시적인 인터포저 또는 패키지를 제조하기 위해 기판들을 함께 라미네이팅하는 예시적인 방법의 흐름도이다.
도 22는 메모리 서브시스템을 갖는 인터포저 또는 패키지를 위한 라미네이팅된 스택 내의 층으로서 메모리 컴포넌트들을 제공하는 예시적인 방법의 흐름도이다.
도 23은 자체 완비된 컴퓨팅 디바이스를 갖는 인터포저 또는 패키지를 위한 라미네이팅된 스택 내의 층들로서 메모리 컴포넌트들 및 프로세서 컴포넌트들을 제공하는 예시적인 방법의 흐름도이다.
도 24는 인터포저 또는 패키지 내에 임베딩하기 위해 라미네이팅된 스택의 층 상에 능동 또는 수동 컴포넌트를 제공하는 예시적인 방법의 흐름도이다.
도 25는 라미네이팅된 스택의 상이한 층들 상의 도체들을 연결하기 위해, 라미네이팅된 스택의 층의 두께를 관통하는 전도성 비아를 생성하는 예시적인 방법의 흐름도이다.
개관
본 개시는 임베딩된 트레이스-비아들 및 인터커넥트들을 갖는 예시적인 라미네이팅된 인터포저들 및 패키지들을 설명한다.
인터포저 또는 패키지를 제조하기 위한 예시적인 프로세스는 다수의 웨이퍼들 또는 페인들 각각의 외부 표면 상에 회로 트레이스들(전도성 금속 라인들, 또는 인쇄 회로)을 형성하거나 퇴적시킨 다음, 웨이퍼들 또는 페인들을 스택으로 라미네이팅하여서, 전도성 트레이스들을 임베딩함으로써 인터포저 또는 패키지 내에 수직 전도성 비아들을 달성한다. 라미네이팅은 접착(adhering), 적층(layering), 접합(joining), 융합(fusing) 등 중 하나 이상을 포함할 수 있다. 그 후 라미네이팅된 웨이퍼들의 스택은 인터포저 또는 전자 패키지의 원하는 치수들로 슬라이싱될 수 있다. 라미네이팅된 스택의 슬라이싱된 한 면이 인터포저 또는 전자 패키지의 상부가 되어서, 수평으로 배치된 트레이스들을 수직 전도성 비아들 및 수평 인터커넥트들로 만든다. 슬라이싱은 스태킹된 웨이퍼들 각각의 두께 치수를 관통하여 절단하여, 각각의 웨이퍼 또는 페인 상에 배치된 트레이스 패턴의 전도성 단부들을 노출시킨다. 인터포저 또는 패키지의 상부는 스태킹된 웨이퍼들의 측면 에지들, 및 스태킹된 웨이퍼들 사이의 개재된 트레이스들의 에지-온 뷰(edge-on view)를 노출시킨다.
라미네이션 동안 웨이퍼 상에 배치되고 인터포저 또는 전자 패키지의 바디 내에 임베딩된 2차원 전도성 트레이스들은 인터포저 또는 패키지를 위한 수직 기판 관통 비아(through-substrate-via)들 및 전도성 수평 인터커넥트들을 제공한다. 이는 종래의 TSV 접근법들에서 기판을 관통하여 비아들(홀들)을 드릴링하거나 천공한 다음, 비아들을 적층하고, 시딩하고, 도금하는(여기서 도금은 또한 보이드 및 갭에 취약하다) 종래의 어려움들 및 시간이 많이 걸리는 노력을 회피한다.
다양한 실시예에서, 본 명세서에서 트레이스-비아(trace-via)들로 지칭되는, 비아 없는 상부 하부 간 인터커넥트(via-less top-to-bottom interconnect)들을 갖는 인터포저들 및 패키지들이 아래에서 설명된다. 본 명세서에서 사용된 바와 같은 "비아 없는"은 드릴링된 홀이 없는 것을 의미한다. 다수의 실시예에서, 전도성 트레이스들은 개개의 웨이퍼들(또는 패널들) 상에 퇴적되며, 이들은 이어서 박화되고 서로의 상부에 라미네이팅되어 원하는 두께를 갖는 스태킹된 구조를 생성할 수 있다. 이어서 스택은 슬라이싱되어 비아 없는 인터포저 또는 패키지를 형성하며, 여기서 예를 들어 상부로부터 하부까지 연장되는 전도성 트레이스들의 전도성 종점들(또는 패드들)은 슬라이싱된 스택의 상부 표면 및 하부 표면 상에서 노출된다.
이들 전도성 단부는 트레이스-비아들의 상부 및 하부 말단들로서 작용하고, 이들은 최초 트레이스 퇴적 덕분에 인터포저 또는 패키지를 관통하여 표면으로부터 표면까지 연속적으로 연장될 수 있다(각각의 표면은 스택을 관통한 각자의 슬라이스에 의해 형성됨). 웨이퍼들의 기판 층들 사이에 임베딩된, 그리고 때때로 표면으로부터 표면까지 연장되는 트레이스들은 연속적으로 라우팅된 비아 없는(홀 없는) 수직 전도성 비아들(트레이스-비아들) 및 수평 전도성 인터커넥트들을 구성한다. 슬라이싱된 표면 상에서 노출된 트레이스-비아들의 전도성 단부들은 재배선 층(RDL)들, 능동 및 수동 컴포넌트들에 대한 연결들, 다른 인터포저들 또는 패키지 층들에 대한 연결로 더욱 발전될 수 있거나, 패키지에 실장될 수 있거나, 조립체의 코어를 형성할 수 있다.
예시적인 시스템
도 1은 라미네이팅된 층들 사이에 임베딩되는, 전도성 트레이스-비아들(104)과 같은, 트레이스 인터커넥트들을 갖는 기판(102)의 페인들로 제조된 라미네이팅된 인터포저(100)의 예시적인 구성을 보여준다. 예시적인 라미네이팅된 인터포저(100) 및 그것의 치수들은 상대적인 스케일로 도시되어 있지 않으며, 몇몇 두께들은 피처(feature)들을 예시하기 위해 과장되어 있다. 일 구현에서, 전도성 트레이스들(104)은 기판(102)의 평평한 표면과 같은 표면 상에 형성되거나, 배치되거나, 퇴적되거나, 도금되거나, 스퍼터링되거나, 달리 적용된다. 전도성 트레이스들(104)은 전도성 트레이스 라인들, 트레이스 패턴, 금속 평면, 전도성 라인들의 인쇄 회로 패턴, 재배선 층, 와이어들, 리드들, 패드들, 또는 다른 도체들일 수 있다. 예시적인 구성은 기판(102)의 다수의 페인 상에 전도성 트레이스들(104)을 퇴적시킨 다음, 기판(102)의 이들 페인을 라미네이팅된 인터포저(100)인 스택으로 라미네이팅하여서, 전도성 트레이스들(104)을 층들 사이에 임베딩함으로써 인터포저(100)(또는 패키지) 내에 수직 전도성 트레이스-비아들(104)을 달성한다. 임베딩된 전도성 트레이스들(104)은 예를 들어 인터포저(100)의 상부 표면(106)에서 그리고 인터포저(100)의 하부 표면(108)에서 수직 전도성 트레이스-비아들(104)로서 액세스된다. 전도성 트레이스들(104)의 단면 프로파일들은 수많은 형상, 예를 들어 직사각형, 정사각형, 반원형, 오벌라인(ovaline), 원형, 칸투어드(contoured), 삼각형, 사다리꼴 등을 채택할 수 있다.
기판(102)의 페인들은 기판(102)의 더 큰 웨이퍼들(110)로부터 슬라이싱될 수 있다. 라미네이팅된 스택은 인터포저(100) 또는 전자 패키지의 원하는 치수들로 슬라이싱된다. 이는 웨이퍼들(110)을 스태킹하고, 스태킹된 웨이퍼들(110)의 깊이 또는 스태킹된 두께 내로 슬라이싱함으로써 성취될 수 있다. 스택(100)의 슬라이싱된 면(106)은 이제 인터포저(100) 또는 전자 패키지의 상부 표면(106)으로서 사용된다. 슬라이싱된 면(106)을 상부 표면(106)으로서 사용하는 것은 웨이퍼(110)의 평평한 표면에 대해 수평으로 배치되었던 전도성 트레이스들(104)을, 인터포저(100)의 상부 표면(106)에 대해 수직 전도성 트레이스-비아들(104)이 되게 한다. 인터포저(100)의 상부 표면(106)에 대해, 수평 인터커넥트들(112)도 있다.
단일 웨이퍼(110)의 표면을 가로질러 또는 다수의 웨이퍼(110)의 표면들을 가로질러 전도성 트레이스들(104)에 대한 패턴(116)의 반복적인 인스턴스들(114)을 배치함으로써, 웨이퍼들(110)은 스태킹되고 다이싱 또는 다른 슬라이싱 방법들을 통해, 인터포저(100)를 위한 페인들(102)의 다수의 인스턴스로 단품화(singulated)될 수 있다. 예시적인 인터포저(100) 내에서 원하는 비아들(104) 및 인터커넥트들(112)에 따라, 스택(100)으로 라미네이팅될 각각의 층(웨이퍼(110) 또는 페인(102))에 대해 전도성 트레이스들(104)에 대한 상이한 패턴(116)이 사용될 수 있다.
기판(102) 또는 웨이퍼(110)의 페인들을 위한 재료는 반도체, 규소, 유전체, 유리, 에폭시, 폴리머, 몰딩 재료, 액정 폴리머(LCP), 저온 동시 소성 세라믹(low temperature co-fired ceramic, LTCC), 고온 동시 소성 세라믹(high temperature co-fired ceramic, HTCC), 세라믹 그린 시트들의 소결 층들 등일 수 있다.
기판(102) 또는 웨이퍼(110)의 각각의 페인은 스택(100)으로 라미네이팅하기 전에 박화될 수 있다. 예를 들어, 각각의 기판(102)은 예를 들어 약 2 내지 500 마이크로미터로 박화될 수 있다. 일 구현에서, 인터포저(100)의 폭 및 길이는 둘 모두 인터포저(100)의 두께보다 8배 이상 크고, 상부 표면(106)으로부터 하부 표면(108)까지의 인터포저의 두께는 1 mm 미만이다.
전도성 트레이스들(104)의 다수의 인스턴스를 갖는 스태킹된 웨이퍼들(110)은 예를 들어 워터 제트, 다이아몬드 톱, 또는 다이싱 블레이드에 의해, 단품화된 개개의 인터포저들(100) 또는 다른 패키지들로 슬라이싱될 수 있다. 인터포저(100)의 상부 표면(106) 및/또는 하부 표면(108) 상에 하나 이상의 재배선 층(RDL)이 추가될 수 있다.
상이한 웨이퍼(110) 또는 페인(102)의 다른 전도성 트레이스(104)에 대한 연결을 위해, 또는 주어진 웨이퍼(110) 또는 페인(102)의 양쪽 면에 다수의 전도성 트레이스(104)가 적용될 때, 주어진 웨이퍼(110) 또는 페인(102)의 하나의 면을 다른 반대쪽 면에 연결하기 위해서 웨이퍼(110) 또는 페인(102)의 두께(y-치수)를 관통하여 선택적인 기판 관통 비아들이 만들어질 수 있다.
도 2는 축들이 표시된, 상이한 뷰들로부터의 예시적인 인터포저(100)를 보여준다. 일 구현에서, 웨이퍼들(110)의 스택으로부터 인터포저(100)를 슬라이싱하는 방향, 즉 "아래" 방향 또는 "깊이" 치수로 슬라이싱하는 방향은 슬라이싱된 표면들이 "뒤집히고(flipped)" 인터포저(100)의 상부 표면(106) 및 하부 표면(108)으로서 채택되는 경우에 폭 또는 "y" 치수가 된다. 상부 표면(106) 및 하부 표면(108)은 슬라이싱 후에, 전도성 트레이스들(104)의 전도성 단부들(202)을 노출시킨다. 전도성 단부들(202)은, 이전에는 수평 전도성 트레이스들(104)로서 웨이퍼들(110) 상에 배치된, 수직 전도성 트레이스-비아들(104)의 연결성 "상부들" 및 "하부들"이다. 측면 뷰들(204 및 206)은 또한, 예시적인 인터포저들(100)이 큰 웨이퍼들(110)로부터 단품화될 때, 슬라이싱된 표면들이고, 스태킹된 웨이퍼들(110) 및 각각의 웨이퍼 층의 전도성 트레이스들(104)의 에지-온 뷰들을 보여준다. 전도성 트레이스들(104)의 측면 프로파일은 수직 전도성 비아 부분들(104)과 수평 전도성 인터커넥트 부분들(112)을 포함할 수 있으며, 그 조합은 뷰들(204 및 206)의 측면 프로파일들에서 실선(104)으로 나타난다.
주어진 인터포저(100) 또는 패키지는 측방향의 상부 및 하부 표면들(106 및 108)에서 x 및 y 치수들을 갖고 z 방향에서 두께 "t"를 갖는다. 일 실시예에서, "x" 및 "y" 치수들 각각은 두께 "t"보다 8배 이상 더 크지만, 더 작거나 더 큰 치수 비율들이 구현될 수 있다. 또한, "t"는 일반적으로 500 마이크로미터보다 얇아서, 결과적인 인터포저는 매우 얇고, 일 구현에서, 표면 실장 기술에 의해 그것의 두께 면에 조립된 컴포넌트들을 갖지 않는다. 대안적인 실시예들에서, 인터포저들(100)은 더 큰 두께로 제조될 수 있고/있거나 표면 실장 기술 또는 다른 기법들에 의해 두께 면에 조립된 컴포넌트들을 가질 수 있다.
도 3은 예를 들어 기판(102)의 웨이퍼들(110) 또는 페인들 상에 재배선 층(RDL)으로서 적용될 전도성 트레이스들(104)을 위한 하나 이상의 선택된 패턴(116)을 형성하는 것으로 시작되는, 예시적인 인터포저들(100)에 대한 제조 단계(300)를 보여준다. 전도성 트레이스들(104)을 위한 패턴(116)은 완성된 인터포저(100) 또는 전자 패키지를 위한 많은 상이한 종류의 비아들 및 인터커넥트들을 확립할 수 있다. 예를 들어, 전도성 트레이스들은 상부 표면(106) 상의 제1 전도성 단부와 동일한 상부 표면(106) 상의 제2 전도성 단부 사이의 트레이스-비아(1-1')(302); 하부 표면 전도성 단부를 다른 하부 표면 전도성 단부에 연결하는 트레이스-비아(7-7')(304); 직선 경로로 상부 표면 전도성 단부를 하부 표면 전도성 단부에 연결하는 트레이스-비아(5-5')(306); 상부 표면 전도성 단부를 하부 표면 전도성 단부에 연결하고 측방향(수평) 변위 또는 수평 인터커넥트(112)를 포함하는 트레이스-비아(2-2')(308) 또는 트레이스-비아(3-3')(310); 또는 슬라이싱된 상부 표면(106) 또는 하부 표면(108)에서 시작되고 웨이퍼(110) 또는 기판(102)의 두께(316) 내에서 종단되는 트레이스-비아(6-6')(312) 또는 트레이스-비아(8-8')(314)를 형성할 수 있다. 트레이스-비아(4-4')(318)는 또한, 예시적인 인터포저(100)의 표면에서 전도성 단부에 연결함이 없이, 웨이퍼(110) 또는 기판(102)의 두께(316) 내에서 시작되고 종단될 수 있다. 인터포저(100) 내의 2개의 전도성 트레이스(104)의 인접한 차동 쌍은 또한 인터포저(100)의 상부 표면(106)으로부터 인터포저의 하부 표면(108)까지의 경로를 따라 동일한 임피던스를 유지하는 경로를 가질 수 있다.
도 4는 전도성 트레이스-비아들(104)을 위한 종래의 비아 홀들을 만들 필요 없이 예시적인 인터포저(100)를 제조하기 위한 예시적인 프로세스(400)를 보여준다. 예시적인 프로세스(400)의 동작들은 개개의 블록들로서 도시된다.
블록 402에서, 전도성 트레이스들(104)이 패널(102) 또는 웨이퍼(110) 상에 퇴적된다.
블록 404에서, 패널(102) 또는 웨이퍼(110)는 선택적으로 원하는 두께로 박화될 수 있다.
블록 406에서, 정렬 후에, (박화된) 패널들(102) 또는 웨이퍼들(110)이 함께 라미네이팅되어, 스택을 인터포저(100)의 "y" 치수로서의 역할을 하기에 충분히 높게 만든다. 다시 말해서, 패널들(102) 또는 웨이퍼들(110)의 스택의 높이(또는 깊이)는 구성되는 인터포저(100)의 상부의 폭과 동일하다. 라미네이팅은 접착, 적층, 접합, 융합 등 중 하나 이상을 포함할 수 있다.
블록 408에서, 라미네이팅된 스택(100)은, 도 2에 도시된 "z" 치수를 따른 인터포저(100)의 "깊이" 치수일 두께의 얇은 슬라이스들로 단품화된다. 단품화 프로세스는 전도성 트레이스-비아들(104)의 말단들(종점들)을 노출시킨다. 금속 트레이스들(104)의 전도성 단부들(202)은 슬라이스 표면들(106 및 108)보다 아래에 있거나, 그와 동일 평면 상에 있거나, 그보다 위에 있을 수 있다.
블록 410에서, 일 구현에서, 하나 이상의 기능 층이 예시적인 인터포저(100) 또는 전자 패키지에 추가될 수 있다. 예를 들어, 하나 이상의 재배선 층(RDL)이 상부 표면(106) 및 하부 표면(108)과 같은 슬라이싱된 표면들 상에 퇴적되거나 형성될 수 있다. 다른 구현에서, 슬라이싱 프로세스는 전도성 종점들(202) 또는 패드들을 노출시키고, 종점들 또는 패드들은 컴포넌트들 및 다른 회로들과 직접 연결하는 데 사용된다.
블록 412에서, 예시적인 인터포저(100) 또는 패키지는 예를 들어 슬라이싱된 표면들 상에서 몰딩 또는 다른 프로세스들로 보강될 수 있다. 몰딩은 기계적 보강을 제공할 수 있지만, 또한 예를 들어 절연체 또는 유전체 층을 제공할 수 있다.
블록 414에서, 예를 들어 웨이퍼들(110)의 스택으로 이루어진 인터포저들(100) 또는 패키지들의 배치(batch)가 최종 개별 유닛들로 단품화될 수 있다. 이 예시적인 프로세스(400)의 단계들은 상기의 순서일 필요는 없다. 오히려, 접합 재료(예를 들어, 땜납)를 적용하는 것, 수동 디바이스들을 배치하는 것, 능동 칩 배치 등과 같은 다른 동작들이 최종 단품화 전에 포함될 수 있는 것이 가능하다.
도 5는 x-z 평면을 따라 전도성 트레이스-비아들(104)을 노출시키는 페인들(102) 또는 웨이퍼들(110)의 스택의 예시적인 슬라이스(502)의 측면 뷰(500)를 보여준다. 예시적인 슬라이스(502)의 상부 뷰(504)는 상부 표면(106)의 x-y 평면을 보여주며, 여기서 전도성 트레이스-비아들(104)은 전도성 단부들(202)로서 종단되며 이에 의해 예시적인 인터포저(100)를 "빠져나간다". 일 구현에서, 이들 뷰(500 및 504)는 슬라이싱 프로세스 직후, 그리고 도 2에서와 같이 슬라이싱된 상부 표면(106) 또는 하부 표면(108) 상에 선택적인 재배선 층들을 추가하기 전의 구성 상태를 보여준다.
도 6은 인터포저(100) 또는 패키지의 상부 표면(106) 또는 하부 표면(108) 상에의 하나 이상의 재배선 층(600)의 선택적인 퇴적을 보여준다. 예시적인 재배선 층(600)은 전도성 트레이스들(104)의 전도성 단부들(202)을 더 큰 콘택트 패드들, 본딩 패드들, 범프 볼들(602) 등을 통한 추가의 연결을 위해 액세스 가능하게 만든다.
도 7은 주어진 기판(102), 패널, 또는 웨이퍼(110)의 양쪽 면 상에 배치된 전도성 트레이스들(104)을 연결하기 위해 두께 관통 비아(through-thickness via)들(700)을 사용하는 기판 층(102)의 두 면들 간의 예시적인 연결들을 보여준다. 규소, 유리, 및 다른 타입의 기판들(102)과 같은 기판 재료들의 경우에, 이들 비아(700)는 종래의 규소 관통 비아(TSV)들 또는 일반적으로 기판 관통 비아들일 수 있다.
기판 관통 비아(700)를 이용하여 기판(102) 또는 웨이퍼(110)의 두께를 가로지르는 능력은 인터포저 또는 패키지를 구성하는 스택(100)의 라미네이션들 간의 전도성 결합(conductive coupling)을 제공한다. 몇몇 경우들에서, 스택(100)의 다양한 라미네이트 층의 전도성 트레이스들(104)은 슬라이싱된 상부 표면(106) 또는 슬라이싱된 하부 표면(108) 상에서 연결될 층들의 관련 전도성 단부들(202)을 연결함으로써 인터포저(100)의 "외부에서" 전도 가능하게 결합(conductively coupled)될 수 있다. 그러나, 인터포저(100) 내의 상이한 라미네이트 층들의 전도성 트레이스들(104)을 연결하는 것이 유리할 수 있는데, 그 이유는 그것들이 서로 매우 가깝고, 기판(102)의 두께는 몇몇 구현들에서 수 마이크로미터에 불과하기 때문이다. 또한, 표면에서 액세스 가능하지 않은 하나 이상의 전도성 단부(202)를 갖는 트레이스(312), 트레이스(314), 및 트레이스(318)와 같은 몇몇 트레이스들이 존재하고, 따라서 인터포저(100) 또는 패키지 내의 바디 내 회로(intrabody circuitry)가 라미네이트 간(inter-laminate) 기판 관통 비아들로 더 완전히 성취될 수 있다.
전도성 트레이스들(104)이 기판(102) 또는 웨이퍼(110)의 양쪽 면 상에 퇴적되는 경우, 웨이퍼들(110)은 예를 들어 웨이퍼들(110) 사이에 유전체 또는 절연 재료의 층을 예를 들어 개별 층들로서 또는 접착제로서 개재시킴으로써 함께 라미네이팅될 수 있다.
도 8은 기판(102) 또는 웨이퍼(110)의 페인들 중 적어도 하나 상의 전도성 트레이스들(104)이 금속 평면(800), 층, 막, 또는 시트와 같은, 전도성 플레이트, 전도성 패드, 또는 전도성 평면을 포함하거나 포괄하는 예시적인 구현을 보여준다. 도 8에 도시된 바와 같이, 금속 평면(100)은 페인(102)의 일부만을 커버하는 부분(800 및 802 및 804)일 수 있거나, 동일한 페인(102) 상에 다수의 상이한 구성 및 기능(806 및 808 및 810)을 가질 수 있거나, 다른 전도성 트레이스들과 페인(102)을 공유하면서 페인(102) 상에 원하는 구성(812)을 제공할 수 있거나, 페인(102)의 전체 표면적을 점유하는 전체 시트 금속 평면(814)일 수 있다.
전체 금속 평면(814) 또는 부분 금속 평면(800 및 802 및 804)은, 공유된 페인(102) 상에서도, 전력 평면 또는 전기 접지 평면을 제공할 수 있다. 금속 평면(814)은 또한 무선 주파수(RF) 실드(shield)의 전부 또는 일부, 또는 패러데이 케이지(Faraday cage), 히트 싱크, 또는 히트 스프레더의 전부 또는 일부를 제공할 수 있다.
일 구현에서, 금속 평면들(800)은 전력 및 접지의 다수의 작은 평면 섹션(800 및 802 및 804)으로 분할될 수 있다. 이들 금속 평면(800)은 사이에 트레이스-비아들(104)을 갖는 것을 배제하지 않는다. 금속 평면들(800)은 또한 기판 층들을 가로질러 기판 관통 비아들(700)에 의해 연결될 수 있다. 접지 또는 전력 평면들(800 및 802 및 804)은 다층 방식으로 조립될 수 있다. 예를 들어 금속 평면(812)의 다수의 인스턴스와 같은, 다수의 전체 금속 평면(814) 또는 부분 금속 평면이 다수의 라미네이트 층들 사이에 배치되어 인터포저(100) 또는 패키지의 바디 내에 온보드 평면 커패시터를 형성할 수 있다.
도 9는 예시적인 인터포저(100) 또는 패키지의 추가 예들을 보여주며, 여기서 전도성 트레이스(104)는 예시적인 인터포저(100) 또는 패키지의 라미네이션들 사이의 바디 내 하드웨어를 제공한다. 예를 들어, 전도성 트레이스(104)는 인덕터 또는 코일(900), 전자기 또는 플랫 RF 코일(902), 센서, RFID 태그, UHF, VHF, 또는 Wi-Fi용 안테나(904), 또는 전하 수용 인덕턴스 코일(906)을 제공할 수 있다. 임베딩된 전도성 트레이스(104)는 다른 전자 컴포넌트들을 제공하도록 형성될 수 있다.
도 10은 본드 패드들(1000)과 같은 전도성 콘택트들이 하나 이상의 기판 층(102) 내에 또는 사이에 임베딩되는, 예시적인 인터포저(100) 또는 패키지의 구현들을 보여준다. 임베딩된 패드들(1000)은 슬라이싱 프로세스 단계 중에 노출될 수 있다. 임베딩된 패드들(1000)은 연결된 전도성 트레이스(104)의 단면보다 크거나 작을 수 있지만, 일반적으로 그것의 전도성 트레이스(104)보다 넓은 임베딩된 패드(1000)가 유익하다.
일 실시예에서, 패드가 y-z 평면 내에 기판 관통 비아(1002)에 의해, 기판(102)의 페인의 두께를 관통하여 형성되고, 기판 관통 비아(1002)로부터 노출된 임베딩된 패드(1000)가 슬라이싱 프로세스 중에 노출되도록 위치된다. 도 10에서, 뷰(1004)는 예시적인 퇴적된 전도성 트레이스들(104) 및 임베딩된 패드들(1000)을, 마치 x-z 평면에서 기판(102) 또는 웨이퍼(110)의 페인의 "정면"의 평평한 표면을 마주보는 것처럼 보여준다. 뷰(1006)는 y-z 평면에서의 측면 뷰로부터 기판(102) 또는 웨이퍼(110)의 페인 내에 퇴적된 예시적인 전도성 트레이스들(104)을 보여준다. 뷰(1008)는 x-y 평면에서의 상부 뷰로부터 기판(102) 또는 웨이퍼(110)의 페인 내에 퇴적된 예시적인 전도성 트레이스들(104)을 보여준다. 라미네이팅된 인터포저(100) 또는 패키지에서, 뷰(1010)는 능동 디바이스들에 대한, 수동 디바이스들에 대한, 추가 인터포저들(100) 또는 패키지들에 대한 연결을 위해 준비된, 또는 하나 이상의 재배선 층의 조립 또는 배치를 위해 준비된, 임베딩된 패드들(1000)의 다수의 열을 보여준다.
도 11은 스태킹 프로세스 동안 능동 칩들 또는 수동 전자 디바이스들이 라미네이트 기판 층들(102) 내에 또는 그것들 사이에 임베딩되는, 예시적인 인터포저(100) 또는 패키지의 구현들을 보여준다. 기판(102) 또는 웨이퍼(110)의 표면은 예를 들어 다이들, 칩들, 또는 수동 컴포넌트들과 같은 각자의 전자 컴포넌트들(1102 및 1104)을 수용하기 위해 리세스될 수 있다. 리세스들은 절연 재료(1106) 또는 유전체로 채워질 수 있거나, 리세스들은 스태킹 및 라미네이팅 프로세스들 동안 라미네이팅 재료 또는 라미네이팅 층으로 채워질 수 있다. 리세스들은 또한 공기 또는 가스 공간들로서 남겨질 수 있으며, 몇몇 가스들 및 공기는 예를 들어 고유한 절연 및 유전체 특성들을 갖는다.
도 11에서, 뷰(1108)는 예시적인 임베딩된 전자 컴포넌트들(1102 및 1104) 및 전도성 트레이스들(104)을, 마치 x-z 평면에서 기판(102) 또는 웨이퍼(110)의 페인의 "정면"의 평평한 표면을 마주보는 것처럼 보여준다. 뷰(1110)는 y-z 평면에서의 측면 뷰로부터 기판(102) 또는 웨이퍼(110)의 페인에 리세스된 예시적인 임베딩된 전자 컴포넌트들(1102 및 1104) 및 전도성 트레이스들(104)을 보여준다. 마찬가지로, 뷰(1112)는 예시적인 인터포저(100) 또는 라미네이팅된 패키지의 라미네이팅된 스택 내의 y-z 평면에서의 측면 뷰로부터 기판(102) 또는 웨이퍼(110)의 페인에 리세스된 예시적인 임베딩된 전자 컴포넌트들(1102 및 1104) 및 전도성 트레이스들(104)을 보여준다.
일 구현에서, 다이, 칩, 또는 수동 디바이스와 같은 전자 컴포넌트들(1102 및 1104)이 전도성 트레이스들(104) 상에 실장되고, 기판(102) 또는 웨이퍼(110)의 표면 내로 디바이스들을 리세싱함이 없이, 라미네이팅 층에 의해 2개의 기판 층 사이에 임베딩될 수 있다.
도 11은 또한 임베딩된 컴포넌트(1102)에 대한 예시적인 연결 옵션들을 보여준다. 예를 들어 기판 관통 비아(1114)가 상부 층 재배선 층에 연결될 수 있으며, 여기서 전도성 단부(1116), 및 규소 관통 비아(1114)의 전도성 단부가 기판(102)의 페인의 동일 면 상에 있거나, 전도성 단부(1118), 및 규소 관통 비아(1114)의 전도성 단부가 기판(102)의 페인의 동일 면 상에 있다.
대안적으로, 규소 관통 비아(1114)가 기판(102)의 배면에 연결될 수 있으며, 여기서 전도성 단부(1116), 및 규소 관통 비아(1114)의 전도성 단부가 기판(102)의 페인의 서로 반대편에 있는 면들 상에 있거나, 전도성 단부(1118), 및 규소 관통 비아(1114)의 전도성 단부가 기판(102)의 페인의 서로 반대편에 있는 면들 상에 있다.
도 12는 임베딩된 능동 컴포넌트들(1102)에 전도 가능하게 연결된(그리고 선택적으로 임베딩된 수동 컴포넌트들에도 연결된) 예시적인 인터포저(100)를 갖는 예시적인 전자 조립체(1200)를 보여준다. 예시적인 전자 조립체(1200)는 또한 재배선 층들(1202) 및 표면 실장 기술(SMT)을 통해 수동 컴포넌트들(1204) 및 표면 실장 능동 컴포넌트들(1206)에 연결된다.
다이들 및 칩들과 같은, 표면 실장 수동 컴포넌트들(1204) 및 능동 컴포넌트들(1206)은 예시적인 인터포저(100) 또는 패키지의 상부 표면(106) 또는 하부 표면(108)을 구성하는 측방향 슬라이싱된 면들 중 어느 하나에 (x-y 평면을 따라) 실장될 수 있다.
예시적인 인터포저(100')가 이어서 패키지 기판(1208)에 조립되거나 보드에 직접 실장될 수 있다. 표면 실장 능동 및 수동 컴포넌트들(1206 및 1204)과 패키지 기판(1208) 사이의 전도성 인터커넥션들은 인터포저(100) 내의 전도성 트레이스들(104)을 통과한다. 패키지 기판(1208)이 또한 인터포저인 경우, 예시적인 인터커넥션들은 둘 모두의 인터포저들(100' 및 1208)을 통과한다.
도 13은 층들의 라미네이팅된 스택(1302)이 층들 중 하나 이상의 층으로서 집적 회로 다이 또는 다이들(1304 및 1306)을 포함하는 예시적인 패키지(1300)를 보여준다. 스택의 하나 이상의 층은 수동 기판(102)인 대신에 수동 기판(102)에 실장된 전도성 트레이스들(104) 또는 칩(들)을 갖는 IC 다이(칩)(1304 및 1306 및 1308)로서 구현될 수 있다. 라미네이트 층들로서 사용된 개개의 칩들(1304 및 1306 및 1308)은, 예를 들어 그리고 제한 없이, DRAM, SRAM, 플래시 메모리 등과 같은 메모리 칩들, 및/또는 로직 칩들일 수 있다. 일 구현에서, 메모리 컨트롤러, 예를 들어 DRAM 컨트롤러 또는 플래시 컨트롤러가 스택 내의 하나 이상의 칩 층(1304)에 의해 구현될 수 있는 반면, DRAM, SRAM, 또는 플래시 메모리 셀들에 의해 형성되는 대용량 저장 어레이들을 갖는 메모리 디바이스들이 스택 내의 다른 칩 층들(1306)에 의해 구현되어, 전체 스택이 예시적인 메모리 서브시스템을 구현한다.
하나 이상의 프로세서(1308)가 또한 스택(1302) 내의 칩 층(들)(1308)에 의해 구현되어, 프로세서(들)(1308) 및 메모리 서브시스템(1304 및 1306)이 스택(1302) 내에 구현되는, 완전한 또는 자체 완비된 컴퓨팅 디바이스를 구성할 수 있다.
재배선 층(RDL)(1310)이 도시된 바와 같이 스택(1302)의 상부 또는 하부에 배치되어서, 능동 반도체 칩(1312), 수동 디바이스, 또는 히트 스프레더가 스택 하부 및/또는 상부에 실장될 수 있게 할 수 있다. 대안적으로, 인터포저(1314)가 스택(1302)의 상부 및/또는 하부에 실장될 수 있다. 또한, 스택(1302)의 상부 및/또는 하부의 범프들(1316) 또는 패드들은 스택(1302)이 다른 인터포저(1314), 다른 기판, 및/또는 능동 칩, 수동 디바이스, 또는 히트 스프레더에 연결될 수 있게 한다.
도 14는 라미네이팅 프로세스 동안 인터포저(100) 또는 패키지(1300)의 라미네이팅된 스택으로 기판(102) 또는 웨이퍼들(110)의 페인들을 접착하거나 접합하기 위한 예시적인 라미네이팅 에이전트들(1400), 접합 에이전트들, 또는 접착제들을 보여준다. 접합은 예를 들어 유기 또는 비유기 접착제들을 사용하여 달성될 수 있다. 유리 프릿 접합, 이산화 규소 접합, 유리 땜납 접합, 폴리머 접착제 접합, 및 금속-대-금속 또는 땜납/융합에 의한 금속-대-금속 접합은 페인들(102)을 라미네이팅된 스택(100)으로 라미네이팅하기 위해 사용될 수 있는 기법들 및 프로세스들 중 몇몇이다. 낮은 열팽창계수의 재료, 또는 낮은 열팽창계수의 접착제가 또한 사용될 수 있다.
도 15는 이후에 예시적인 인터포저(100) 또는 패키지(1300)로 함께 라미네이팅되는, 기판(102)의 페인들을 구성하는 예시적인 재료들을 보여준다. 규소와 같은 반도체 재료들이 사용될 수 있다. 층, 페인, 또는 기판(102)은 또한 도 13에서와 같이 능동 칩 또는 다이로 구성될 수 있다. 층, 페인, 또는 기판(102)은 또한 예들 들어 유리, 절연체, 유전체, 몰딩 재료, 인쇄 회로 보드(PCB), FR-4 유리 에폭시, 세라믹, 예를 들어 세라믹 그린 시트들의 소결 층들, 낮은 열팽창계수(CTE)의 액정 폴리머(LCP), 저온 동시 소성 세라믹(LTCC), 또는 고온 동시 소성 세라믹(HTCC)으로 구성될 수 있다.
도 16은 층 두께(A)가 스택 높이(B)보다 실질적으로 작을 수 있는, 예시적인 인터포저(100) 또는 패키지(1300)의 예시적인 종횡비를 보여준다. 일 구현에서, 스택 높이(B)는 층 두께(A)의 2배 이상이지만, 더 큰 또는 더 작은 배수의 스택 높이(B) 대 층 두께(A)(즉, 비율 B:A)가 구현될 수 있다.
도 17은 기계적 보강을 위해 예시적인 인터포저(100) 또는 패키지의 y-z 평면 표면들을 따라 2개의 측면을 보강하는 예시적인 몰딩(1700)을 보여준다. 원하는 기계적 보강을 달성하기 위해 밴딩(banding), 코팅, 침지(immersing), 캡핑(capping), 인클로징(enclosing) 등과 같은 몰딩 이외의 기법들이 또한 가능하다.
도 18은 기계적 지지 및 보강을 위해 스택의 x-z 및 y-z 평면 표면들을 따라 예시적인 인터포저(100) 또는 패키지의 4개의 측면 주위에 있는 예시적인 몰딩(1800)을 보여준다.
도 19는 동축 트레이스 구성들의 예시적인 전도성 트레이스들(1900)을 보여준다. 제1 동축 트레이스 구성은 예를 들어 기판(102)의 트로프(trough) 내에 퇴적된 제1 전도성 트레이스(1900)를 갖는다. 유전체 또는 절연체(1902)가 제1 전도성 트레이스(1900) 위에 적용(형성, 적층, 또는 퇴적)된다. 그 후, 제2 동축 전도성 트레이스(1904)가 절연체(1902) 내에 또는 상에 배치되거나 형성되어, 제1 동축 전도성 트레이스(1900)와 제2 동축 전도성 트레이스(1904)가 유전체 또는 절연체(1902)에 의해 서로 전기적으로 절연된다.
몇몇 구현들에서, 라미네이팅 에이전트(1400)는 절연성이고, 제1 동축 전도성 트레이스(1900)와 제2 동축 전도성 트레이스(1904)가 각각 기판(102)의 개개의 페인 상에 배치된 주된 또는 표면 전도성 트레이스(104)와는 별개의 도체들이 되는 방식으로 적용된다.
일 구현에서, 제1 동축 도체들(1908 및 1912)은 기판(102)의 페인 내의 또는 상의 제3 전도성 트레이스(104)에 전기적으로 연결된다. 내부 동축 전도성 트레이스들(1910 및 1914)은 유전체 또는 절연체(1902)에 의해 둘러싸이거나 인클로징되고, 또한 제1 전도성 트레이스들(1908 및 1912)에 의해 둘러싸일 수 있다. 제1 전도성 트레이스들(1908 및 1912) 및 전도성 트레이스(104)는 내부 동축 전도성 트레이스들(1910 및 1914)에 의해 생성되는 간섭을 포함할 수 있거나, 특히 전도성 트레이스(104)와 제1 전도성 트레이스들(1908 및 1912)이 모두 공통의 전기 접지에 연결되는 경우, 외부 간섭으로부터 내부 동축 전도성 트레이스들(1910 및 1914)을 보호할 수 있다.
동축 전도성 트레이스들(1900 및 1908)의 단면은, 일부 동축 전도성 트레이스들(1900 및 1908)은 기판(102)의 페인 상의 둥근 트로프 내에 쌓이거나 배치될 수 있는 반면, 다른 동축 전도성 트레이스들(1906 및 1912)은 기판(102)의 페인 내에 또는 상에 정사각형 또는 직사각형 단면을 가질 수 있다는 것을 보여준다. 동축 전도성 트레이스들의 단면은 예를 들어 직사각형, 정사각형, 반원형, 타원형, 원형, 칸투어드, 삼각형, 및 사다리꼴과 같은 수많은 단면 프로파일을 가질 수 있다.
도 20은 2개 이상의 인터포저 실장된 칩(2002 및 2004)이 기판(102)의 페인들 중 하나 이상의 페인 상에 있는 전도성 트레이스(104)를 통해 함께 전기적으로 결합된, 예시적인 인터포저(100) 또는 패키지를 보여준다. 재배선 층(1310)의 도체들은 인터포저(100)의 전도성 트레이스(104)와 능동 표면 실장 칩들(2002 및 2004) 사이에 개재되어, 인터포저(100)의 인접한 수직 층들(102)을 가로질러 전도성 트레이스들(104)을 갖는 "T" 접합부들을 형성할 수 있다. 50 마이크로미터 또는 30 마이크로미터 라인들/스페이스들 또는 1/5 이하의 라인들/간격을 갖는 비아들과 같은, 종래의 트레이스 폭 및 리드 간격은 그러한 실장 칩들(2002 및 2004)의 종래의 전기 성능 및 제조 가능성을 난제로 만든다. 예시적인 인터포저(100)의 전도성 트레이스(104)는 기존의 종래의 솔루션들에 비해 상당히 더 완화된 폭 및 간격 요건들을 갖기 때문에, 인터포저(100)의 예시적인 전도성 트레이스들(104)은 종래보다 높은 전기 용량을 갖는 더 넓은 트레이스들(104)을 제공하여서, 성능을 향상시키고 그러한 패키지를 더 쉽게 제조하게 만들 수 있다.
예시적인 방법
도 21은 예시적인 인터포저 또는 패키지를 제조하기 위해 기판들을 함께 라미네이팅하는 예시적인 방법(2100)을 보여준다. 도 21의 흐름도에서, 예시적인 방법(2100)의 동작들은 개개의 블록들로 도시된다.
블록 2102에서, 전도성 트레이스가 복수의 기판 각각의 평평한 표면 상에 퇴적된다.
블록 2104에서, 복수의 기판이 평행한 평면들에서 함께 라미네이팅되어 스택을 만든다.
블록 2106에서, 스택은 평행한 평면들에 수직인 평면에서 슬라이싱되어 인터포저 또는 패키지의 상부 표면을 생성한다. 슬라이스는 전도성 트레이스들의 전도성 단부들을 노출시킨다.
도 22는 메모리 서브시스템을 생성하기 위해 인터포저 또는 패키지를 위한 라미네이팅된 스택 내의 층으로서 메모리 컴포넌트들을 제공하는 예시적인 방법(2200)을 보여준다. 도 22의 흐름도에서, 예시적인 방법(2200)의 동작들은 개개의 블록들로 도시된다.
블록 2202에서, 하나 이상의 전도성 트레이스가 복수의 층 - 각각의 층은 기판, 칩, 또는 다이로 구성됨 - 중 적어도 하나의 층의 평평한 표면 상에 퇴적된다.
블록 2204에서, 메모리 컨트롤러 및 메모리 셀이 복수의 층의 층들 중 적어도 하나 상에 제공된다.
블록 2206에서, 복수의 층이 함께 라미네이팅되어, 하나 이상의 전도성 트레이스를 임베딩하고 메모리 서브시스템을 제공하는 전자 조립체를 제공한다.
도 23은 자체 완비된 컴퓨팅 디바이스를 갖는 인터포저 또는 패키지를 생성하기 위해 라미네이팅된 스택 내의 층들로서 메모리 컴포넌트들 및 프로세서 컴포넌트들을 제공하는 예시적인 방법(2300)을 보여준다. 도 23의 흐름도에서, 예시적인 방법(2300)의 동작들은 개개의 블록들로 도시된다.
블록 2302에서, 하나 이상의 전도성 트레이스가 복수의 층 - 각각의 층은 기판, 칩, 또는 다이로 구성됨 - 중 적어도 하나의 층의 평평한 표면 상에 퇴적된다.
블록 2304에서, 메모리 컨트롤러 및 메모리 셀이 복수의 층의 층들 중 적어도 하나 상에 제공된다.
블록 2306에서, 프로세서 또는 로직 칩이 복수의 층의 층들 중 적어도 하나 상에 제공된다.
블록 2308에서, 복수의 층이 함께 라미네이팅되어 전자 조립체 - 하나 이상의 전도성 트레이스를 임베딩하고 전자 조립체 내에 자체 완비된 컴퓨팅 시스템을 제공함 - 를 제공한다.
도 24는 인터포저 또는 패키지를 위한 라미네이팅된 스택의 층 상에 능동 또는 수동 컴포넌트를 임베딩하는 예시적인 방법(2400)을 보여준다. 도 24의 흐름도에서, 예시적인 방법(2400)의 동작들은 개개의 블록들로 도시된다.
블록 2402에서, 하나 이상의 전도성 트레이스가 복수의 층 - 각각의 층은 기판으로 구성됨 - 중 적어도 하나의 층 상에 퇴적된다.
블록 2404에서, 능동 또는 수동 전자 컴포넌트가 복수의 층의 층들 중 적어도 하나 상에 제공된다.
블록 2406에서, 복수의 층은 평행한 평면들에서 함께 라미네이팅되어 능동 또는 수동 전자 컴포넌트를 임베딩하는 스택을 만든다.
블록 2408에서, 스택은 평행한 평면들에 수직인 평면에서 슬라이싱되어, 하나 이상의 전도성 트레이스의 전도성 단부들을 노출시키는 인터포저 또는 패키지의 상부 표면을 생성한다.
도 25는 상이한 층들의 도체들을 연결하기 위해 라미네이팅된 스택의 층의 두께를 관통하는 전도성 비아를 생성하는 예시적인 방법(2500)을 보여준다. 도 25의 흐름도에서, 예시적인 방법(2500)의 동작들은 개개의 블록들로 도시된다.
블록 2502에서, 전도성 트레이스가 복수의 층 - 각각의 층은 기판으로 구성됨 - 중 적어도 하나의 층의 각각의 면에 퇴적된다.
블록 2504에서, 적어도 하나의 층의 각각의 면 상의 전도성 트레이스들을 연결하기 위해 적어도 하나의 층의 두께를 관통하여 전도성 비아가 생성된다.
블록 2506에서, 복수의 층은 평행한 평면들에서 함께 라미네이팅되어 전도성 트레이스들을 임베딩하는 스택을 만든다.
블록 2508에서, 스택은 평행한 평면들에 수직인 평면에서 슬라이싱되어, 전도성 트레이스들의 전도성 단부들을 노출시키는 인터포저 또는 패키지의 상부 표면을 생성한다.
전술한 설명에서 그리고 첨부 도면들에서, 개시된 실시예들의 완전한 이해를 제공하기 위해 특정 용어 및 도면 부호들이 기재되었다. 몇몇 경우에, 그 용어 및 부호들은 그 실시예들을 실시하는 데 필요하지 않은 특정 세부 사항들을 암시할 수 있다. 예를 들어, 특정 치수들, 양들, 재료 타입들, 제조 단계들 등 중 임의의 것은 대안적인 실시예들에서 전술된 것들과는 상이할 수 있다. 용어 "결합된"은 본 명세서에서 직접 연결뿐만 아니라 하나 이상의 개재하는 회로 또는 구조를 통한 연결을 표현하는 데 사용된다. 용어들 "예", "실시예", 및 "구현"은 선호 또는 요건이 아니라 예를 표현하는 데 사용된다. 또한, 용어들 "수도 있다(may)" 및 "수 있다(can)"는 선택적인(허용되는) 주제를 나타내기 위해 상호 교환적으로 사용된다. 어느 하나의 용어의 부재가 주어진 특징 또는 기법이 요구됨을 의미하는 것으로 해석되어서는 안 된다.
본 개시의 더 넓은 사상 및 범주로부터 벗어남이 없이 본 명세서에서 제시된 실시예들에 대해 다양한 수정 및 변경이 이루어질 수 있다. 예를 들어, 실시예들 중 임의의 실시예의 특징들 또는 태양들은 실시예들 중 임의의 다른 실시예와 조합하여 또는 그것의 대응 특징들 또는 태양들 대신에 적용될 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 것으로 간주되어야 한다.
명세서 및 첨부된 청구항들에서, 용어들 "연결하다", "연결", "연결된", "~와 연결하여" 및 "연결하는"은 "~와 직접 연결하여" 또는 "하나 이상의 요소를 통해 ~와 연결하여"를 의미하는 데 사용된다. 용어들 "결합하다", "결합하는", "결합된", "함께 결합된" 및 "~와 결합된"은 "직접 함께 결합된" 또는 "하나 이상의 요소를 통해 함께 결합된"을 의미하는 데 사용된다.
본 개시는 제한된 수의 실시예들에 관하여 개시되었지만, 본 개시의 이익을 갖는 당업자는 본 설명을 고려할 때 가능한 수많은 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 개시의 진정한 사상 및 범주 내에 속하는 그러한 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (21)

  1. 복수의 플레이트 - 각각의 플레이트는 기판으로 구성됨 -;
    상기 복수의 플레이트 중 적어도 하나의 플레이트의 평평한 표면 상의 전도성 트레이스
    를 포함하며,
    상기 복수의 플레이트는 함께 라미네이팅되어, 상기 라미네이팅된 플레이트들 사이에 임베딩된 상기 하나 이상의 전도성 트레이스를 갖는 스택을 제공하고,
    상기 라미네이팅된 플레이트들 및 상기 하나 이상의 임베딩된 전도성 트레이스는 전자 조립체를 위한 인터포저를 포함하고,
    상기 하나 이상의 임베딩된 전도성 트레이스는 적어도 부분적으로 상기 인터포저의 수직 전도성 비아를 포함하는, 장치.
  2. 제1항에 있어서, 상기 라미네이팅된 플레이트들 중 제1 플레이트의 상기 전도성 트레이스를 상기 라미네이팅된 플레이트들 중 제2 플레이트의 상기 전도성 트레이스 또는 금속 평면과 전도 가능하게 연결(conductively connect)하기 위해 상기 플레이트들 중 적어도 하나의 플레이트의 두께를 관통하여 배치된 하나 이상의 전도성 비아를 추가로 포함하는, 장치.
  3. 제1항에 있어서, 각각의 기판은 2 내지 60 마이크로미터로 박화되는, 장치.
  4. 제1항에 있어서, 상기 전도성 트레이스는 직사각형 단면, 정사각형 단면, 삼각형 단면, 사다리꼴 단면, 반원형 단면, 원형 단면, 오벌라인(ovaline) 단면, 및 칸투어드(contoured) 단면으로 이루어진 군으로부터 선택되는 단면을 갖는, 장치.
  5. 제4항에 있어서, 상기 전도성 트레이스는 동축 트레이스를 포함하는, 장치.
  6. 제1항에 있어서, 상기 인터포저의 상부 표면 또는 하부 표면에 부착된 하나 이상의 재배선 층(RDL)을 추가로 포함하는, 장치.
  7. 제1항에 있어서, 상기 인터포저의 하나 이상의 측면을 보강하기 위한 몰딩을 추가로 포함하는, 장치.
  8. 제1항에 있어서, 상기 장치는 상기 복수의 기판 중 하나 상에 금속 평면으로서 퇴적된(deposited) 하나 이상의 전도성 트레이스를 추가로 포함하며, 상기 금속 평면은 전체 접지 평면, 부분 접지 평면, 전체 전력 평면, 부분 전력 평면, 부분 전력 평면과 부분 접지 평면 - 상기 부분 전력 평면과 상기 부분 접지 평면 사이에 전도성 비아를 갖거나 갖지 않음 -, 안테나, 무선 주파수 실드, 패러데이 케이지(Faraday cage)의 일부, 히트 싱크, 히트 스프레더, 및 커패시터의 플레이트로 이루어진 군으로부터 선택되는 하드웨어를 제공하는, 장치.
  9. 제8항에 있어서, 상기 장치는 상기 복수의 기판 중 다수의 기판 각각 상에 퇴적된 금속 평면을 추가로 포함하며,
    상기 다수의 금속 평면은 상기 기판들 중 적어도 하나의 기판의 두께를 관통하는 하나 이상의 전도성 비아와 전도 가능하게 연결되고,
    상기 금속 평면들은 상기 인터포저 내의 평행한 접지 평면들, 상기 인터포저 내의 평행한 전력 평면들, 상기 인터포저 내의 커패시터를 포함하는 다층 플레이트들, 및 안테나로 이루어진 군으로부터 선택되는 구성을 갖는, 장치.
  10. 제1항에 있어서, 상기 장치는 상기 복수의 기판 내에 임베딩된 하나 이상의 패드를 추가로 포함하며, 상기 패드는 상기 기판들 중 하나의 기판의 두께의 적어도 일부를 관통하는 기판 관통 비아(through-substrate-via)로 구성되고,
    상기 패드는 전자 조립체를 위한 상기 인터포저의 상부 표면을 생성하기 위해 슬라이싱 동작 중에 노출되는, 장치.
  11. 제1항에 있어서, 상기 장치는 기판들의 상기 라미네이팅된 스택 내에 임베딩된 디바이스를 추가로 포함하며, 상기 디바이스는 상기 라미네이팅 전에 상기 기판들 중 하나 내에 리세스된 능동 또는 수동 전자 컴포넌트, 상기 스택으로의 상기 라미네이팅 전에 상기 기판들 중 하나 상의 상기 전도성 트레이스들 중 하나에 부착된 상기 능동 또는 수동 전자 컴포넌트, 상기 전도성 트레이스들 중 하나로부터 형성된 코일, 상기 전도성 트레이스들 중 하나로부터 형성된 인덕터 또는 나선형 인덕터, 및 상기 전도성 트레이스들 중 하나로부터 형성된 안테나로 이루어진 군으로부터 선택되는, 장치.
  12. 복수의 층 - 각각의 층은 웨이퍼, 기판, 유리, 칩, 또는 다이로 구성됨 -;
    상기 복수의 층 중 적어도 하나의 층의 평평한 표면 상의 하나 이상의 전도성 트레이스
    를 포함하며,
    상기 복수의 층은 함께 라미네이팅되어, 상기 라미네이팅된 층들 사이에 상기 하나 이상의 임베딩된 전도성 트레이스를 갖는 스택을 제공하고,
    상기 스택의 상기 라미네이팅된 층들 및 상기 하나 이상의 임베딩된 전도성 트레이스는 전자 조립체를 포함하고,
    상기 하나 이상의 임베딩된 전도성 트레이스는 적어도 부분적으로 상기 전자 조립체의 수직 전도성 비아를 포함하는, 장치.
  13. 제12항에 있어서, 상기 스택의 상기 층들 중 적어도 하나는 집적 회로 다이를 포함하는, 장치.
  14. 제13항에 있어서, 상기 집적 회로 다이는 메모리 컨트롤러, DRAM 컨트롤러, SRAM 컨트롤러, 또는 플래시 컨트롤러를 포함하고,
    상기 스택의 상기 층들 중 적어도 하나는 메모리 디바이스, 대용량 저장 어레이, 메모리 셀들, DRAM 메모리 셀들, SRAM 메모리 셀들, 또는 플래시 메모리 셀들을 포함하고,
    상기 전자 조립체는 메모리 서브시스템을 포함하는, 장치.
  15. 제14항에 있어서, 상기 스택의 상기 층들 중 적어도 하나는 프로세서 또는 로직 칩을 포함하고,
    상기 프로세서 및 상기 메모리 서브시스템은 상기 스택 내의 자체 완비된(self-contained) 컴퓨팅 시스템을 포함하는, 장치.
  16. 제15항에 있어서, 상기 장치는 상기 스택 상에 배치된 하나 이상의 재배선 층(RDL)을 추가로 포함하고,
    상기 장치는 상기 재배선 층에 연결된 하드웨어를 추가로 포함하며, 상기 하드웨어는 능동 반도체 칩, 수동 반도체 디바이스, 인터포저, 기판, 범프, 및 패드로 이루어진 군으로부터 선택되는, 장치.
  17. 인터포저로서,
    상기 인터포저의 상부 표면 및 하부 표면 - 상기 상부 표면 또는 상기 하부 표면은 상기 인터포저의 길이 및 폭의 범위를 정함 -;
    함께 접합되어 스택을 만들고 상기 인터포저의 상기 상부 표면 및 상기 하부 표면에 수직인, 상기 인터포저의 다수의 기판 층;
    상기 인터포저의 상기 상부 표면 및 상기 하부 표면에 수직인 상기 인터포저의 두께를 한정하는, 상기 기판 층들의 제1 치수;
    함께 접합될 때 상기 인터포저의 제2 치수를 형성하는, 상기 기판 층들의 두께들;
    상기 인터포저의 길이를 형성하는, 상기 기판 층들의 제3 치수; 및
    전도성 비아들 및 인터커넥트들을 형성하기 위해 상기 기판 층들 사이에 임베딩된 전도성 트레이스들
    을 포함하는, 인터포저.
  18. 제17항에 있어서, 상기 기판 층들은 반도체 재료, 규소, 능동 칩, 능동 다이, 유리, 절연체, 유전체, 인쇄 회로 보드(PCB), FR-4 유리 에폭시, 세라믹, 몰딩 재료, 세라믹 그린 시트의 소결 층, 낮은 열팽창계수(CTE)의 액정 폴리머(LCP), 저온 동시 소성 세라믹(low temperature co-fired ceramic, LTCC), 및 고온 동시 소성 세라믹(high temperature co-fired ceramic, HTCC)으로 이루어진 군으로부터 선택되는 재료를 포함하는, 인터포저.
  19. 제17항에 있어서, 상기 기판 층들은 이산화 규소 접합, 금속 대 금속 접합, 유리 프릿 접합, 유리 땜납 접합, 및 폴리머 접착제 접합으로 이루어진 군으로부터 선택되는 접합 프로세스에 의해 함께 라미네이팅되거나 접합되는, 인터포저.
  20. 제17항에 있어서, 별개의 수동 디바이스 또는 능동 칩이 상기 기판 층들 중 하나의 기판 층의 표면 상에 실장되고, 2개의 인접한 접합된 기판 층 사이에서 상기 스택 내에 임베딩되는, 인터포저.
  21. 제17항에 있어서, 별개의 수동 디바이스 또는 능동 칩이 상기 기판 층들 중 하나의 기판 층의 표면 아래의 리세스 캐비티(recess cavity) 내에 실장되고, 2개의 인접한 접합된 기판 층 사이에 임베딩되는, 인터포저.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5869631B2 (ja) * 2014-07-24 2016-02-24 浜松ホトニクス株式会社 電子部品の製造方法
BR112015025990A2 (pt) * 2014-11-12 2017-07-25 Intel Corp técnicas e configurações de acondicionamento de circuito integrado para dispositivos de fator de forma pequeno ou vestíveis.
US11089689B2 (en) * 2016-04-02 2021-08-10 Intel Corporation Fine feature formation techniques for printed circuit boards
EP3792960A3 (en) * 2016-04-11 2021-06-02 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Batch manufacture of component carriers
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10403599B2 (en) * 2017-04-27 2019-09-03 Invensas Corporation Embedded organic interposers for high bandwidth
US10090282B1 (en) 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
US10096576B1 (en) 2017-06-13 2018-10-09 Micron Technology, Inc. Semiconductor device assemblies with annular interposers
US11610844B2 (en) 2017-10-11 2023-03-21 Octavo Systems Llc High performance module for SiP
WO2019132957A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies
US10354978B1 (en) 2018-01-10 2019-07-16 Powertech Technology Inc. Stacked package including exterior conductive element and a manufacturing method of the same
EP3573434A1 (en) * 2018-05-25 2019-11-27 Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO Stretchable electronic device
KR20210046084A (ko) 2018-09-20 2021-04-27 마이크론 테크놀로지, 인크. 적층형 메모리 라우팅 기술
CN113395936B (zh) 2018-12-06 2024-10-15 美国亚德诺半导体公司 屏蔽的集成器件封装
US11688709B2 (en) 2018-12-06 2023-06-27 Analog Devices, Inc. Integrated device packages with passive device assemblies
KR102618460B1 (ko) 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN110277367B (zh) * 2019-07-02 2020-10-16 苏州福唐智能科技有限公司 一种ltcc基板结构及其激光加工方法
KR102643069B1 (ko) * 2019-07-03 2024-03-05 에스케이하이닉스 주식회사 열 방출 구조를 포함하는 적층 반도체 패키지
CN110690128B (zh) * 2019-08-27 2021-11-02 华东光电集成器件研究所 一种芯片三维多面之间的键合互连方法
CN112448561B (zh) * 2019-08-30 2022-04-15 台达电子企业管理（上海）有限公司 电源模块及电源模块的制备方法
CN111031727B (zh) * 2019-12-26 2021-07-06 中国电子科技集团公司第四十四研究所 一种平行缝焊封装点频源组件及其制作方法
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
KR20220046134A (ko) 2020-10-07 2022-04-14 삼성전자주식회사 반도체 패키지
EP4351286A1 (en) 2021-08-17 2024-04-10 Samsung Electronics Co., Ltd. Interposer and electronic device comprising same
US20230061258A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Semiconductor devices including stacked dies with interleaved wire bonds and associated systems and methods
US20230420409A1 (en) * 2022-06-22 2023-12-28 Intel Corporation Package architecture with vertical stacking of integrated circuit dies having planarized edges

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014494A (ja) 1983-07-04 1985-01-25 株式会社日立製作所 セラミツク多層配線基板およびその製造方法
US5176772A (en) 1989-10-05 1993-01-05 Asahi Glass Company Ltd. Process for fabricating a multilayer ceramic circuit board
US6323549B1 (en) 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
US5953816A (en) * 1997-07-16 1999-09-21 General Dynamics Information Systems, Inc. Process of making interposers for land grip arrays
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6555920B2 (en) * 2001-07-02 2003-04-29 Intel Corporation Vertical electronic circuit package
US6791133B2 (en) 2002-07-19 2004-09-14 International Business Machines Corporation Interposer capacitor built on silicon wafer and joined to a ceramic substrate
JP2005011883A (ja) 2003-06-17 2005-01-13 Shinko Electric Ind Co Ltd 配線基板、半導体装置および配線基板の製造方法
US7105462B2 (en) 2003-07-22 2006-09-12 E. I. Du Pont De Nemours And Company Lamination of organic semiconductor
US7132743B2 (en) 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US8435373B2 (en) 2005-06-20 2013-05-07 Microcontinumm, Inc. Systems and methods for roll-to-roll patterning
SG119230A1 (en) 2004-07-29 2006-02-28 Micron Technology Inc Interposer including at least one passive element at least partially defined by a recess formed therein method of manufacture system including same and wafer-scale interposer
EP1688995B1 (en) 2005-02-04 2011-04-20 Alcatel Lucent Interposer for decoupling integrated circuits on a circuit board
JP4581768B2 (ja) 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US8435573B2 (en) 2005-10-13 2013-05-07 In Sung Lee Second run ginseng wine
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
US7745942B2 (en) * 2006-06-21 2010-06-29 Micron Technology, Inc. Die package and probe card structures and fabrication methods
DE602007011286D1 (de) 2006-08-07 2011-01-27 Murata Manufacturing Co Verfahren zur herstellung eines keramischen, mehrschichtsubstrats
US7675160B2 (en) 2006-12-29 2010-03-09 Intel Corporation Individual sub-assembly containing a ceramic interposer, silicon voltage regulator, and array capacitor
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US20090068790A1 (en) 2007-09-07 2009-03-12 Vertical Circuits, Inc. Electrical Interconnect Formed by Pulsed Dispense
US8064224B2 (en) 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US8274165B2 (en) * 2009-02-10 2012-09-25 Headway Technologies, Inc. Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
US8384411B2 (en) * 2009-12-18 2013-02-26 Tektronix, Inc. Method and device for measuring inter-chip signals
KR20110072394A (ko) 2009-12-22 2011-06-29 삼성전기주식회사 기둥형 도전체를 이용하여 형성한 다층 세라믹 기판과 프로브 기판 및 그의 제조방법
US8247895B2 (en) 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
JP5514559B2 (ja) 2010-01-12 2014-06-04 新光電気工業株式会社 配線基板及びその製造方法並びに半導体パッケージ
US8633858B2 (en) 2010-01-29 2014-01-21 E I Du Pont De Nemours And Company Method of manufacturing high frequency receiving and/or transmitting devices from low temperature co-fired ceramic materials and devices made therefrom
US8274149B2 (en) 2010-03-29 2012-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a buffer structure and method of fabricating the same
WO2015006393A1 (en) * 2013-07-11 2015-01-15 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US8963013B2 (en) 2010-12-07 2015-02-24 Masud Beroz Three dimensional interposer device
US8390109B2 (en) * 2011-02-17 2013-03-05 Oracle America, Inc. Chip package with plank stack of semiconductor dies
US8709933B2 (en) 2011-04-21 2014-04-29 Tessera, Inc. Interposer having molded low CTE dielectric
US8988895B2 (en) 2011-08-23 2015-03-24 Tessera, Inc. Interconnection elements with encased interconnects
US20130050228A1 (en) * 2011-08-30 2013-02-28 Qualcomm Mems Technologies, Inc. Glass as a substrate material and a final package for mems and ic devices
US9349663B2 (en) * 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
TWI543307B (zh) 2012-09-27 2016-07-21 欣興電子股份有限公司 封裝載板與晶片封裝結構
US10269747B2 (en) * 2012-10-25 2019-04-23 Taiwan Semiconductor Manufacturing Company Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US8946900B2 (en) 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
US9312175B2 (en) 2012-12-20 2016-04-12 Invensas Corporation Surface modified TSV structure and methods thereof
US9236366B2 (en) 2012-12-20 2016-01-12 Intel Corporation High density organic bridge device and method
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US8901748B2 (en) 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
US9119313B2 (en) 2013-04-25 2015-08-25 Intel Corporation Package substrate with high density interconnect design to capture conductive features on embedded die
US9147663B2 (en) 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US10506722B2 (en) * 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US9070674B2 (en) 2013-07-23 2015-06-30 Avago Technologies General Ip (Singapore) Pte. Ltd. Through-silicon coaxial via structure and method
US9508636B2 (en) 2013-10-16 2016-11-29 Intel Corporation Integrated circuit package substrate
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9368425B2 (en) * 2013-12-20 2016-06-14 Globalfoundries Inc. Embedded heat spreader with electrical properties
US9433077B2 (en) 2014-02-14 2016-08-30 International Business Machines Corporation Substrate device and electric circuit arrangement having first substrate section perpendicular to second substrate section
EP3164886A4 (en) * 2014-07-02 2018-06-20 Intel Corporation Electronic assembly that includes stacked electronic devices
US9713264B2 (en) * 2014-12-18 2017-07-18 Intel Corporation Zero-misalignment via-pad structures
US9368450B1 (en) 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer

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