KR20220084107A - 마이크로전자 디바이스 조립체 및 패키지 및 관련 방법 및 시스템 - Google Patents

마이크로전자 디바이스 조립체 및 패키지 및 관련 방법 및 시스템 Download PDF

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KR20220084107A
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KR
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die
substrate
conductive
stack
semiconductor
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KR1020227016048A
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오웬 알. 페이
랜든 케이. 리차드스
아파르나 유. 리마예
동 순 림
찬 에이치. 유
브렛 케이. 스트릿
에이이치 나카노
시지안 루오
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마이크론 테크놀로지, 인크
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    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
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    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/818—Bonding techniques
    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/81855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/81862—Heat curing
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Abstract

표면 상에 노출된 전도체를 갖는 기판을 포함하는 마이크로전자 디바이스 조립체가 개시된다. 둘 이상의 마이크로전자 디바이스가 기판 상에 적층되며, 각각의 마이크로전자 디바이스는 유전체 물질 위에서 스택의 적어도 하나의 측부 너머의 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - , 및 비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아를 포함한다. 제조 방법 및 관련 전자 시스템이 또한 개시된다.

Description

마이크로전자 디바이스 조립체 및 패키지 및 관련 방법 및 시스템
우선권 주장
본 출원은 각각의 내용이 그 전체가 본 명세서에 참조로서 포함되는 2019년10월17일에 출원된 미국 가특허 출원 번호 62/916,371, 발명의 명칭 "Methods for Fabrication of Microelectronic Device Packages and Related Packages and Systems", 2020년06월11일에 출원된 미국 가특허 출원 번호 63/037,902, 발명의 명칭 "Methods for Fabrication of Microelectronic Device Packages and Related Packages and Systems", 및 2020년07월27일에 출원된 미국 가특허 출원 번호 16/939,756, 발명의 명칭 "Microelectronic Device Assemblies and Packages and Related Methods and Systems"의 출원일의 이익을 주장한다.
본 출원의 주제 사항은 그 전체가 본 명세서에 참조로서 포함되는 2020년07월27일에 출원된 미국 특허 출원 번호 16/939,650 "Microelectronic Device Assemblies and Packages Including Multiple Device Stacks and Related Methods", 2020년07월27일에 출원된 미국 특허 출원 번호 16/939,678 "Microelectronic Device Assemblies and Packages and Related Methods", 및 2020년07월27일에 출원된 미국 특허 출원 번호 16/939,720 "Microelectronic Device Assemblies and Packages Including Surface Mount Components"와 관련된다.
기술 분야
본 명세서에 개시된 실시예는 마이크로전자 디바이스 조립체 및 패키지의 제조와 관련된다. 더 구체적으로, 본 명세서에 개시된 실시예는 외부 수직 전도성 경로를 채용하는 적층된 마이크로전자 디바이스를 포함하는 마이크로전자 디바이스 조립체 및 패키지와 관련되고, 관련 제조 방법 및 이러한 패키지를 포함하는 시스템과 관련된다.
전자 산업이 가장 일반적으로 적층형 반도체 다이의 형태의 적층형 마이크로 전자 디바이스의 3차원 조립체의 광범위한 상업화를 향해 이동함에 따라, 다이 스택의 봉지화 전에 적층 다이의 정렬된 전도성 요소들 및 베이스 기판의 전도성 요소로의 수직 연결에서 발생하는 시간과 비용이 문제가 되었다. 종래에는, 필라(pillar) 및 패드(pad) 형태의 전도성 요소에서 각각의 반도체 다이의 대향 표면에서 끝나는 이른바 관통 기판 비아(TSV, "관통 실리콘 비아(through silicon via)"라고도 함)를 포함하는 다수의 싱귤레이션된 반도체 다이가 인접 다이의 패드와 정렬된 다이의 필라와 적층된다. 각각의 다이 스택이 싱귤레이션되지 않은 베이스 웨이퍼의 다이 위치의 전도성 요소, 그 밖의 다른 벌크 반도체 기판, 또는 그 밖의 다른 구성요소 상에 형성되고 이와 정렬된다. 필라는 단일 전도성 물질, 가령, 구리, 또는 솔더(solder)로 덮인 전도성 물질을 포함할 수 있다. 스택 내 최상부 반도체 다이에 TSV가 제공되지 않을 수 있지만, 그럼에도 이러한 반도체 다이의 필라는 다음 하부 반도체 다이의 패드와 정렬되고, 스택 내 다른 반도체 다이가 그러는 것처럼, 시그널링, 전력, 및 접지(가령, 바이어스) 목적으로 TSV를 통해 통신한다.
TSV의 사용은 제조 비용 및 결과적 패키지 측면에서 몇 가지 문제를 제시한다. 예를 들어, TSV의 제조는 통상적으로 박막화(thinning) 전에 반도체 웨이퍼에 블라인드 홀을 형성한 다음 TSV의 전도성 물질을 전기적으로 절연시키기 유전체 물질로 홀(hole)을 라이닝하는 것을 포함한다. 웨이퍼-후 마감 공정에서 TSV의 하나의 측부(즉, 웨이퍼의 활성 표면) 상에 전도성 필라가 형성되고, 반도체 웨이퍼가 박막화되어 전도성 물질을 노출시킨 후 그 위에 전도성 패드가 형성된다. 또한, 반도체 다이가 반도체 웨이퍼로부터 싱귤레이션된 후, 이들은 최신 기술에 따라 열압착 본딩에 의해 인접한 필라 및 패드의 후속 인터커넥션을 위해 상호 정렬된 필라, TSV 및 패드와 함께 적층된다.
열 및 압력(즉, 수직력)이 적용되어 반도체 다이의 전도성 요소가 다른 반도체 다이 또는 기타 베이스 기판의 전도성 요소에 확산 본딩되게 하는 열압착 본딩 기법이 구성요소들 간 강건한 기계적 및 전기적 연결 을 제공하는 것을 밝혀졌다. 그러나 열압착 본딩은 다수의 적층된 반도체 다이가 확산 본딩되어야 하는 경우 비용과 시간이 많이 소요되며, 감소된 피치에서 구리 필라 형태의 더 작은 전도성 요소를 사용하는 반도체 다이의 3차원(3D) 조립체로서 더욱 일반적인 요구 사항이 상업적 규모로 구현된다. 예를 들어, 4개, 8개, 12개 또는 심지어 16개의 다이를 완전한 조립체로서 포함하는 메모리 다이의 스택, 또는 하이브리드 메모리 큐브 아키텍처에서 구현될 수 있는 것과 같은 로직 다이와 함께 결합되는 것 및 고대역폭 메모리(HBM) 아키텍처의 경우 디바이스 로직 다이를 포함하는 스택이 제조될 수 있다.
예를 들어, 스택이 형성될 때 복수의 반도체 다이가 벌크 반도체 기판(가령, 웨이퍼)의 다이 위치 상에 적층되어야 할 때, 주어진 레벨의 싱귤레이션된 다이가 배치된 후 열과 압력의 인가에 의해 베이스 웨이퍼 또는 다이의 하위 레벨에 하나씩 열압착 갱 본딩된고, 희망 개수(가령, 4개의 다이, 8개의 다이 등)의 다이 스택이 획득될 때까지, 다이 레벨로 공정이 반복된다. 이러한 적층 및 갱 본딩이 웨이퍼 레벨로 수행될 때에도, 이러한 접근 방식이 비용 및 시간 집약적이며, 다음 상위 레벨을 형성하려 진행하기 전에, 본드 헤드를 갖는 픽 앤 플레이스 장치를 사용하는 각각의 다이 레벨의 다이의 적층 및 개별 갱 본딩의 다수의 동작을 필요로 한다. 또한, 구리-구리 전도성 요소의 종래의 열압착 본딩은 약 300℃의 수준의 고온에서, 심지어 이른바 "저온" 본딩의 경우에도, 바람직하지 않게 수행되는 두 개의 인접한 금속 표면 간 원자의 상호-확산 및 입자 성장을 초래하는 고체 상태 확산 본딩 공정이다. 열압착 본딩과 연관된 이러한 온도를 피하는 것은 다이의 열적 예산 제한, 및 본딩-후 열적-기계적 응력 제어 및 정렬 정확도 제약으로 인해 바람직하다.
앞서 언급된 것 외에, 반도체 다이의 스택의 수직 전도성 경로에 대한 TSV의 사용은 또한 각각의 다이에서의 귀중한 공간(즉, 면적)을 소모한다. 반도체 다이가 더 작아지고 특징부의 임계 치수 및 피치의 크기가 감소되어 회로 밀도가 증가함에 따라, TSV의 사용은, 특히 스택내 반도체 다이의 수가 증가함에 따라, 덜 바람직해진다. 문제가 이에 국한되지는 않지만, 이는 메모리 디바이스가 더 많고, 더 작으며, 더 치밀하게 위치한 메모리 셀을 포함할 때 특히 문제이다.
도 1a1 및 1a2는 본 개시내용에 따른 마이크로전자 디바이스 패키지를 제조하기 위한 방법의 하나의 실시예의 흐름도를 포함한다.
도 1b는 도 1a1 내지 도 1a2의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지의 측단면 개략도이다.
도 2a는 본 개시내용에 따른 마이크로전자 디바이스 패키지를 제조하기 위한 방법의 또다른 실시예의 흐름도이다.
도 2b는 도 2a의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지의 측단면 개략도이다.
도 3a는 본 개시내용에 따른 마이크로전자 디바이스 패키지를 제조하기 위한 방법의 실시예의 흐름도이다.
도 3b는 도 3a의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지의 측단면 개략도이다.
도 4a-4d는 다이 스택의 1, 2, 3 또는 4개의 측부 상의 관통 폴리 비아를 포함하는 다양한 실시예를 예시하는 본 개시내용의 실시예에 따른 다이 스택의 개략적인 상부 입면도이다.
도 5a 및 도 5b는 각각 관통 폴리 비아의 다수의 행의 상이한 배열을 예시하는 본 개시내용의 실시예에 따른 다이 스택의 개략적인 상부 입면도이고 도 5c는 다이 스택 주위의 관통 실리콘 비아 그리고 위의 접지 구조물을 포함하는 패러데이 케이지를 포함하는 개시내용의 실시예의 개략적 측방 입면도이다.
도 6a-6d는 관통 폴리 비아의 전도성 트레이스와 전도성 물질 사이의 연결의 상이한 예시적인 구성의 개략도이다.
도 7은 본 개시내용의 실시예에 따른 하나 이상의 반도체 패키지를 포함하는 전자 시스템의 블록도이다.
도 8a는 본 개시내용에 따른 마이크로전자 디바이스의 다중 스택을 포함하는 마이크로전자 디바이스 패키지를 제조하기 위한 방법의 실시예의 흐름도이고 도 8b는 본 개시내용의 실시예에 따른 마이크로전자 디바이스의 다중 스택을 포함하는 마이크로전자 디바이스 패키지의 측단면 개략도이다.
도 9a는 기판에 칩을 직접 부착하기 위한 마이크로전자 디바이스를 제조하기 위한 본 개시내용에 따른 방법의 실시예의 흐름도이고, 도 9b는 도 9a와 관련하여 설명된 프로세스 시퀀스를 도시한다.
도 9c는 다이 스택을 형성하기 위한 도 9a 및 9b의 실시예의 추가적인 구현을 도시한다.
도 10a는 본 개시내용에 따른 표면 실장 구성요소를 포함하는 마이크로전자 디바이스 조립체를 제조하기 위한 방법의 실시예의 흐름도이며 도 10b1-10d는 표면 실장 구성요소를 포함하는 상이한 다이 조립체를 예시한다.
도 11a는 본 개시내용에 따른 데이터 신호 전송을 위한 유도 결합 루프(ICL) 및 전력 및 접지 바이어스를 위한 관통 폴리 비아(TPV)를 포함하는 마이크로전자 디바이스 조립체를 제조하기 위한 방법의 실시예의 흐름도이며, 도 11b는 도 11a의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지의 측단면 개략 입면도이다.
도 12는 본 개시내용의 하나의 실시예에 따른 관통 실리콘 비아(TSV) 및 관통 폴리 비아(TPV) 모두를 포함하는 마이크로전자 디바이스 조립체의 측단면 개략 입면도이다.
도 13a는 본 개시내용에 따른 팬 아웃 패키지(FOP) 구성 재배선층(RDL)을 사용하여 마이크로전자 디바이스 패키지를 제조하기 위한 방법의 하나의 실시예의 흐름도이고 도 13b는 본 개시내용의 하나의 실시예에 따른 FOP 구성 RDL을 사용하는 마이크로전자 디바이스 패키지의 측단면 개략도이다.
도 14a는 본 개시내용에 따른 TPV와 함께 FOP-구성된 RDL을 채용하는 마이크로전자 디바이스 패키지를 제조하기 위한 방법의 하나의 실시예의 흐름도이며 도 14b는 본 개시내용의 실시예에 따른 TPV와 함께 FOP-구성된 RDL을 채용하는 마이크로전자 디바이스 패키지의 측단면 개략도이다.
TSV가 없는 다중 적층 마이크로전자 디바이스(가령, 반도체 다이)를 포함하는 마이크로전자 디바이스 패키지, 및 이러한 패키지 및 관련 전자 시스템을 제조하는 방법.
다음 설명은 본 개시내용의 실시예에 대한 철저한 설명을 제공하기 위해 특정 세부사항, 가령, 크기, 형상, 물질 조성 및 배향을 제공한다. 그러나, 해당 분야의 통상의 기술자라면 본 개시내용의 실시예가 이러한 특정 세부사항을 채용하지 않고 실시될 수 있음을 이해할 것이다. 본 개시내용의 실시예는 산업에서 채용되는 통상적인 제조 기법과 함께 실행될 수 있다. 또한, 아래에 제공된 설명은 마이크로전자 패키지, 마이크로전자 패키지를 포함하는 구조물, 또는 마이크로전자 패키지를 포함하는 시스템(가령, 전자 시스템)을 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 본 개시내용의 실시예를 이해하는 데 필요한 공정 동작 및 물질만 이하에서 상세히 기재된다. 완전한 마이크로전자 디바이스 패키지, 마이크로전자 패키지를 포함하는 완전한 구조물, 또는 마이크로전자 패키지를 포함하는 완전한 시스템을 형성하기 위한 추가 동작 및 물질이 종래의 제조 공정에 의해 수행될 수 있다.
본 명세서에서 제공되는 도면은 예시 목적만을 가지며, 임의의 특정 물질, 구성요소, 구조물, 디바이스, 또는 시스템의 실제 모습을 의미하지 않는다. 예를 들어, 제조 기법 및/또는 공차의 결과로서 도면에 도식된 형태로부터의 변형이 예상될 수 있다. 따라서 본 명세서에 기재된 실시예가 특정 형태 또는 영역으로의 한정으로 간주되지 않고, 예를 들어 제조로부터 도출되는 형태의 변형을 포함한다. 예를 들어, 박스 형태로 예시 또는 기재된 영역은 대략적인 및/또는 비선형 특징부를 가질 수 있고, 둥근 형태로 예시되거나 기재된 영역은 일부 대략적인 및/또는 선형 특징부를 포함할 수 있다. 또한, 예시된 표면 사이의 날카로운 각이 둥글 수 있고, 그 반대도 가능할 수 있다. 따라서 도면에 예시된 영역의 속성이 개략적이며, 이들의 형태가 영역의 정확한 형태를 예시하려는 의도가 아니고 본 발명의 청구항의 범위를 한정하지 않는다. 도면은 반드시 실제 축적으로 그려진 것은 아니다.
본 명세서에 사용될 때, 용어 "포함하는(comprising)", "포함하는(including)", "함유하는(containing)", "에 의해 특징지어지는(characterized by)" 및 문법적 등가물은 추가의 인용되지 않은 요소 또는 방법 동작을 배제하지 않고, "~로 구성된(consisting of)" 및 "~로 본질적으로 구성되는(consisting essentially of)" 및 문법적 등가물도 포함한다. 본 명세서에서 사용될 때, 물질, 구조물, 특징부 또는 방법 동작과 관련하여 "~일 수 있다(may)"라는 용어는 본 개시내용의 하나의 실시예의 구현에서 사용되는 것으로 고려되며, 다른 호환 가능한 물질, 구조물, 특징부 및 방법이 배제되어야 하거나 배제되어야 한다는 암시를 피하기 위해 이러한 용어는 보다 제한적인 용어 "~이다(is)"보다 우선적으로 사용됨을 나타낸다.
본 명세서에서 사용될 때, 용어 "종방향", "수직", "횡방향" 및 "수평"은 그 내부 또는 상에 하나 이상의 구조물 및/또는 특징부가 형성되는 기판(가령, 베이스 물질, 베이스 구조물, 베이스 구조 등)의 주 평면을 기준으로 하며 반드시 지구 중력장에 의해 정의되는 것은 아니다. "횡방향" 또는 "수평" 방향은 기판의 주 평면에 실질적으로 평행한 방향이고, "종방향" 또는 "수직" 방향은 기판의 주 평면에 실질적으로 수직인 방향이다. 기판의 주 평면은 기판의 다른 표면에 비해 상대적으로 큰 면적을 갖는 기판의 표면에 의해 정의된다.
본 명세서에서 사용될 때, 공간적으로 상대적인 용어, 가령, "밑에", "하부", "하부", "바닥", "위", "위에", "상부", "상부", "전면", "후면", "좌", "우" 등은 하나의 요소 또는 특징부의 도면에 도시된 타 요소(들) 또는 특징부(들)과의 관계를 기술하기 위한 기재를 용이하게 하기 위해 사용될 수 있다. 달리 특정되지 않는 한, 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 물질의 상이한 배향을 포함하도록 의도된다. 예를 들어, 도면 내 물질이 반전되는 경우, 타 요소 또는 특징부의 "위에" 또는 "위" 또는 "상에" 또는 "상부에"로 기재된 요소는 상기 타 요소 또는 특징부의 "아래" 또는 "밑에" 또는 "아래에" 또는 "하부에" 배향될 것이다. 따라서, 용어 "위에"는 용어가 사용되는 문맥에 따라 위와 아래의 배향을 모두 포함할 수 있으며, 이는 해당 분야의 통상의 기술자 자명할 것이다. 물질은 다르게 배향될 수 있고(가령, 90도 회전, 반전, 뒤집힘) 본 명세서에서 사용된 공간적으로 상대적인 설명어는 그에 따라 해석된다.
본 명세서에서 사용될 때, 단수 형태 "a", "an"및 "the"는 문맥 상 달리 명확하게 나타내지 않는 한 복수 형태도 포함하도록 의도된다.
본 명세서에서 사용될 때, 용어 "구성된" 및 "구성"은 구조물 및 장치 중 하나 이상의 동작을 지정된 방식으로 촉진시키는 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 크기, 형태, 물질 조성, 배향, 및 배열을 지칭한다.
본 명세서에서 사용될 때, 주어진 파라미터, 속성, 또는 조건과 관련된 용어 "실질적으로"는 해당 분야의 통상의 기술자가 주어진 파라미터, 속성, 또는 조건이 어느 정도의 변동을 갖고 충족됨을, 가령, 허용 가능한 제조 공차 내에 있음을 이해할 정도를 의미하고 포함한다. 예를 들어, 실질적으로 충족되는 특정 파라미터, 속성 또는 조건에 따라, 파라미터, 속성, 또는 조건이 적어도 90.0% 충족, 적어도 95.0% 충족, 적어도 99.0% 충족, 또는 심지어 99.9% 충족일 수 있다.
본 명세서에서 사용될 때, 특정 파라미터에 대한 수치 값과 관련하여 "약" 또는 "대략"은 수치 값 및 해당 분양의 통상의 기술자라면 특정 파라미터에 대한 허용될 수 있는 공차 내에 있다고 이해할 수치 값으로부터 변동을 포함한다. 예를 들어, 수치 값과 관련하여 "약" 또는 "대략"은 수치 값의 90.0 퍼센트 내지 110.0 퍼센트 범위, 가령, 수치 값의 95.0 퍼센트 내지 105.0 퍼센트의 범위, 수치 값의 97.5 퍼센트 내지 102.5 퍼센트의 범위, 수치 값의 99.0 퍼센트 내지 101.0 퍼센트의 범위, 수치 값의 99.5 퍼센트 내지 100.5 퍼센트의 범위, 또는 수치 값의 99.9 퍼센트 내지 100.1 퍼센트의 범위 내의 추가 수치 값을 포함할 수 있다.
본 명세서에서 사용될 때, "층" 및 "필름"이라는 용어는 구조물 상에 위치하는 물질의 레벨, 시트 또는 코팅을 의미하고 포함하며, 달리 지시되지 않는 한, 레벨 또는 코팅이 물질의 부분들 사이에 연속이거나 불연속일 수 있고, 컨포멀하거나 비-컨포멀일 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 추가 물질이 그 위에 형성되거나, 추가 구조물이 위치하거나, 둘 모두인 베이스 물질 또는 구조물을 의미하고 포함한다. 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 금속 전극, 또는 그 위에 형성된 하나 이상의 물질, 층, 구조물 또는 영역을 갖는 반도체 기판일 수 있다. 반도체 기판 상의 물질의 비제한적 예를 들면, 반도체 물질, 절연성 물질, 전도성 물질 등이 있을 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 물질 층을 포함하는 또 다른 벌크 기판일 수 있다. 본 명세서에서 사용될 때, 용어 "벌크 기판"은 실리콘 웨이퍼뿐만 아니라, 실리콘-온-절연체(SOI: silicon-on-insulator) 기판, 가령, 실리콘-온-사파이어(SOS: silicon-on-sapphire) 기판 및 실리콘-온-유리(SOG: Silicon on Glass) 기판, 베이스 반도체 토대 상의 실리콘의 에피택시 층 및 그 밖의 다른 반도체 또는 광전자 물질, 가령, 실리콘-게르마늄, 게르마늄, 갈륨 비소, 갈륨 니트라이드, 및 인듐 포스파이드를 의미하고 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다. 일부 실시예에서, 기판은 인터포저 또는 회로 기판을 포함할 수 있다.
본 명세서에 사용될 때, 용어 "포함하는(comprising)", "포함하는(including)", "함유하는(containing)", "에 의해 특징지어지는(characterized by)" 및 문법적 등가물은 추가의 인용되지 않은 요소 또는 방법 단계를 배제하지 않고, "~로 구성된(consisting of)" 및 "~로 본질적으로 구성되는(consisting essentially of)" 및 문법적 등가물도 포함한다.
본 명세서에서 사용될 때, 용어 "구성된"은 구조물 및 장치 중 하나 이상의 동작을 지정된 방식으로 촉진시키는 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 크기, 형태, 물질 조성, 및 배열을 지칭한다.
본 명세서에서 사용될 때, 물질, 구조물, 특징부 또는 방법 동작과 관련하여 "~일 수 있다(may)"라는 용어는 본 개시내용의 하나의 실시예의 구현에서 사용되는 것으로 고려되며, 다른 호환 가능한 물질, 구조물, 특징부 및 방법이 배제되어야 하거나 배제되어야 한다는 암시를 피하기 위해 이러한 용어는 보다 제한적인 용어 "~이다(is)"보다 우선적으로 사용됨을 나타낸다.
본 명세서에서 사용될 때, 용어 "웨이퍼"는 종래의 반도체 물질 웨이퍼 뿐만 아니라 다른 지지 물질 상의 반도체 물질을 포함하는 그 밖의 다른 벌크 기판 모두를 의미하고 포함하는 것으로 광범위하게 해석되어야 한다.
본 명세서에서 사용될 때, 용어 "마이크로전자 디바이스"는 싱귤레이션된 반도체 다이, 싱귤레이션되지 않은 반도체 다이의 그룹, 반도체 물질에 의존하는 기능 이외의 다른 기능을 포함하는 다이 및 다이 그룹, 예를 들어 광학 디바이스 및 MEMS 디바이스를 의미하고 포함한다. 마찬가지로, 본 명세서에서 사용될 때 "반도체 다이"라는 용어는 다른 마이크로전자 디바이스를 포함하는 것으로 넓게 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "팬-아웃 패키지" 및 FOP는 유전체 물질, 가령, 필름 상에 실리는 전도성 트레이스의 적어도 하나의 레벨을 포함하고 연관된 반도체 다이의 본드 패드에 작동 가능하게 연결되며 하나 이상의 측부 상의 다이 주변부 너머 위치까지 뻗어 있는(즉, 팬 아웃) 마이크로전자 디바이스 패키지를 의미하고 포함한다. 마찬가지로, FOP-구성된 재배선 층, 즉, RDL이 유전체 물질, 가령, 필름 상에 실리는 전도성 트레이스의 적어도 하나의 레벨을 포함하고, 하나 이상의 측부 상의 다이 실장 위치의 주변부 너머의 위치로 반도체 다이의 실장 위치의 주변부 너머 위치로 벋어 있는(가령, 팬 아웃) 전도성 트레이스에 작동 가능하게 연결될 반도체의 본드 패드의 위치에 있는 내부 단부로 구성된 재배선 층이다.
본 명세서에서 사용될 때, "메모리 디바이스"는 마이크로전자 디바이스, 비제한적 예를 들어, 메모리 기능부를 의미하고 포함한다.
도 1a1 및 1a2는 본 개시내용에 따른 마이크로전자 디바이스 패키지를 제조하기 위한 방법(100)의 실시예의 흐름도의 두 부분이다. 동작(102)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D XPoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조된다. 동작(104)에서, 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(106)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 200㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 100㎛, 약 50㎛, 또는 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(108)에서 개별 KGD로 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(110)에서, KGD의 재구성된 웨이퍼 또는 패널은 (선택적으로) 접착성 필름, 예를 들어 다이 부착 필름(DAF) 또는 필름 오버 다이(FOD) 같은 물질 상에서 상호 이격된 관계로 후면에 의해 싱귤레이션된 KGD를 배치하고 접착함으로써 형성된다. 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 폴리머 필름을 포함하는 필름, 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 동작(112)에서 재구성된 웨이퍼 또는 패널의 상호 이격된 KGD의 전면(즉, 활성 표면) 위에 라미네이션되거나, 그 상에 위치하는 싱귤레이션된 KGD의 활성 표면에 라미네이션된다. 동작(114)에서, KGD의 활성 표면 상의 본드 패드 위치를 노출시키기 위해 필름을 통해 (가령, 레이저 절삭에 의해) 개구부가 형성되고, 그 후 선택적으로, 본드 패드 위치 상의 임의의 잔류물을 제거하기 위한 용매 세정 동작이 수행되어 폴리머 필름 상에 동작(116)에서 형성될 전도성 트레이스들 간 강건한 전기 연결을 보장할 수 있다. 전도성 물질, 가령, Ag 또는 Cu 페이스트가 분배되어 동작(116)에서 본드 패드로부터 KGD의 횡방향 주변부 너머의 지정 비아 위치까지 폴리머 필름 상에 전도성 트레이스를 형성할 수 있다. 대안으로, 전도성 트레이스는 잉크젯 기법에 의해 적용될 수 있다. 동작(118)에서, KGD는 지정 비아 위치의 횡방향 외측으로 폴리머 필름을 통해 싱귤레이션되고, KGD는 개별 기판으로 싱귤레이션되고 상호 이격된 관계의 다수의 KGD 스택을 지지하는 웨이퍼-레벨 기판일 수 있는 기판 상에 적층된다. 동작(120)에서, 관통 폴리 비아(TPV)로 지칭될 수 있는 비아 홀은, 예를 들어, 비아 위치에서 KGD 스택에서 필름을 통한 레이저 또는 패터닝 및 이방성 에칭에 의해 형성되고 기판의 이웃 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있을 수 있다. 동작(122)에서, 소결된 Ag 또는 Cu 페이스트 또는 그 밖의 다른 전도성 물질이 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아를 충전하는 데 사용된다. 또 다른 접근 방식으로서, 비아가 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(124)에서, 조립체는 선택적으로) 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소는 KGD 스택에 대향하여 기판 상에 도포되거나 형성되고 (가령, KGD 스택에 인접한 기판 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있는 전도성 경로에 결합된 볼 그리드 어레이(BGA) 형식으로의 솔더 범프) 테스트가 수행되며, KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성할 수 있다. 동작(126)에서, 다이 스택의 상부는 EMC로 덮일 수 있거나, 예를 들어 열 계면 물질(TIM)에 의한 히트 싱크의 부착을 위해 노출될 수 있다.
도 1b는 도 1a1 내지 도 1a2의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지(150)의 측단면 개략도이다. 마이크로전자 디바이스 패키지(150)는 유전체 물질 내에 실리고 상부 표면 상의 전도성 패드(154)로부터 대향하는 하부 표면 상의 전도성 요소(156)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(152)을 포함한다. 전도성 요소(156)는 예를 들어 기판(152)의 UBM(Under Bump Metallization) 상에 형성되거나 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(160A-160D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(152)의 상부 표면 상에 적층된다. 각각의 반도체 다이(160A-160D)가 하나 이상의 측부(두 개의 측부가 도시됨) 상의 각자의 다이(160A-160D)의 적어도 하나의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(162), 가령, 비-전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름에 라미네이션된다. 각각의 반도체 다이(160A-160D)는 그 후면(166) 상의 DAF(164)에 부착된다. 라미네이션 목적으로 충분한 접착 특성을 보이는 NCF가 사용되는 경우 DAF가 제거될 수 있다. 전도성 트레이스(168)가 각각의 반도체 다이(160A-160D)의 활성 표면(170) 상의 본드 패드 위치(도시되지 않음)로부터 폴리머 필름(162)의 상부 표면(172) 위에서 횡방향 외측으로 적어도 반도체 다이(160A-160D) 사이에 뻗어 있는 전도성 물질(176)로 충전된 비아(174) 위치까지 그리고 기판(152)의 전도성 패드(154)까지 뻗어 있다. 점선으로 도시된 바와 같이, 반도체 다이(160A-160D)는 예를 들어 다이 스택(180)의 적어도 횡방향 주변부 주위에서 뻗어 있고 기판(152)의 상부 표면과 접하는 EMC(178)로 봉지화될 수 있다. EMC(178)는 도시된 바와 같이 최상부 반도체 다이(160D) 위로 뻗어 있을 수 있다. 대안으로, EMC(178)는, 마이크로전자 디바이스 패키지(150)로부터의 열 전달을 향상시키기 위해 점선으로 도시된 바와 같이 열 계면 물질(TIM)(182)과 히트 싱크(184)를 포함할 수 있는 얇은 유전체 층으로 덮이도록 활성 표면(170) 및 전도성 트레이스(168)를 덮지 않은 상태로 남겨둘 수 있다.
도 2a는 본 개시내용에 따른 마이크로전자 디바이스 패키지를 제조하기 위한 방법(200)의 실시예의 흐름도이다. 동작(202)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D XPoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조된다. 동작(204)에서, 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(206)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 50㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(208)에서 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(210)에서, KGD의 재구성된 웨이퍼 또는 패널은 연관된 다이 위치의 적어도 하나의 횡방향 주변부 너머까지 뻗어 있는 유전체 물질에 의해 실리는 전도성(가령, 구리) 트레이스의 하나 이상의 층을 각각 갖는 다수의 팬-아웃 패키지(FOP) 재배션 층(RDL)으로 구성된 패널 또는 웨이퍼의 다이 실장 위치 상으로 상호 이격된 관계로 싱귤레이션된 KGD를 이의 전면(즉, 활성 표면)으로 배치 및 접착시킴으로써 형성된다. 동작(212)에서 필름, 가령, 웨이퍼 레벨 필름, 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름이, 재구성된 웨이퍼 또는 패널의 KGD의 후면 위에 라미네이션된다. 동작(214)에서, 폴리머 필름 및 FOP-구성된 패널 또는 웨이퍼가 각각 개별 FOP RDL 및 KGD를 갖는 세그먼트로 싱귤레이션된다. 그런 다음 동작(216)에서, 세그먼트는 개별 기판으로 싱귤레이션되고 다수의 KGD를 상호 이격된 관계로 지지하는 웨이퍼-레벨 기판일 수 있는 시판 상에 적층된다. 동작(218)에서, TPV로 지칭될 수 있는 개구부가 폴리머 필름을 통해 그리고 기판의 인접 표면 상의 전도성 패드 또는 트레이스로 뻗어 있는 FOP-구성된 RDL의 전도성 트레이스를 통해 (가령, 레이저 절삭 또는 이방성 에칭에 의해) 형성된다. 동작(220)에서, Ag 또는 Cu 페이스트 또는 그 밖의 다른 전도성 물질이 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아를 충전하는 데 사용된다. 또 다른 예로서, 비아는 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(222)에서, 조립체는 (선택적으로) 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소가 KGD 스택에 대향하여 기판 상에 적용 또는 형성되며(가령, 볼 그리드 어레이(BGA) 형식의 솔더 범프) 테스트가 수행되고 KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성한다. 동작(224)에서, 다이 스택의 상부는 EMC(존재하는 경우)로 덮일 수 있거나, 예를 들어 열 계면 물질(TIM)을 사용한 히트 싱크의 부착을 위해 노출될 수 있다.
도 2b는 도 2a의 방법에 따라 제조될 수 있는 본 발명의 하나의 실시예에 따른 마이크로전자 디바이스 패키지(250)의 측단면 개략도이다. 마이크로전자 디바이스 패키지(250)는 유전체 물질 내에 실리고 상부 표면 상의 전도성 패드(254)로부터 대향하는 하부 표면 상의 전도성 요소(256)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(252)을 포함한다. 전도성 요소(256)는 예를 들어 기판(252)의 언더 범프 배선(UBM) 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(260A-260D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(252)의 상부 표면 상에 적층된다. 각각의 반도체 다이(260A-260D)가 하나 이상의 측부(두 개의 측부가 도시됨) 상의 각자의 다이(260A-260D)의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(262), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름에 라미네이션된다. 전도성 트레이스(268)를 지지하는 FOP-구성된 RDL(266)은 각각의 반도체 다이(260A-260D)의 활성 표면(270)에 고정되며, 전도성 트레이스(268)는 각각의 반도체 다이(260A-260D)의 활성 표면(270) 상의 본드 패드 위치(도시되지 않음)로부터 RDL(266)을 통해 또는 그 위로 횡방향 외측으로 적어도 반도체 다이(260A-260D) 사이에 뻗어 있는 전도성 물질(276)로 충전된 비아(274)의 위치까지 그리고 기판(252)의 전도성 패드(254)까지 뻗어 있다. 점선으로 도시된 바와 같이, 반도체 다이(260A-260D)는 예를 들어 다이 스택(280)의 적어도 횡방향 주변부 주위에 뻗어 있고 기판(252)의 상부 표면과 접하는 EMC(278)로 봉지화될 수 있다. EMC(278)는 도시된 바와 같이 최상부 반도체 다이(260D) 위로 뻗어 있을 수 있다. 대안으로, EMC(278)는, 마이크로전자 디바이스 패키지(250)로부터의 열 전달을 향상시키기 위해 점선으로 도시된 바와 같이 열 계면 물질(TIM)(282)과 히트 싱크(284)를 포함할 수 있는 얇은 유전체 층으로 덮이도록 활성 표면(270) 및 전도성 트레이스(268)를 덮지 않은 상태로 남겨둘 수 있다.
도 3a는 본 개시내용에 따른 마이크로전자 디바이스 패키지를 제조하기 위한 방법(300)의 실시예의 흐름도이다. 동작(302)에서, TSV가 없는 능동 회로(가령, 마스터/슬레이브 아키텍처를 갖는 DDRx DRAM)는 마스터 및 슬레이브 아키텍처에 대해 각자 구성된 각각의 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조된다. 동작(304)에서, 마스터 및 슬레이브 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 각각 프로브 테스트된다. 그런 다음 동작(306)에서, 마스터 웨이퍼가 직접 칩 부착(DCA)을 위해 구성된 필라의 형태를 갖는 전도성(가령, 구리) 요소로 완성된 후 웨이퍼이다. 웨이퍼는 동작(308)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 50㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 마스터 및 슬레이브 웨이퍼는 동작(310)에서 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(312)에서, 마스터 다이 KGD의 재구성된 웨이퍼 또는 패널은 폴리머 필름, 예를 들어 비전도성 필름(NCF), b-스테이지 폴리미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름을 포함하는 패널 또는 웨이퍼 상으로 상호 이격된 관계로 이의 후면으로 싱귤레이션된 마스터 KGD를 배치 및 접착시킴으로써 형성된다. 동작(314)에서, 슬레이브 KGD의 재구성된 웨이퍼 또는 패널은 연관된 다이 실장 위치의 적어도 하나의 횡방향 주변부 너머까지 뻗어 있는 유전체 물질에 의해 실리는 전도성(가령, 구리) 트레이스의 하나 이상의 층을 각각 갖는 다수의 팬-아웃 패키지(FOP) 재배션 층(RDL)으로 구성된 패널 또는 웨이퍼의 다이 실장 위치 상으로 상호 이격된 관계로 싱귤레이션된 슬레이브 KGD를 이의 전면(즉, 활성 표면)으로 배치 및 접착시킴으로써 형성된다. 동작(316)에서 필름, 가령, 웨이퍼 레벨 필름, 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름이, 재구성된 마스터 및 슬레이브 KGD 웨이퍼 또는 패널 각각의 후면 위에 라미네이션된다. 동작(318)에서, 재구성된 마스터 및 슬레이브 웨이퍼는 마스터 KGD 위치 사이 및 FOP-구성된 RDL 사이에서 세그먼트로 각각 싱귤레이션되며, 각각의 세그먼트는 개별 마스터 또는 슬라이브 KGD를 지지하며, 이때 FOP RDL이 각각의 슬레이브 KGD와 연관된다. 동작(320)에서, 마스터 KGD 세그먼트는 웨이퍼-레벨 기판 상에 상호 이격된 관계로 배치되고, 이들의 전도성 필라가 기판의 전도성 패드 또는 트레이스에 대해 DCA 배향이도록 반전되며, 열압착 본딩된다. 동작(322)에서, 슬레이브 KGD는 상호 이격된 관계로 마스터 KGD 상에 적층된다. 동작(324)에서, TPV로 지칭될 수 있는 개구부가 폴리머 필름을 통해 그리고 기판 상의 전도성 패드 또는 트레이스로 뻗어 있는 슬레이브 KGD의 FOP-구성된 RDL의 전도성 트레이스를 통해 (가령, 레이저 절삭 또는 이방성 에칭에 의해) 형성된다. 동작(326)에서, Ag 또는 Cu 페이스트 또는 그 밖의 다른 전도성 물질이 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아를 충전하는 데 사용된다. 또 다른 예로서, 비아는 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(328)에서, 조립체는 (선택적으로) 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소가 KGD 스택에 대향하여 기판 상에 적용 또는 형성되며(가령, 볼 그리드 어레이(BGA) 형식의 솔더 범프) 테스트가 수행되고 KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성한다. 동작(330)에서, 다이 스택의 상부는 EMC로 덮일 수 있거나, 예를 들어 열 계면 물질(TIM)에 의한 히트 싱크의 부착을 위해 노출될 수 있다.
도 3b는 도 3a의 방법에 따라 제조될 수 있는 본 발명의 하나의 실시예에 따른 마이크로전자 디바이스 패키지(350)의 측단면 개략도이다. 마이크로전자 디바이스 패키지(350)는 유전체 물질 내에 실리고 자신의 상부 표면 상의 전도성 패드(354a 및 354b)로부터 대향하는 자신의 하부 표면 상의 전도성 요소(356)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(352)을 포함한다. 전도성 요소(356)는 예를 들어 기판(352)의 언더 범프 배선(UBM) 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(360A-360D), 가령, 마스터/슬레이브 아키텍처에서 DDRx(double data rate) DRAM으로서 구성된 다이가 기판(352)의 상부 표면 상에 적층된다. 각각의 반도체 다이(360A-360D)가 하나 이상의 측부(두 개의 측부가 도시됨) 상의 각자의 다이(360A-360D)의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(362), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름에 자신의 후면으로 라미네이션된다. 반도체 다이(360A)는 기판(352) 위에서 플립-칩 배향으로 반전되고 필라(P) 형태의 전도성 요소가 열압착(즉, 확산) 본드에 의해 DCA 배열의 전도성 패드(354a)에 연결된다. 전도성 트레이스(368)를 지지하는 FOP-구성된 RDL(366)은 각각의 반도체 다이(260B-260D)의 활성 표면(370)에 고정되며, 전도성 트레이스(368)는 각각의 반도체 다이(360B-360D)의 활성 표면(370) 상의 본드 패드 위치(도시되지 않음)로부터 RDL(366)을 통해 또는 그 위로 횡방향 외측으로 적어도 반도체 다이(360A-360D) 사이에 뻗어 있는 전도성 물질(376)로 충전된 비아(374)의 위치까지 그리고 기판(352)의 전도성 패드(354b)까지 뻗어 있다. 도시된 바와 같이, 반도체 다이(360A-360D)는 예를 들어, 다이 스택(380)의 적어도 횡방향 주변부 주위에 뻗어 있고 기판(352)의 상부 표면과 접하는 EMC(378)로 봉지화될 수 있다. EMC(378)는 도시된 바와 같이 최상부 반도체 다이(360D) 위로 뻗어 있을 수 있다. 대안으로, EMC(378)는, 마이크로전자 디바이스 패키지(350)로부터의 열 전달을 향상시키기 위해 점선으로 도시된 바와 같이 열 계면 물질(TIM)(382)과 히트 싱크(384)를 포함할 수 있는 얇은 유전체 층으로 덮이도록 활성 표면(370) 및 전도성 트레이스(368)를 덮지 않은 상태로 남겨둘 수 있다.
앞서 예시되고 설명된 세 가지 실시예가 다이 스택의 대향하는 측부들 상에 TPV를 제공하지만, 본 개시의 실시예는 이에 제한되지 않는다. 예를 들어, FOP-구성된 RDL 또는 TPV까지 뻗어 있는 전도성 트레이스(도 1a1, 1a2 및 1b)를 포함하는 그 밖의 다른 유전체 필름이, 도 4a-4d에 각각 도시된 바와 같이, 다이 스택의 1, 2, 3 또는 4개의 측부 상의 기판(S) 상의 다이 스택(DS)의 횡방향 주변부 너머까지 뻗어 있을 수 있다.
또한 앞서 예시되고 설명된 세 가지 실시예가 단일 TPV 행을 제공하지만, 본 개시의 실시예는 이에 제한되지 않는다. 예를 들어, 도 5a는 4개의 측부 각각에 2개의 정렬된 TPV 행을 갖는 전도성 트레이스(도 1a1, 1a2 및 1b)를 포함하는 RDL 또는 그 밖의 다른 유전체 필름을 갖는 다이 스택(DS)가 있는 기판(S)를 나타내는 반면, 도 5b는 4개의 측부 각각 상의 3개의 엇갈린 TPV 행을 갖는 전도성 트레이스(도 1a1, 1a2, 및 1b)를 포함하는 RDL 또는 그 밖의 다른 유전체 필름을 갖는 다이 스택(DS)이 있는 기판(S)을 보여준다. 물론, 다이 스택의 하나의 측부 상에, 하나 이상의 나머지 측부 상에서와 상이한 개수의 TPV가 존재할 수 있다. 다이 스택(DS)의 반도체 다이의 외부 위치로 신호, 전력 및 접지(가령, 바이어스) 경로를 이동시키는 것에 추가로, 다이 스택(DS)의 하나 이상의 반도체 다이가 NAND 플래시와 다르게 전자기 간섭(EMI)에 취약한 경우, 접지 TPV, TPVg의 외부 링이 다이 스택(DS)에 대한 접지 스티칭 기능을 제공할 수 있다. 마찬가지로, 다이 스택(DS)의 상부 위에 뻗어 있고 접지 TPVg에 작동 가능하게 연결된 접지면 또는 메쉬, 트레이스 어레이 또는 그 밖의 다른 접지 구조물(GS)이, 도 5c에 예시된 바와 같이, EMI에 대항하여 다이 스택(DS)을 보호하고 EMI 차폐로서 기능하는 완전한 패러데이 케이지를 제공할 수 있다. 접지 구조물(GS)은 전도성(가령, 금속) 메쉬 또는 필름을 포함할 수 있다. 전자의 경우, 메쉬의 크기와 메쉬 물질의 두께가 원하는 EMI 주파수의 격리를 위해 튜닝될 수 있다. 물론, 접지 구조물(GS)은 반도체 다이에 작동 가능하게 결합된 다이 스택(DS)의 상부 상의 도전성 트레이스로부터 유전체 물질에 의해 전기적으로 절연된다. 도 5c의 구조물의 추가 구현에서, 그리고 점선으로 도시된 바와 같이, 무선 주파수 안테나(RF)는 유전체 필름(D) 위에 배치되고 이에 의해 접지 구조물(GS)로부터 전기적으로 절연될 수 있으며 다이 스택(DS)의 하나 이상의 반도체 다이에 작동 가능하게 결합될 수 있다. 무선 주파수 안테나(RF)는 의도된 동작 파장으로 튜닝된 구성 및 두께로 제위치(in situ) 형성될 수 있다.
또한, 다양한 반도체 다이 상의 본드 패드 위치로부터 뻗어 있는 전도성 트레이스의 각각의 레벨이 동일할 수 있고 도 1a1, 1a2, 2a 및 3a에 도시된 바와 같이 각각의 레벨에서 모든 전도성 비아로 뻗어 있을 있거나, 주어진 반도체 다이 레벨에 대한 전도성 트레이스 패턴 중 일부 또는 전부가 스택의 하나 이상의 다른 반도체 다이 레벨의 전도성 트레이스 패턴과 동일하거나 상이할 수 있도록 커스텀화될 수 있음이 고려된다. 예를 들어, 도 6a에 도시된 바와 같이, 반도체 다이(SD1-SD4)의 제3 및 제4 레벨(SD3 및 SD4)의 전도성 트레이스(T)는 전도체(C)의 측벽과의 물리적 및 전기적 접촉을 통해 TPV의 전도체(C)에 작동 가능하게 결합될 수 있으며, 반면에, 제1 및 제2 레벨(SD1 및 SD2)의 전도성 트레이스(T)는 전도체(C)를 둘러싸는 유전체 물질로 TPV로부터 전기적으로 절연될 수 있다. 따라서, 일부 예에서, 하나의 반도체 다이, 예를 들어 SD4의 회로에 의해 생성된 신호가 TPV의 전도체 C를 통해 라우팅되고 또 다른 다이, 가령, SD3의 회로에 의해 그리고 기판(S)의 회로에 의해 수신될 수 있다. 마찬가지로, 신호가 하나의 반도체 다이, 가령, SD3의 회로와, 하나의 TPV의 전도체(C)를 통해 또 다른 반도체 다이, 가령, SD1 간에 그리고 또 다른 TPV의 전도체(C)를 통해 기판(S)의 회로 간에 라우팅될 수 있다.
도 6b에 도시된 바와 같이, 다수의 TPV 행이 사용되는 경우, 전도성 트레이스(T)는 상이한 레벨에서 반도체 다이(SD)로부터 상이한 행의 TPV의 전도체(C)로 뻗어 있으며 여기에 작동 가능하게 결합될 수 있다. 도 6b의 경우, 반도체 다이(SD1-SD4)의 제1 및 제3 레벨(SD1 및 SD3)의 전도성 트레이스(T)는 내부 행의 TPV의 전도체(C)에 작동 가능하게 결합되는 반면, 제2 및 제4 레벨(SD2 및 SD4)은 외부 행의 TPV의 전도체(C)에 작동 가능하게 결합된다. 앞서 언급된 바와 같이, TPV의 행이 정렬될 수 있으며, 이 경우, 도 6c에서 도시된 바와 같이, 전도성 트레이스(T)는 반도체 다이(SD)로부터 뻗어 있고 내부 행의 TPV 주위로 라우팅되어, 외부 행의 TPV까지 뻗어 있을 수 있고, 반면에 TPV의 행이 도 6d에 도시된 것처럼 엇갈린 경우, 전도성 트레이스(T)는 외부 행의 TPV에 도달하여 이의 전도체(C)와 결합하기 위해 내부 행의 TPV 사이에 직선으로 반도체 다이(SD)로부터 뻗을 수 있다. 다수의 TPV 행의 배열에 의해, 신호는 주어진 전도체(C)와 트레이스(T)의 선택적 컨택트 및 선택적 전기 절연을 통해 반도체 다이(SD1-SD4)의 회로 사이에 그리고 반도체 다이(SD1-SD4) 중 임의의 반도체 다이의 회로와 기판(S)의 회로 사이에 선택적으로 라우팅될 수 있을 뿐 아니라, 이용 가능한 신호 경로의 가능한 수를 증가시키기 위해, 신호는 하나의 반도체 다이의 트레이스(T)로부터 또 다른 반도체 다이의 트레이스(T)까지 하나의 TPV의 주어진 전도체(C) 위 또는 아래로 라우팅될 수 있고, 다른 반도체 다이의 추가 트레이스(T)를 통해 상이한 행의 상이한 TPV의 전도체(C)까지 다시 라우팅될 수도 있다.
도 7은 본 개시내용의 실시예에 따른 예시적인 전자 시스템(700)의 블록도이다. 전자 시스템(700)은 예를 들어 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 그 밖의 다른 네트워킹 하드웨어 구성요소, 휴대용 전화기, 디지털 카메라, PDA(Personal Digital Assistant), 휴대용 미디어(가령, 음악) 플레이어, Wi-Fi 또는 셀룰러 지원 태블릿, 가령, iPad® 또는 SURFACE® 태블릿, 전자책, 내비게이션 디바이스를 포함할 수 있다. 전자 시스템(700)은 적어도 하나의 메모리 디바이스(702)를 포함한다. 메모리 디바이스(702)는 예를 들어, 도 1b, 2b 또는 3b의 임의의 실시예에 따라 본 명세서에서 앞서 설명된 마이크로전자 디바이스 패키지의 실시예를 포함할 수 있다. 전자 시스템(700)은 적어도 하나의 전자 신호 프로세서 디바이스(704)(종종 "마이크로프로세서"로 지칭됨)를 더 포함할 수 있다. 전자 신호 프로세서 디바이스(704)는, 선택적으로, 도 1b, 2b 또는 3b의 실시예 중 임의의 것에 따라 본 명세서에서 이전에 설명된 마이크로전자 디바이스 패키지의 실시예를 포함할 수 있다. 메모리 디바이스(702) 및 전자 신호 프로세서 디바이스(704)가 도 7에서 두(2) 개의 개별 디바이스로 도시되어 있지만, 추가 실시예에서 메모리 디바이스(702) 및 전자 신호 프로세서 디바이스(704)의 기능을 갖는 단일(가령, 단 하나의) 메모리/프로세서 디바이스가 전자 시스템(700)에 포함된다. 이러한 실시예에서, 메모리/프로세서 디바이스는 예를 들어 도 3b의 실시예에 따라 본 명세서에서 이전에 설명된 마이크로전자 디바이스 패키지의 실시예를 포함할 수 있다. 전자 시스템(700)은 사용자에 의해 전자 시스템(700)으로 정보를 입력하기 위한 하나 이상의 입력 디바이스(706), 가령, 마우스 또는 그 밖의 다른 포인팅 디바이스, 키보드, 터치패드, 버튼, 또는 제어 패널을 더 포함할 수 있다. 전자 시스템(700)은 사용자에게 정보(가령, 비주얼 또는 오디오 출력)를 출력하기 위한 하나 이상의 출력 디바이스(708), 가령, 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커 등을 더 포함할 수 있다. 일부 실시예에서, 입력 디바이스(706) 및 출력 디바이스(708)는 전자 시스템(700)에 정보를 입력하고 사용자에게 시각 정보를 출력하는 데 모두 사용될 수 있는 단일 터치 스크린 디바이스를 포함할 수 있다. 입력 디바이스(706) 및 출력 디바이스(708)는 메모리 디바이스(702) 및 전자 신호 프로세서 디바이스(704) 중 하나 이상과 전기적으로 통신할 수 있다.
주어진 다이 스택 내 반도체 다이의 특정 개수는 앞서 기재된 실시예에서 예로서 언급되었지만, 스택 내 반도체 다이의 개수는 이에 제한되지 않는다. 예를 들어, DRAM 메모리 다이의 스택은 32개의 다이를 포함할 수 있는 반면, NAND 플래시 다이의 스택은 128개 또는 심지어 256개의 다이를 포함할 수 있다.
또한, 반도체 다이의 특정 유형이 앞서 기재된 실시예에서는 예시로서 언급되지만, 단일 다이 스택으로 적층될 수 있는 다이의 유형에 대해 어떠한 제한도 없다. 즉, 메모리 다이의 그 밖의 다른 유형, 가령, SRAM, HRAM, MRAM 및 FeRAM 등이 적층될 수 있다. 또한, 메모리 제어기 다이 및 프로세서, 가령, 그래픽 프로세서 유닛(GPU), 오디오 프로세서를 포함하는 로직 다이, 및 프로세서 코어 및 메모리 블록을 포함하는 ASIC이, 종래의 마이크로프로세서에 추가로, 그 밖의 다른 기능을 보이는 다이, 가령, 로직 다이 및 메모리 다이와 함께 적층될 수 있다. FPGA(Field Programmable Gate Array)는 적층 가능한 구성요소의 또 다른 예이다.
본 개시내용의 실시예에 의해 획득 가능한 전도성 트레이스의 각각의 레벨의 커스텀화가, 전도성 요소까지 뻗어 있는 기판의 전도성 경로를 통해 상위 레벨 패키징과 통신하기 위해 기판 상의 전도성 패드 및 트레이스로의 연결을 위해 상이한 기능을 보이는 반도체 다이의 상이한 위치(가령, 중앙에서, 중심선에 인접한 복수의 행, 하나 이상의 측부 상의 주변부)에서 상이한 패턴의 본드 패드를 주변부에 위치한 TPV로 작동 가능하게 결합하는 것을 용이하게 한다. 다수의 레벨의 전도성 트레이스를 포함하는 FOP-구성된 RDL의 구현은 최신 기술 반도체 다이에 대한 핀 연결 수의 계속 확장에 대한 유연성을 더욱 추가한다. 또한, 종래의 유기 기판 대신에, 능동 회로를 포함하는 실리콘 기판이 사용될 수 있다. 예를 들어, 본 개시내용의 실시예는 더 큰 메모리 밀도를 허용하면서 값비싼 TSV를 사용하지 않고 메모리 다이 스택에서 DDR 로직을 사용하여 와이드 I/O 하이브리드 메모리 큐브 아키텍처를 구현하는 데 사용될 수 있다. 유사하게, 본 개시내용의 실시예는 더 큰 메모리 밀도를 허용하면서 값비싼 TSV를 사용하지 않고 메모리 다이 스택에서 디바이스 로직을 이용해 와이드 I/O 고-대역폭 메모리 아키텍처를 구현하는 데 사용될 수 있다.
도 8a는 본 개시내용에 따른 마이크로전자 디바이스의 다수의 스택을 포함하는 마이크로전자 디바이스 패키지를 제조하기 위한 방법(800)의 실시예의 흐름도이다. 동작(802)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D Xpoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조된다. 동작(804)에서, 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(806)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 200㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 100㎛, 약 50㎛, 또는 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(808)에서 개별 KGD로 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(810)에서, KGD의 재구성된 웨이퍼 또는 패널은 (선택적으로) 접착성 필름, 예를 들어 다이 부착 필름(DAF) 또는 필름 오버 다이(FOD) 같은 물질 상에서 상호 이격된 관계로 후면에 의해 싱귤레이션된 KGD를 배치하고 접착함으로써 형성된다. 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 폴리머 필름을 포함하는 폴리머 필름, 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 동작(812)에서 재구성된 웨이퍼 또는 패널의 상호 이격된 KGD의 전면(즉, 활성 표면) 위에 그리고 접착성 필름이 존재하는 경우 그 상에 라미네이션된다. 동작(814)에서, KGD의 활성 표면 상의 본드 패드 위치를 노출시키기 위해 폴리머 필름을 통해 (예를 들어, 레이저 절삭에 의해) 개구부가 형성되고, 그 후 선택적으로, 레이저 절삭에 의해 야기된 본드 패드 위치 상의 임의의 잔류물을 제거하기 위한 용매 세정 동작이 수행되어 폴리머 필름 상에 동작(816)에서 형성될 전도성 트레이스들 간 강건한 전기 연결을 보장할 수 있다. 전도성 물질, 가령, Ag 또는 Cu 페이스트가 분배되어 폴리머 필름 상에 본드 패드로부터 KGD의 횡방향 주변부 너머 지정 비아 위치까지 그리고 일부 경우, 동작(816)에서 함께 패키징될 인접 KGD들 사이에 뻗어 있는 전도성 트레이스를 형성할 수 있다. 대안으로, 전도성 트레이스는 잉크젯 기법에 의해 적용될 수 있다. 동작(818)에서, KGD는 지정 비아 위치의 횡방향 외측으로 그리고 (가령, 2, 3, 4개 등의) KGD의 그룹 주위에서 폴리머 필름 및 선택적 접착 필름을 통해 다이싱 블레이드를 이용해 싱귤레이션되고 KGD의 그룹은 개별 기판으로 싱귤레이션되고 상호 이격된 관계의 다수의 KGD 스택을 지지하는 웨이퍼-레벨 기판일 수 있는 기판 상에 적층된다. 동작(820)에서, 관통 폴리 비아(TPV)로 지칭될 수 있는 비아 홀은, 예를 들어, 비아 위치에서 KGD 스택에서 필름을 통한 레이저 또는 패터닝 및 이방성 에칭에 의해 형성되고 기판의 이웃 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있을 수 있다. 동작(822)에서, 소결된 Ag 또는 Cu 페이스트 또는 그 밖의 다른 전도성 물질이 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아를 충전하는 데 사용된다. 또 다른 접근 방식으로서, 비아가 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(824)에서, 조립체는 (선택적으로) 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소는 KGD 스택에 대향하여 기판 상에 도포되거나 형성되고 (가령, KGD 스택에 인접한 기판 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있는 전도성 경로에 결합된 볼 그리드 어레이(BGA) 형식으로의 솔더 범프) 테스트가 수행되며, KGD 스택이 KGD 스택들 사이에 뻗어 있는 전도성 트레이스에 의해 상호 작동 가능하게 결합된 KGD 스택의 그룹으로 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성할 수 있다. 동작(826)에서, KGD 스택의 상부는 EMC로 덮일 수 있거나, 예를 들어 삽입된 열 계면 물질(TIM)에 의한 히트 싱크의 부착을 위해 노출될 수 있다.
도 8b는 도 8a의 방법에 따라 제조될 수 있는 본 발명의 하나의 실시예에 따른 마이크로전자 디바이스 패키지(850)의 측단면 개략도이다. 마이크로전자 디바이스 패키지(850)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(854)로부터 이의 대향하는 하부 표면 상의 전도성 요소(856)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(852)을 포함한다. 기판(852)은 유기 또는 무기(가령, 실리콘) 물질을 포함할 수 있고, 후자는 전자보다 더 작은 특징부 및 더 밀접한 피치를 가능하게 한다. 전도성 요소(856)는 예를 들어 기판(852)의 밑면 상의 단자 패드 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(860A1-860D1 및 860A2-860D2), 가령, 패키지로 그룹화될 DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(852)의 상부 표면 상에 적층된다. 반도체 다이(860A1 및 860A2, 860B1 및 860B2, 860C1 및 860C2 및 860D1 및 860D2)의 각각의 레벨이 이의 하나 이상의 측부 상의 각자의 다이(860A1-860D1, 860A2-860D2)의 적어도 하나의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(862), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름으로 라미네이션된다. 반도체 다이(860A1 및 860A2, 860B1 및 860B2, 860C1 및 860C2 및　860D1 및 860D2)의 각각의 레벨은 후면(866) 상의 DAF(864)에 부착될 수 있다. 라미네이션 목적으로 충분한 접착 특성을 보이는 NCF가 사용되는 경우 DAF가 제거될 수 있다. 재배선층(RDL) 형태의 전도성 트레이스(868)는 반도체 다이(860A1 및 860A2, 860B1 및 860B2, 860C1 및 860C2 및 860D1 및 860D2)의 각각의 레벨의 활성 표면(870) 상의 본드 패드 위치(미도시)로부터 폴리머 필름(862)의 상부 표면(872) 위에서 횡방향으로 외측으로 그리고 적어도 일부 경우 상이한 스택 내 주어진 레벨의 인접 다이들 사이에서 반도체 다이(860A1-860D1)와 반도체 다이(860A2 및 860D2) 사이에 뻗어 있는 적어도 전도성 물질(876)로 충전된 비아(874)의 위치까지 그리고 기판(852)의 전도성 패드(854)까지 뻗어 있다. 점선으로 도시된 바와 같이, 반도체 다이(860A1-860D1 및 860A2-860D2)는 예를 들어, 적어도 다이 스택(880A 및 880B)의 횡방향 주변부 주위에서 그리고 기판(852)의 상부 표면과 접하는 EMC(878)로 봉지화될 수 있다. EMC(878)는 도시된 바와 같이 최상부 반도체 다이(860D1 및 860D2) 위로 뻗어 있을 수 있다. 대안으로, EMC(878)는, 마이크로전자 디바이스 패키지(850)로부터의 열 전달을 향상시키기 위해 열 계면 물질(TIM)과 히트 싱크를 포함할 수 있는 얇은 유전체 층으로 덮이도록, 최상부 반도체 다이(860D1 및 860D2)의 활성 표면(870) 및 전도성 트레이스(868)를 덮지 않은 상태로 남겨둘 수 있다. 하나의 구현예에서, 패키지에 단 하나의 마스터 다이, 예를 들어 반도체 다이(860A1)만 있어서, 마이크로전자 디바이스 패키지(850) 내 다른 모든 슬레이브 다이(즉, 860B1-860D1 및 860A2-860D2)를 제어할 수 있고, 이러한 제어는 도 8b에 도식된 다이 스택과 도 8a와 관련하여 기재된 다이 스택 사이에 뻗어 있는 전도성 트레이스에 의해 가능해진다. 대안으로, 슬레이브 다이(860B1-860D1 및 860A2-860D2)의 각각의 연관된 스택에 대해 개별 마스터 다이(가령, 860A1 및 860A2)가 존재할 수 있으며, 이때, 다이 스택들 간 통신이 전도성 트레이스(868)를 통해 이뤄진다. 따라서 마스터/슬레이브 다이 스택은, 원하는 경우, 패키지 채널에 걸쳐 분할될 수 있다. 패키지의 높이가 제한되어 있지만 많은 수의 다이(가령, 16개, 32개)가 필요한 경우, 두 접근 방식 모두 다수의 다이 스택 내 더 큰 풋프린트에 걸쳐 다이를 분산시킬 수 있으며, 첫 번째 접근 방식은 각각 슬레이브 다이가 하나의 스택 내 단일 마스터 다이에 연결되는 다수의, 심지어 더 적은 다이 스택을 가능하게 할 수 있다. 다른 구현에서, 메모리 제어기로 구성된 로직 다이가 각각의 반도체 다이 스택의 베이스에서 마스터 다이 대신에 사용될 수 있거나, 하나의 로직 다이가 반도체 다이 스택의 바닥에 배치되고 다수의 스택 내 메모리 다이와 작동 가능하게 결합될 수 있다.
도 8a 및 8b의 실시예는 TSV(through silicon via)가 제거되고 복잡한 BEOL(back-end-of-line) 구조물을 형성하기 위한 어떠한 웨이퍼-후 제조 동작도 필요하지 않다는 점에서, 현재의 3D 패키지 흐름과 비교하여 상당한 비용 절감을 제공할 수 있다. DRAM, NAND 또는 SXP 메모리는 조립체 흐름에서 각각 다중 다이를 포함하는 레벨로 쉽게 적층될 수 있다. 또한, 이 실시예는 각각의 상이한 다이 레벨에 대해 상이한 전도성 트레이스 패턴의 사용을 가능하게 하고 개별 어드레스 핀을 가능하게 한다. 또한, 각각의 다이에 대한 전원 및/또는 접지는 함께 묶이거나 개별화될 수 있다. 도 5c와 관련하여 위에서 언급한 바와 같이, 패러데이 케이지 또는 접지 영역 형태의 EMI 차폐부는 상부 다이 위 및 사이 또는 각각의 다이 레벨에 대해 재배선층(RDL)에 포함될 수 있다.
고전력, 높은 데이터 속도, 높은 I/O 카운트 디바이스(가령, 메모리 제어기, ASIC 등)를 위한 기존 다이-기판 부착 기술은 직접 칩 부착(DCA)이며, DCA는 최적의 신호 및 다이와 패키지 기판 간 전력/접지 배치를 가능하게 하고, 연결을 배선화하기 위해 더 많은 물리적 면적(개념적으로 전체 다이 면적)이 배치된다. 그러나, 상품 메모리는 이제 전력/시그널링 공간으로 밀려나고 있으며, 앞서 도 3a 및 3b와 관련하여 기재된 바와 같이 DCA의 이점을 얻을 수 있지만, 툴링 및 제조 비용을 치뤄야 하고, 이는 상당한 장벽이다. 최적의 솔루션은 본드 와이어 비용으로 DCA의 유연성을 가능하게 할 것이다. DCA에 대한 기존 옵션에는 CSP(Chip Scale Package) 및 FOP(Fan Out Package) 접근 방식이 있으며 둘 다 저렴한 비용으로 DCA의 이점을 제공하지 않는다. 도 9a 및 도 9b의 실시예에서, 앞서 기재된 바와 같은 관통 폴리 비아(TPV)의 사용은, 웨이퍼-후 제조 공정(post wafer fabrication process)에서 형성된 iRDL 구조물을 포함하고 본드 패드를 기판으로의 DCA형 부착에 적합한 어레이 패턴으로 리라우팅하기 위해 트레이스를 포함하는 다이를 이용해, DCA의 기능을, 그러나 더 낮은 비용에서 나타내도록 적응될 수 있다.
도 9a는 본 개시에 따른 기판에 대한 직접 칩 부착을 위한 마이크로전자 디바이스를 제조하기 위한 방법(900)의 실시예의 흐름도이다. 동작(902)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D Xpoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조되고, iRDL은 다이의 활성 표면 상의 본드 패드 위치를 Cu 패드의 어레이로 리라우팅하기 위한 트레이스와 함께 각각의 다이 위치 상에 형성된다. 동작(904)에서, 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(906)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 200㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 100㎛, 약 50㎛, 또는 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(908)에서 개별 KGD로 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(910)에서, KGD의 재구성된 웨이퍼 또는 패널은 (선택적으로) 접착성 필름, 예를 들어 다이 부착 필름(DAF) 또는 필름 오버 다이(FOD) 같은 물질 상에서 상호 이격된 관계로 후면에 의해 싱귤레이션된 KGD를 배치하고 접착함으로써 형성된다. 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름을 포함하는 필름, 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 동작(912)에서 KGD 상의 재구성된 웨이퍼 또는 패널의 상호 이격된 KGD의 전면(즉, 활성 표면) 위에 그리고 접착성 필름이 존재하는 경우 그 상에 라미네이션된다. 동작(914)에서, KGD의 활성 표면 상의 iRDL 패드를 노출시키기 위해 폴리머 필름을 통해 (예를 들어, 레이저 절삭에 의해) 비아 홀이 형성되고, 그 후 선택적으로, 레이저 절삭에 의해 야기된 iRDL 패드 상의 임의의 잔류물을 제거하기 위한 용매 세정 동작이 수행된다. 동작(916)에서, 잉크 젯 기법에 의해 전도성 물질, 가령, Ag 또는 Cu 페이스트 또는 또 다른 전도성 물질이 비아 홀을 충전하기 위해 분배된다. 또 다른 접근 방식으로서, 비아 홀이 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(918)에서, 도 3a 및 3b와 관련하여 앞서 기재된 바와 같이 형성될 스택 내 다른 상위 다이를 연결하기 위해 점선으로 나타난 바와 같이 다이 풋프린트 및 TPV의 지정 비아 위치의 횡방향 외측으로 폴리머 필름을 통해 다이싱 블레이드를 사용하여 KGD가 싱귤레이션된다. 동작(920)에서, 각각의 싱귤레이션된 KGD가 픽(pick)되고, 반전되고, 폴리머 필름 내 전도성 물질-충전된 비아 홀이 기판의 상부 표면 상의 단자 패드와 정렬된 채 기판 상에 배치될 수 있으며, 그 후, 폴리머 필름의 경화 및 비아 홀 내 전도성 물질의 단자 패드로의 본딩을 통해 다이를 기판에 접착하기 위해 조립체의 가열이 수행된다.
도 9a와 관련하여 기재된 프로세스 시퀀스를 도식하는 도 9b에 도시된 바와 같이, 반도체 다이(950)의 활성 표면(954) 상의 iRDL(952)을 지지하는 반도체 다이(950)는 (가령 Cu) iRDL 패드(956)로 경로가 리라우팅된 본드 패드(도시되지 않음)를 가지며, 이 구조물은 그 위에 라미네이션되는 폴리머 필름, 가령, NCF, b-스테이지 폴리이미드 필름 또는 PTFE 필름(958)을 가진다. 비아 홀(960)은 레이저 절삭에 의해 폴리머 필름(958)에 형성되어 iRDL 패드(956)를 노출시킨다. Ag, Cu, 솔더 또는 그 밖의 다른 전도성 충전 물질이 비아 홀(960)을 충전하고 전도성 컨택트(962)를 형성하기 위해 도입된다. 그런 다음 반도체 다이(950)가 반전되고 유기 또는 무기(가령, 실리콘) 기판일 수 있는 기판(964) 상에 배치되며, 이때, 반도체 다이(950)의 전도성 컨택트(962)가 기판(964)의 단자 패드(966)와 정렬되다. 그런 다음 조립체가 가열되어, 반도체 다이(950)를 폴리머 필름(958) 및 전도성 컨택트(962)에 의해, 각각 기판(964) 및 단자 패드(966)에 접착될 수 있다. 예를 들어, 다이 배치 정확도 및 폴리머 필름의 접착력을 획득하기 위한 가열을 위해 열압착 본딩 툴이 채용될 수 있다. NCF의 경우, 가열 온도는 물질의 유리 전이 온도(Tg)보다 높을 것이다. 도시된 바와 같이, 단자 패드(966)는 전도성 경로(970)를 포함하는 트레이스 및 비아에 의해 기판(964)의 반대 측부 상에 있는 전도성 요소(968)(가령, 솔더 볼)에 연결된다. 단일 다이 패키지가 예시되어 있지만, 바람직한 경우, 적층된 다이 조립체가 완료될 수 있고, 선택사항으로서, 도 3a 및 3b에 대해 도식되고 기재된 바와 같이 패키징될 수 있으며, 이때 기재된 바와 같이 최하부 마스터 다이가 기판에 연결된다. 물론, 설명된 바와 같은 프로세스 및 결과적인 다이는 임의의 기능을 나타내는 다이와 함께 사용될 수 있으나 메모리에 한정되지는 않는다.
도 9a 및 도 9b의 실시예의 잠재적인 추가 구현으로서, 그리고 도 9c에 도시된 바와 같이, 다이 스택(DS)은 TSV(972)가 구비된 최상부 반도체 다이(950) 아래의 다수의 반도체 다이(950)를 사용하여 제조될 수 있으며, 그 후 TSV(972)와 정렬되고 전도성 충전 물질로 충전되어 전도성 컨택트(962)를 형성하는 비아 홀(960)을 갖는 유전체(가령, 폴리머) 필름(958)이 제공된다. 그런 다음, 반도체 다이(950 및 950')는 횡방향으로 이격된 관계로 베이스 웨이퍼 또는 그 밖의 다른 기판(974) 상에 적층될 수 있으며, 다이들 사이 그리고 최하부 다이와 기판 사이에 본드 라인에서 폴리머 필름을 경화하기 위해 가열함으로써 물리적 및 전기적으로 연결될 수 있으며, 그 후, 조립체는 EMC(976)로 봉지화될 수 있고, 두 가지 모두 점선으로 나타나듯이, 솔더 범프(978)가 베이스 웨이퍼 또는 기판에 적용되며, 그 후 공지된 바와 같이 완성된 패키지가 싱귤레이션될 수 있다. 이러한 접근 방식을 사용하면, 일부 경우에 솔더로 캡핑된 Cu 필라의 기존 사용, 및 다이 스택의 열압착 본딩이 피해질 수 있다.
이제 도 10a-10d를 참조하면, 추가 실시예에서, 스택의 다이의 풋프린트 외부의 다이 스택 내 반도체 다이의 다양한 레벨에서 표면 실장 구성요소를 포함함으로써 이전에 기재된 다이 조립체의 아키텍처가 패키징 및 성능에 추가 이점을 제공하도록 더 구성될 수 있다. 도 10a는 본 개시내용에 따른 표면 실장 구성요소를 포함하는 마이크로전자 디바이스 조립체를 제조하기 위한 방법(1000)의 실시예의 흐름도이다. 동작(1002)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D Xpoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조된다. 동작(1004)에서, 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(1006)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 200㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 100㎛, 약 50㎛, 또는 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(1008)에서 개별 KGD로 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(1010)에서, 그런 다음 KGD의 재구성된 웨이퍼 또는 패널은 (선택적으로) 트레이스가 다이의 본드 패드로부터 다이 풋프린트 너머 영역까지 뻗어 있는 채 팬아웃 패키지(FOP) 구성된 RDL 패널 또는 웨이퍼 상에 상호 이격된 관계로 활성 표면에 의해 싱귤레이션된 KGD를 배치 및 접착시킴으로써 형성된다. 동작(1012)에서, 표면 실장 구성요소(가령, 커패시터, 저항기, 인덕터)는 비아 홀이 형성되지 않을 위치에서 반도체 다이의 풋프린트에 인접하지만 외부에 있는 FOP-구성된 RDL 패널 또는 웨이퍼 상에 배치되거나 이전에 형성되었을 수 있다. 동작(1014)에서, 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 또 다른 폴리머 필름을 포함하는 폴리머 필름, 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 재구성된 웨이퍼 또는 패널의 상호 이격된 KGD의 후면 위에 라미네이션된다. 동작(1016)에서, KGD 및 FOP-구성된 RDL을 지지하는 폴리머 필름은 다이싱 블레이드에 의해 싱귤레이션되고 RDL이 각각 있는 개별 KGD가 반전되고 베이스 웨이퍼 또는 그 밖의 다른 기판 상에 적층된다. 동작(1018)에서, 관통 폴리 비아(TPV)로 지칭될 수 있는 비아 홀은, 예를 들어, 비아 위치에서 KGD 스택 내 RDL 및 폴리머 필름을 통한 레이저 또는 패터닝 및 이방성 에칭에 의해 형성되고 기판의 이웃 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있을 수 있다. 동작(1020)에서, 소결된 Ag 또는 Cu 페이스트가 분배되거나 그 밖의 다른 전도성 물질이 사용되어, 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아 홀을 충전하고 관통 폴리 비아(TPV)를 형성한다. 또 다른 접근 방식으로서, 비아가 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(1022)에서, 표면 실장 구성요소(가령, 커패시터, 저항기, 인덕터)가 하나 이상의 TPV의 전도성 물질을 통해 각각의 KGD 스택의 상부 레벨 다이의 RDL 및 그 밖의 다른 다이 상에 배치될 수 있거나 이전에 형성되었을 수 있고 작동 가능하게 연결될 수 있다. 동작(1024)에서, KGD 스택 및 기판 조립체는 선택적으로 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소는 KGD 스택에 대향하여 기판 상에 도포되거나 형성되고 (가령, KGD 스택에 인접한 기판 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있는 전도성 경로에 결합된 볼 그리드 어레이(BGA) 형식으로의 솔더 범프) 테스트가 수행되며, KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성할 수 있다. 동작(1026)에서, 다이 스택의 상부는 EMC로 덮일 수 있거나, 예를 들어 표면 실장 구성요소가 상부 레벨 다이 위가 아니라 다이 스택 내부에 실장되는 경우 열 계면 물질(TIM)에 의한 히트 싱크의 부착을 위해 노출될 수 있다.
도 10b1-10d에 도시된 바와 같이, 도 10a와 관련하여 기재된 제조 프로세스는 상이한 다이 조립체를 형성하도록 구현될 수 있다. 예를 들어, 도 10b1은 본 개시내용의 실시예에 따라 도 10a의 방법에 따라 제조될 수 있는 마이크로전자 디바이스 패키지(1050B) 개략적 측방 입면도이며 도 10b2는 이의 개략적 상부 입면도이다. 메모리 다이의 스택을 포함하는 메모리 디바이스 패키지로 예시되지만, 구조물은 이에 한정되지는 않는다. 마이크로전자 디바이스 패키지(1050B)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1054)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1056)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1052)을 포함한다. 전도성 요소(1056)는 예를 들어 기판(1052)의 단자 패드 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1060A-1060D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(1052)의 상부 표면 상에 적층된다. 각각의 반도체 다이(1060A-1060D)가 하나 이상의 측부(두 개의 측부가 도 10b1에 도시되고 네 개의 측부가 도 10b2에 도시됨) 상의 각자의 다이(1060A-1060D)의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(1062), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름에 자신의 후면으로 라미네이션된다. 전도성 트레이스(1068)를 지지하는 FOP-구성된 RDL(1066)은 각각의 반도체 다이(1060A-1060D)의 활성 표면(1070)에 고정되며, 전도성 트레이스(1068)는 각각의 반도체 다이(1060A-1060D)의 활성 표면(1070) 상의 본드 패드 위치(도시되지 않음)로부터 RDL(1066)을 통해 또는 그 위로 횡방향 외측으로 적어도 반도체 다이(1060A-1060D) 사이에 뻗어 있는 전도성 물질(1076)로 충전된 비아(1074)(즉, TPV)의 위치까지 그리고 기판(1052)의 전도성 패드(1054)까지 뻗어 있다. 이 구현예에서, 하나 이상의 표면 실장 구성요소(가령, 커패시터, 저항기, 인덕터)(SM)(도시된 것), 가령, 분리 커패시터가 최상부 RDL(1066) 및 선택적으로 하나 이상의 TPV에 실장되고 작동 가능하게 결합된다. 도 10b2에 도시된 바와 같이, 표면 실장 구성요소(SM)는 하나 이상의 TPV 위치 위에 실장될 수 있고, 최상부 RDL의 전도성 트레이스(1068)에 연결될 수 있다. 점선으로 도시된 바와 같이, 반도체 다이(1060A-1060D)는 예를 들어, 적어도 다이 스택(1080)의 횡방향 주변부 주위에 뻗어 있고 기판(1052)의 상부 표면과 접하는 EMC(1078)로 봉지화될 수 있다. EMC(1078)는 도시된 바와 같이 최상부 반도체 다이(1060D) 위에 뻗어 있을 수 있다.
도 10c1은 본 개시내용의 실시예에 따라 도 10a의 방법에 따라 제조될 수 있는 마이크로전자 디바이스 패키지(1050C) 개략적 측방 입면도이며 도 10c2는 이의 개략적 상부 입면도이다. 메모리 다이의 스택을 포함하는 메모리 디바이스 패키지로 예시되지만, 구조물은 이에 한정되지는 않는다. 마이크로전자 디바이스 패키지(1050C)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1054)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1056)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1052)을 포함한다. 전도성 요소(1056)는 예를 들어 기판(1052)의 언더 범프 배선(UBM) 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1060A-1060D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(1052)의 상부 표면 상에 적층된다. 각각의 반도체 다이(1060A-1060D)가 하나 이상의 측부(두 개의 측부가 도 10c1에 도시되고 네 개의 측부가 도 10c2에 도시됨) 상의 각자의 다이(1060A-1060D)의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(1062), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름에 자신의 후면으로 라미네이션된다. 전도성 트레이스(1068)를 지지하는 FOP-구성된 RDL(1066)은 각각의 반도체 다이(1060A-1060D)의 활성 표면(1070)에 고정되며, 전도성 트레이스(1068)는 각각의 반도체 다이(1060A-1060D)의 활성 표면(1070) 상의 본드 패드 위치(도시되지 않음)로부터 RDL(1066)을 통해 또는 그 위로 횡방향 외측으로 적어도 반도체 다이(1060A-1060D) 사이에 뻗어 있는 전도성 물질(1076)로 충전된 비아(1074)(즉, TPV)의 위치까지 그리고 기판(1052)의 전도성 패드(1054)까지 뻗어 있다. 이 구현예에서, 하나 이상의 표면 실장 구성요소(가령, 커패시터, 저항기, 인덕터)(SM)(도시된 것), 가령, 분리 커패시터가 조립체 내부의 RDL(1066)에 각각 실장되고 트레이스(1068) 및 선택적으로 표면 실장 구성요소(SM) 위치로부터 TPV 위치로 뻗어 있는 RDL 트레이스(1068)에 의해 하나 이상의 TPV에 작동 가능하게 결합된다. 도 10c2에 도시된 바와 같이, 내부에 위치한 표면 실장 구성요소(SM)는 TPV 위치로부터 이격되어 실장될 수 있다. 점선으로 도시된 바와 같이, 반도체 다이(1060A-1060D)는 예를 들어, 적어도 다이 스택(1080)의 횡방향 주변부 주위에 뻗어 있고 기판(1052)의 상부 표면과 접하는 EMC(1078)로 봉지화될 수 있다. EMC(1078)는 도시된 바와 같이 최상부 반도체 다이(260D) 위에 뻗어 있을 수 있다. EMC(1078)는, 대안으로, 마이크로전자 디바이스 패키지(1050C)로부터 향상된 열 전달을 위해 열 계면 물질(TIM) 및 히트 싱크를 포함할 수 있는 박막 유전체 층에 의해 덮이도록 최상부 RDL(1066)을 노출되도록 남길 수 있다.
도 10d는 도 10a의 방법에 따라 제조될 수 있는 본 발명의 하나의 실시예에 따른 마이크로전자 디바이스 패키지(1050D)의 측단면 입면도이다. 가령, 관리된 NAND(mNAND) 패키지로서 구성될 수 있는, 메모리 다이의 스택 및 제어기 다이를 포함하는 메모리 디바이스 패키지로 예시되지만, 구조물은 이에 한정되지는 않는다. 마이크로전자 디바이스 패키지(1050D)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1054)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1056)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1052)을 포함한다. 전도성 요소(1056)는 예를 들어 기판(1052)의 언더 범프 배선(UBM) 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1060A-1060E), 가령, NAND 플래시 또는 3D XPoint (가령, SXP) 메모리 (다이(1060A 및 1060D)), 저전력 DRAM (LPDRAM) 다이(1060C 및 1060D)로서 그리고 제어기 다이(다이(1060E))로서 구성된 다이가 기판(1052)의 상부 표면 상에 적층된다. 그러나, 표면 실장 구성요소를 포함하는 상이한 기능을 나타내는 그 밖의 다른 개수 및 조합의 다이가 제조될 수 있다. 또한, 제어기 다이, ASIC 또는 그 밖의 다른 비교적 높은 전력 밀도 디바이스가 다이 스택의 상부에 배치되는 경우, 열 전도성 물질, 가령, 구리판 또는 그 밖의 다른 히트 싱크 구조물(도시되지 않음)이 최상부 다이와 그 아래의 비교적 저전력 밀도 메모리 다이 사이에 배치될 수 있다. 이러한 접근 방식은 본 개시의 모든 실시예에 적용 가능하다. 각각의 반도체 다이(1060A-1060E)가 하나 이상의 측부(두 개의 측부가 도 10d에 도시됨) 상의 각자의 다이(1060A-1060D)의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(1062), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름에 자신의 후면으로 라미네이션된다. 전도성 트레이스(1068)를 지지하는 FOP-구성된 RDL(1066)은 각각의 반도체 다이(1060A-1060E)의 활성 표면(1070)에 고정되며, 전도성 트레이스(1068)는 각각의 반도체 다이(1060A-1060E)의 활성 표면(1070) 상의 본드 패드 위치(도시되지 않음)로부터 RDL(1066)을 통해 또는 그 위로 횡방향 외측으로 적어도 반도체 다이(1060A-1060E) 사이에 뻗어 있는 전도성 물질(1076)로 충전된 비아(1074)(즉, TPV)의 위치까지 그리고 기판(1052)의 전도성 패드(1054)까지 뻗어 있다. 이 구현예에서, 하나 이상의 표면 실장 구성요소(가령, 커패시터, 저항기, 인덕터)(SM)(도시된 것), 가령, 분리 커패시터가 각각 최상부 RDL(1066)에 실장되고(하나는 위에 하나는 아래에) 선택적으로 이의 트레이스(1068)에 작동 가능하게 결합된다. 두 개의 다른 표면 실장 구성요소(SM)는 조립체 내부의 RDL(1066)에 실장되고 이의 트레이스(1068)에 작동 가능하게 결합될 뿐만 아니라 선택적으로 표면 실장 구성요소(SM) 위치로부터 TPV 위치로 뻗어 있는 RDL 트레이스(1068)에 의해 하나 이상의 TPV에 결합된다. 도 10b2 및 10c2에 도시된 바와 같이, 내부에 위치한 표면 실장 구성요소(SM)는 TPV 위치로부터 이격되어 실장될 수 있는 반면, 상부 실장된 표면 실장 구성요소는 최상부 RDL 위의 임의의 곳에 실장될 수 있다. 점선으로 도시된 바와 같이, 반도체 다이(1060A-1060E)는 예를 들어, 다이 스택(1080)의 측면 주변부 주위에서 적어도 연장되고 기판(1052)의 상부 표면과 접하는 EMC(1078)로 봉지화될 수 있다. EMC(1078)는 도시된 바와 같이 최상부 반도체 다이(1060E) 위에 뻗어 있을 수 있다.
도 10a-10d의 실시예는 적층된 다이 패키지의 각각의 다이에 매우 근접하게 표면 실장 구성요소(가령, 커패시터, 저항기, 인덕터)를 포함하도록 각각의 다이의 풋프린트 외부에 있는 FOP-구성된 RDL의 추가 표면적을 사용한다. 내부 RDL의 다이 스택 내부에 위치하는 경우 표면 실장 구성요소는 패키지 높이를 증가시키지 않을 수 있으며 다이의 두께에 의해 제공되는 다이 간 본드 라인들 사이의 추가 수직 간격은 더 큰(즉, 더 두꺼운) 표면 실장 구성요소를 가능하게 할 수 있다. 또한, 표면 실장 구성요소 배치는 각각의 다이에 대해 최적화될 수 있으며, 다이에 가까운 안정적인 전력 전달을 위한 분리 커패시터의 배치는 루프 인덕턴스 및 저항의 감소로 인해 특히 바람직하다. 이에 비해, 제조 DRC(Design Rule Check) 규칙으로 인해 기판 실장 분리 커패시터를 다이 본드 패드에 매우 근접하게 배치하는 것은 불가능하다. 또한, 패키지의 기판으로부터 표면 실장 구성요소를 제거하면 기판에 더 많은 신호 라우팅 공간이 제공된다.
이제 또 다른 실시예를 참조하면, 도 11a 및 11b는 각각 데이터 신호 전송을 위한 유도 결합 루프 및 전력 및 접지/바이어스 신호 전송을 위한 TPV를 사용하는 마이크로전자 디바이스 패키지를 제조하기 위한 프로세스 시퀀스, 및 본 개시의 실시예들에 따른, 마이크로전자 디바이스 패키지의 측방 개략 입면도를 도시한다.
도 11a는 본 개시내용의 실시예에 따른, 데이터 신호 전송을 위한 유도 결합 링크(ICL) 및 전력 및 접지/바이어스 신호 전송을 위한 TPV를 포함하는 마이크로전자 디바이스 조립체를 제조하기 위한 방법(1100)의 실시예의 흐름도이다. 동작(1102)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D Xpoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에 제조된다. 하나의 구현에서, 유도 결합 링크(ICL) 송신기 및 ICL 수신기는 BEOL(Back End of Line) 구조물의 일부로서 BEOL 공정에서 다이의 배선화에서 제조될 수 있다. 동작(1104)에서, 웨이퍼는 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(1106)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 200㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 100㎛, 약 50㎛, 또는 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 유도성 결합된 데이터 신호 송신을 오염시키거나 혼선을 초래하지 않을 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(1108)에서 개별 KGD로 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(1110)에서, 그런 다음 KGD의 재구성된 웨이퍼 또는 패널은 트레이스가 다이의 본드 패드로부터 다이 풋프린트 너머 영역까지 뻗어 있는 채 팬아웃 패키지(FOP) 구성된 RDL 패널 또는 웨이퍼 상에 상호 이격된 관계로 활성 표면에 의해 싱귤레이션된 KGD를 접착 및 작동 가능하게 결합시킴으로써 형성된다. ICL 송신기 및 ICL 수신기가 다이 상에서 제조되지 않은 경우 FOP-구성된 RDL 웨이퍼 또는 패널은 ICL 송신기 및 ICL 수신기를 포함할 수 있다. 동작(1112)에서, 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 또 다른 폴리머 필름을 포함하는 폴리머 필름, 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 재구성된 웨이퍼 또는 패널의 상호 이격된 KGD의 후면 위에 라미네이션된다. 동작(1114)에서, ICL 송신기 및 ICL 수신기 및 FOP-구성된 RDL이 있는 다이를 지지하는 폴리머 필름이 싱귤레이션되고 RDL 및 ICL 송신기 및 ICL 수신기가 각각 있는 개별 다이가 반전되고 베이스 웨이퍼 또는 그 밖의 다른 기판 상에 희망 적층 높이(가령, 4, 8, 12, 16개 다이)로 적층된다. 동작(1116)에서, 관통 폴리 비아(TPV)로 지칭될 수 있는 비아 홀은, 예를 들어, 비아 위치에서 KGD 스택 내 RDL 및 폴리머 필름을 통한 레이저 또는 패터닝 및 이방성 에칭에 의해 형성되고 기판의 이웃 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있을 수 있다. 동작(1118)에서, 소결된 Ag 또는 Cu 페이스트가 분배되거나 그 밖의 다른 전도성 물질이 사용되어, 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아 홀을 충전하고 관통 폴리 비아(TPV)를 형성한다. 또 다른 접근 방식으로서, 비아가 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(1120)에서, 조립체는 선택적으로 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소는 KGD 스택에 대향하여 기판 상에 도포되거나 형성되고 (가령, KGD 스택에 인접한 기판 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있는 전도성 경로에 결합된 볼 그리드 어레이(BGA) 형식으로의 솔더 범프) 테스트가 수행되며, KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성할 수 있다. 동작(1122)에서, 다이 스택의 상부는 EMC로 덮일 수 있거나, 예를 들어 열 계면 물질(TIM)에 의한 히트 싱크의 부착을 위해 노출될 수 있다.
도 11b는 도 11a의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지(1150)의 측방 개략 입면도이다. 메모리 다이의 스택을 포함하는 메모리 디바이스 패키지로 예시되지만, 구조물은 이에 한정되지는 않는다. 마이크로전자 디바이스 패키지(1150)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1154)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1156)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1152)을 포함한다. 전도성 요소(1156)는 예를 들어 기판(1152)의 단자 패드 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1160A-1160D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(1152)의 상부 표면 상에 적층된다. 각각의 반도체 다이(1160A-1160D)가 하나 이상의 측부(비제한적 예시로서 두 개의 측부가 도 10b1 및 10b2에 도시됨) 상의 각자의 다이(1160A-1160D)의 횡방향 주변부 너머까지 뻗어 있는 폴리머 필름(1162), 가령, 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 또는 폴리테트라플루오로에틸렌(PTFE) 필름 또는 그 밖의 다른 폴리머 필름에 자신의 후면으로 라미네이션된다. 전도성 트레이스(1168)를 지지하는 FOP-구성된 RDL(1166)은 각각의 반도체 다이(1160A-1160D)의 활성 표면(1170)에 고정되며, 일부 전도성 트레이스(1168)(즉, 전력 및 접지/바이어스 트레이스)는 RDL(1166)을 통해 또는 위에서 횡방향 외측으로 각각의 반도체 다이(1160A-1160D)의 활성 표면(1170) 상의 전력 및 접지/바이어스 본드 패드 위치(도시되지 않음)로부터 적어도 반도체 다이(1160A-1160D) 사이에 뻗어 있는 전도성 물질(1176)로 충전된 비아(1174)(즉, TPV)의 위치까지 그리고 기판(1152)의 전도성 패드(1154)까지 뻗어 있다. 전력 및 접지/바이어스 신호가 모든 반도체 다이(1160A-1160D)에 대해 무리지어지거나(gang) 적어도 일부 또는 모든 반도체 다이(1160A-1160D)에 대해 개별화될 수 있다. RDL(1166)의 또는 다이 배선부에 포함된 ICL 송신기(1172T) 및 ICL 수신기(1172R)가 데이터 신호 전도성 트레이스(1168)에 의해 각각의 반도체 다이(1160A-1160D)의 활성 표면(1170) 상의 데이터 신호 핀아웃에 작동 가능하게 결합된다. 도시된 바와 같이, 하나 이상의 수직으로 인접한 다이의 ICL 수신기(1172R)와 협력 수직 정렬되어 위치된 하나의 다이의 ICL 송신기(1172T)를 갖는 각각의 반도체 다이(1160A-1160D)의 풋프린트 내의 임의의 곳에 ICL 송신기(1172T) 및 ICL 수신기(1172R)가 실장될 수 있다. 마찬가지로, 기판(1152)은 다시 최하부 반도체 다이(1160A)의 ICL 수신기(1172R) 및 ICL 송신기(1172T)와 협력 수직 정렬로 상부 표면 상에 ICL 송신기(1172T) 및 ICL 수신기(1172R)를 구비할 수 있다. 특히, 반도체 다이(1160A-1160D)를 충분히(가령, 약 50㎛ 이하까지) 박막화하여 ICL 신호가 수직으로 인접한 다이의 활성 표면 상의 ICL 송신기와 ICL 수신기 사이에서 송신 및 수신될 수 있으므로 ICL 송신기와 ICL 수신기를 각각의 다이의 양 측부 상에 배치할 필요가 없다. 기판(1152)은 유도성 데이터 신호(즉, 인덕턴스 전기적 흐름)를 상위 레벨 패키징과의 통신을 위한 전기 신호로 변환하기 위해 기판(1152)의 ICL 송신기(1172T) 및 ICL 수신기(1172R)에 작동 가능하게 결합된 변환 집적 회로(1190)를 더 포함할 수 있다. 대안으로, 반도체 다이(1160A-1160D)와 통신하기 위해 상부 표면 상에 ICL 송신기(1172T) 및 ICL 수신기(1172R)가 구비된 또 다른 최하부 다이(도시되지 않음), 가령, 제어기 다이가 이러한 변환 회로를 포함하고 앞서 도 9a 및 9b로 도시되고 기재된 DCA 연결 또는 DCA 연결로서 기능하는 연결을 통해 기판(1152)으로 작동 가능하게 결합될 수 있다. 점선으로 도시된 바와 같이, 반도체 다이(1160A-1160D)는 예를 들어, 적어도 다이 스택(DS)의 횡방향 주변부 주위에 뻗어 있으며 기판(1152)의 상부 표면과 접하는 EMC(1178)로 봉지화될 수 있다. EMC(1178)는 도시된 바와 같이 최상부 반도체 다이(1060D) 위에 뻗어 있거나, 다이 스택(DS)의 측부만을 덮을 수 있다.
상술한 바와 같이 본 개시내용의 실시예를 사용하여 영향을 받는 유도 결합 루프 신호 전송은, 연속적인 물리적 연결을 요구하지 않음으로써, 단락을 피하기 위해 패키지 높이 및 다이 공간 문제를 일으키는 값비싼 TSV 또는 인터커넥션을 위한 그 밖의 다른 물리적 수단, 가령, 본드 와이어의 필요성을 제거하면서, 데이터 신호를 한 위치에서 다른 위치로 전송하기 위한 저전력 솔루션을 제공한다. ICL은 전원 또는 접지/바이어스를 공급할 수 없기 때문에, 관통 폴리 비아(TPV)와 함께 ICL 통신을 사용함으로써 다이 스택의 풋프린트 내에서 ICL 송신기 및 ICL 수신기를 쉽게 수직으로 정렬하는 동시에 물리적 전력 및 접지/바이어스를 TPV를 통해 풋프린트 외부로 그리고 지지 기판으로 라우팅할 수 있다. 따라서 TSV가 제거될뿐만 아니라, 복잡한 설계 실시를 필요로 하고 다이 페이스-투-페이스 영역을 제한할 ICL 통신을 위한 잠재적인 싱글(shingle) 또는 계단형 다이 스택도 제거된다.
본 개시내용의 또 다른 실시예가 도 12와 관련하여 예시되고 설명된다. 이 실시예에서, TSV 및 TPV 모두가 마이크로전자 디바이스에 사용된다. 도 12는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 조립체(1200)의 측단면 개략 입면도이다. 메모리 다이의 스택을 포함하는 메모리 디바이스 패키지로 예시되지만, 구조물은 이에 한정되지는 않는다. 마이크로전자 디바이스 조립체는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1204)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1206)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1202)을 포함한다. 전도성 요소(1206)는 예를 들어 기판(1202)의 단자 패드 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1208A-1208D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(1202)의 상부 표면 상에 적층된다. 각각의 반도체 다이(1208A-1208D)의 횡방향 주변부에 EMC(1210)가 둘러 싼다. 전도성 트레이스(1214)를 지지하는 FOP-구성된 RDL(1212)은 각각의 반도체 다이(1208A-1208D)의 활성 표면(1216)에 고정되며, 이때 전도성 트레이스(1214)(즉, 전력 및 접지/바이어스 트레이스)는 전력 및 접지/바이어 신호 통신을 위해 RDL(1212)을 통해 또는 위에서 횡방향 외측으로 각각의 반도체 다이(1208A-1208D)의 활성 표면(1216) 상의 전력 및 접지/바이어스 본드 패드 위치(도시되지 않음)로부터 적어도 반도체 다이(1208A-1208D) 사이에 뻗어 있는 전도성 물질(1220)로 충전된 비아(1218)(즉, TPV)의 위치까지 그리고 기판(1202)의 전도성 패드(1204)까지 뻗어 있다. 물론, 전도성 트레이스를 지지하는 유전체 필름이 채용될 수 있기 때문에 FOP-구성된 RDL이 필요하지 않다. 필요에 따라, 전력 및 접지/바이어스 연결은 모든 반도체 다이(1208A-1208D)에 대해 무리지어(gang)질 수 있거나 반도체 다이(1208A-1208D)의 각각 또는 적어도 일부에 대해 개별화될 수 있다. 최상부 반도체 다이(1208D)를 제외한 모든 반도체 다이(1208A-1208C)는 이의 활성 표면(1216) 상의 집적 회로의 정렬된 본드 패드(도시되지 않음)로부터 이의 후면(1224) 상의 전도성 패드(도시되지 않음)까지 각자의 두께를 통해 뻗어 있는 점선으로 나타난 TSV(1222)를 갖도록 제조되었다. 최상부 반도체 다이(1208D)는 다음 하위 반도체 디바이스(1208C)의 TSV와 정렬된 활성 표면 상에 본드 패드를 가진다. 필라(pillar)(1226)와 같은 전도성 요소, 예를 들어 솔더 캡핑된 구리 필라가 폴리머 필름(1211) 및 RDL(1212)을 통해 본드 패드와 단자 패드 사이에서 뻗어 있어서, 다이 스택의 풋프린트 내에서, 기판(1202)의 전도성 패드(도시되지 않음)와의 데이터 신호 통신을 위해 TSV(1222)를 통해 반도체 다이(1208A-1208D)를 인터커넥트한다. 필라-형 전도성 요소 대신에, 도 9a 및 9b와 관련하여 앞서 설명된 바와 같이 본드 라인 내 폴리머 필름 내 비아 홀을 충전하는 전도성 물질이 사용될 수 있다. 점선으로 도시된 바와 같이, 반도체 다이(1208A-1208D)는 예를 들어, 적어도 다이 스택(1230)의 횡방향 주변부 주위에 뻗어 있고 기판(1202)의 상부 표면과 접하는 EMC(1228)로 봉지화될 수 있다. EMC(1228)는 최상부 반도체 다이(1060D) 위에 뻗어 있거나, (예를 들어) TIM 및 히트 싱크 구조물의 적용을 위한 노출된 최상부 반도체 다이(1208D)만 남겨두고, 다이 스택(1230)의 측부만을 덮을 수 있다.
이제 도면의 도 13a-14b를 참조하면, TPV와 함께 FOP-구성된 RDL을 채용하는 본 개시내용의 추가 실시예가 예시되고 설명된다. 도 13a는 본 개시내용에 따른 FOP-구성된 RDL을 사용하여 마이크로전자 디바이스 패키지를 제조하기 위한 방법(1300)의 실시예의 흐름도이다. 동작(1302)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D XPoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에서 제조되고, 동작(1304)에서 웨이퍼가 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(1306)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 50㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(1308)에서 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(1310)에서, KGD의 재구성된 웨이퍼 또는 패널은 각자의 KGD의 본드 패드에 작동 가능하게 결합되며 연관된 다이 풋프린트의 적어도 하나의 횡방향 주변부 너머까지 각각 뻗어 있는 유전체 물질에 의해 실리는 전도성(가령, 구리) 트레이스의 하나 이상의 층을 각각 갖는 다수의 팬-아웃 패키지(FOP) 재배션 층(RDL)으로 구성된 패널 또는 웨이퍼의 다이 실장 위치 상으로 상호 이격된 관계로 싱귤레이션된 KGD를 이의 전면(즉, 활성 표면)으로 배치 및 접착시킴으로써 형성된다. 동작(1312)에서, 그런 다음 KGD의 재구성된 패널 또는 웨이퍼가 다이 부착 필름(DAF)까지 RDL에 대향하는 측부 상에 접착되는 EMC로 봉지화되고, 각각의 KGD, 연관된 FOP-구성된 RDL 및 DAF가 싱귤레이션되어 FOP-구성된 RDL 패키지를 형성할 수 있다. 그런 다음 다수의 패키지가 적층된다. 동작(1314)에서, DAF, EMC 및 FOP-구성된 RDL의 전도성 트레이스를 통해 (가령, 레이저 절삭 또는 이방성 에칭에 의해) 비아 위치에 개구부가 형성된다. 동작(1316)에서, Ag 또는 Cu 페이스트 또는 그 밖의 다른 전도성 물질이 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아를 충전하도록 분배되고 TPV를 형성할 수 이있다. 또 다른 예로서, 비아가 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(1318)에서, FOP 패키지의 스택이 기판 상에 배치되며, 이때, TPV가 기판의 상부 표면 상의 단자 패드와 전도성 접촉한다. 필요에 따라, FOP 패키지는 TPV의 형성 전에 기판 상에 적층될 수 있다. 동작(1320)에서, 조립체는 (선택적으로) 또 다른 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소가 KGD 스택에 대향하여 기판 상에 적용 또는 형성되며(가령, 볼 그리드 어레이(BGA) 형식의 솔더 범프, 테스트가 수행되고 KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성한다. 동작(1322)에서, 다이 스택의 상부는 EMC(존재하는 경우)로 덮일 수 있거나, 예를 들어 열 계면 물질(TIM)을 사용한 히트 싱크의 부착을 위해 노출될 수 있다.
도 13b는 도 13a의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지(1350)의 측방 개략 입면도이다. 마이크로전자 디바이스 패키지(1350)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1354)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1356)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1352)을 포함한다. 전도성 요소(1356)는 예를 들어 기판(1352)의 밑면 상의 단자 패드 상에 형성되거나 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1360A-1360D), 가령, TSV가 없는 DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(1352)의 상부 표면 상에 적층된다. 각각의 반도체 다이(1360A-1360D)는 활성 표면(1362) 상에서, 이의 하나 이상의 측부(두 개의 측부가 도시됨) 상의 각자의 다이(1360A-1360D)의 적어도 하나의 횡방향 주변부 너머까지 뻗어 있는 FOP-구성된 RDL(1364)까지 라미네이션된다. 각각의 반도체 다이(1360A-1360D)는 그 후면(1368) 상의 DAF 세그먼트(1366)에 부착된다. RDL(1364)의 전도성 트레이스(1370)는 각각의 반도체 다이(1360A-1360D)를 둘러 싸는 EMC(1374)의 상부 표면(1372) 위에서 횡방향 외측으로 각각의 반도체 다이(1360A-1360D)의 활성 표면(1362) 상의 본드 패드 위치(도시되지 않음)로부터 반도체 다이(1360A-1360D) 사이에 뻗어 있는 적어도 전도성 물질(1378)로 충전된 비아(1376)의 TSV 위치까지 그리고 기판(1352)의 전도성 패드(1354)까지 뻗어 있다. 점선으로 도시된 바와 같이, 반도체 다이(1360A-1360D)는 예를 들어, 적어도 다이 스택의 횡방향 주변부 주위에 뻗어 있고 기판(1352)의 상부 표면과 접하는 EMC(1380)로 봉지화될 수 있다. EMC(1380)는 도시된 바와 같이 최상부 반도체 다이(1360D) 위에 뻗어 있을 수 있다. 대안으로, 또 다른 EMC(1380)가, 마이크로전자 디바이스 패키지(1350)로부터의 열 전달을 향상시키기 위해 열 계면 물질(TIM)과 히트 싱크를 포함할 수 있는 얇은 유전체 층으로 덮이도록, 최상부 반도체 다이(1360D)의 활성 표면(1362) 및 전도성 트레이스(1370)를 덮지 않은 상태로 남겨둘 수 있다.
도 14a는 본 개시내용에 따라 TPV와 함께 FOP-구성된 RDL을 사용하여 마이크로전자 디바이스 패키지를 제조하기 위한 방법(1400)의 실시예의 흐름도이다. 동작(1402)에서, TSV가 없는 능동 회로(가령, DRAM, NAND, 3D XPoint(가령, SXP))가 반도체 기판(가령, 웨이퍼)의 활성 표면의 다이 위치 상에서 제조되고, 동작(1404)에서 웨이퍼가 KGD(Known Good Die)의 위치를 결정하기 위해 프로브 테스트된다. 웨이퍼는 동작(1406)에서, 예를 들어 약 600㎛ 내지 약 700㎛의 초기 두께에서, 예를 들어 약 5㎛ 내지 약 50㎛의 두께로 박막화되고, 특정한 비제한적인 예로서, 약 30㎛ 수준의 두께로 박막화된다. 그러나, 방법의 실시예는 임의의 특정 다이 두께로 제한되지 않는다는 점에 유의한다. 그런 다음 웨이퍼는 동작(1408)에서 종래의 공정(톱날, 레이저, 스텔스(즉, 레이저 유도 스트리트 결함에 이어 캐리어 멤브레인의 방사상 팽창으로 인한 절단) 등)를 사용하여 싱귤레이션(즉, 다이싱)된다. 동작(1410)에서, KGD의 재구성된 웨이퍼 또는 패널은 각자의 KGD의 본드 패드에 작동 가능하게 결합되며 연관된 다이 풋프린트의 적어도 하나의 횡방향 주변부 너머까지 각각 뻗어 있는 유전체 물질에 의해 실리는 전도성(가령, 구리) 트레이스의 하나 이상의 층을 각각 갖는 다수의 팬-아웃 패키지(FOP) 재배션 층(RDL)으로 구성된 패널 또는 웨이퍼의 다이 실장 위치 상으로 상호 이격된 관계로 싱귤레이션된 KGD를 이의 전면(즉, 활성 표면)으로 접착 및 작동 가능하게 결합시킴으로써 형성된다. 동작(1412)에서 KGD의 재구성된 패널 또는 웨이퍼가 EMC로 봉지화된다. 동작(1414)에서, 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 또 다른 폴리머 필름을 포함하는 폴리머 필름, 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 재구성된 웨이퍼 또는 패널의 상호 이격된 KGD의 활성 표면, 둘러 싸는 EMC 및 연관된 FOP-구성된 RDL 위에 라미네이션되고 폴리머 필름이 싱귤레이션되어 패키지를 형성할 수 있다. 폴리머 필름 및 싱귤레이션을 적용하기 전에 구현될 수 있는 동작(1416)에서, 다이 스택의 바닥에 배치될 KGD는 구리 기둥 또는 솔더 범프의 형태의 전도성 요소로 범핑되거나 폴리머 필름 내 비아 홀에 배치된 전도성 물질(가령, Ag 또는 Cu 페이스트)로 범핑될 수 있다. 동작(1418)에서, 스택의 바닥(즉, 범핑된) KGD가 반전되고 플립-칩 배향으로 배치되어, 기판 상에 활성 표면이 아래를 향하고 폴리머 필름을 통해 기판의 단자 패드로 연결된다. 그런 다음 스택에 대한 나머지 KGD가 역전되고 동작(1420)에서 최하부 KGD 위에 아래를 향하도록 배치된다. 동작(1422)에서, EMC를 통해 FOP-구성된 RDL 및 폴리머 필름의 전도성 트레이스를 통해 (가령, 레이저 절삭 또는 이방성 에칭에 의해) 비아 위치에 개구부가 형성된다. 동작(1424)에서, Ag 또는 Cu 페이스트 또는 그 밖의 다른 전도성 물질이 예를 들어 잉크젯 유형 어플리케이터를 사용하여 비아를 충전하고 TSV를 형성하는 데 사용된다. 또 다른 예로서, 비아가 웨이브 솔더 공정에서 Sn 솔더로 충전될 수 있다. 동작(1426)에서, 조립체는 (선택적으로) 또 다른 에폭시 몰딩 컴파운드(EMC)로 봉지화될 수 있으며, 전도성 요소가 KGD 스택에 대향하여 기판 상에 적용 또는 형성되며(가령, 볼 그리드 어레이(BGA) 형식의 솔더 범프, 테스트가 수행되고 KGD 스택이 EMC(존재하는 경우) 및 기판을 통해 싱귤레이션되어 패키지를 형성한다. 동작(1428)에서, 다이 스택의 상부는 EMC(존재하는 경우)로 덮일 수 있거나, 예를 들어 열 계면 물질(TIM)을 사용한 히트 싱크의 부착을 위해 노출될 수 있다.
도 14b는 도 14a의 방법에 따라 제조될 수 있는 본 개시내용의 실시예에 따른 마이크로전자 디바이스 패키지(1450)의 측방 개략 입면도이다. 마이크로전자 디바이스 패키지(1450)는 유전체 물질 내에 실리고 이의 상부 표면 상의 전도성 패드(1454)로부터 이의 대향하는 하부 표면 상의 전도성 요소(1456)까지 뻗어 있는 트레이스(도시되지 않음)를 갖는 기판(1452)을 포함한다. 전도성 요소(1456)는 예를 들어 기판(1452)의 언더 범프 배선(UBM) 상에 형성되거나 여기에 적용된 솔더 볼을 포함할 수 있다. 다수의 반도체 다이(1460A-1460D), 가령, DDRx(double data rate) DRAM, NAND 플래시 또는 3D Xpoint (가령, SXP) 메모리로서 구성된 다이가 기판(1452)의 상부 표면 상에 적층된다. 각각의 반도체 다이(1460A-1460D)는 활성 표면(1462) 상에서, 이의 하나 이상의 측부(두 개의 측부가 도시됨) 상의 각자의 다이(1460A-1460D)의 적어도 하나의 횡방향 주변부 너머까지 뻗어 있는 FOP-구성된 RDL(1464)까지 라미네이션된다. RDL(1464)의 전도성 트레이스(1466)는 각각의 반도체 다이(1460A-1460D)를 둘러 싸는 EMC(1470)의 하부 표면(1468) 위에서 횡방향 외측으로 각각의 반도체 다이(1460A-1460D)의 활성 표면(1462) 상의 본드 패드 위치(도시되지 않음)로부터 반도체 다이(1460A-1460D) 사이에 뻗어 있는 적어도 전도성 물질(1474)로 충전된 비아(1472)의 위치까지 그리고 기판(1452)의 전도성 패드(1454)까지 뻗어 있다. 실리카-충전된 에폭시, b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름 또는 또 다른 폴리머 필름을 포함하는 폴리머 필름(1476), 예를 들어, 웨이퍼 또는 패널 레벨 필름, 가령, 비전도성 필름(NCF)이 각각의 반도체 다이(1460A-1460D) 상의 RDL(1464) 위에 라미네이션된다. 대안으로, 모세관 언더필(CUF)이 반도체 다이(1460A-1460D) 사이에 배치될 수 있다. 구리 필라 또는 솔더 범프 형태의 전도성 요소(1478)가 최하부 반도체 다이(1460A)와 기판(1452) 사이의 폴리머 필름(1476)을 통해 뻗어 있어서 기판(1452)의 단자 패드(미도시)를 수축시킨다. 최하부 반도체 다이(1460A)는 전도성 요소(1478)를 통해 기판에 연결되고 연관된 RDL(1464) 및 TPV의 전도성 트레이스(1466)를 통해 다른 반도체 다이(1460B-1460D)에 연결된다. 다이 스택은 예를 들어, 다이 스택의 적어도 횡방향 주변부 주위에 뻗어 있고 기판(1452)의 상부 표면과 접하는 또 다른 EMC(1480)로 봉지화될 수 있다. EMC(1480)는 도시된 바와 같이 최상부 반도체 다이(1460D) 위에 뻗어 있을 수 있다. 대안으로, EMC(1480)는 얇은 유전체 층에 의해 덮이도록, 본 개시의 실시예에서 마이크로전자 디바이스 패키지(1450)를 포함할 수 있는 반도체 다이(1460D)의 후면을 덮지 않은 채로 둘 수 있다.
도 13a-14b의 실시예는 TSV의 제거를 통해 멀티-다이 스택 및 패키지에 대한 상당한 비용 절감을 제공하고, 또한 다이 상에서의 통상적인 웨이퍼-후 제조 공정을 제공한다. 또한, 이러한 실시예는 각각의 RDL에 대해 상이한 전도성 트레이스 설계를 사용할 수 있는 기능을 제공하여, 스택 내 각각의 다이에 대해 별도의 어드레스 핀을 허용한다. 또한, 스택 내 반도체 다이에 대한 전력 및 접지/바이어스는 함께 묶이거나 각 다이에 대해 개별화될 수 있다. 또한 RDL의 각각의 층에 대한 트레이스 패턴의 커스텀화가 동일하거나 상이한 다이 기능의 다수-다이 패키지 구성의 커스텀화를 용이하게 한다.
본 개시내용의 실시예는 마이크로전자 디바이스 조립체를 포함하며, 표면 상에 노출된 전도체를 갖는 기판, 기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 스택의 적어도 하나의 측부 너머의 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - , 및 비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아를 포함한다.
본 개시내용의 실시예는 입력 디바이스, 출력 디바이스, 프로세서 디바이스 및 적어도 하나의 메모리 디바이스를 포함하는 전자 시스템을 포함한다. 프로세서 디바이스, 적어도 하나의 메모리 디바이스 또는 이들의 조합 중 적어도 하나가 조립체로서 구성되며, 상기 조립체는 기판 상의 둘 이상의 반도체 다이의 스택 - 각각의 반도체 다이는 유전체 물질 위에서 스택의 적어도 하나의 측부 너머에 위치하는 전도성 비아로 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 활성 표면을 포함함 - 을 포함하고, 비아는 유전체 물질을 통해 기판의 전도체로 뻗어 있고 둘 이상의 반도체 다이 각각의 전도성 트레이스 중 적어도 일부가 전도성 비아 중 적어도 일부에 작동 가능하게 결합된다.
본 개시내용의 실시예는 방법을 포함하며 상기 방법은 활성 표면 위에서 이의 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 갖는 싱귤레이션된 반도체 다이를 제공하는 단계, 기판 상에 상호 이격된 관계로 싱귤레이션된 반도체 다이의 스택을 형성하는 단계, 스택의 싱귤레이션된 반도체 다이의 적어도 하나의 횡방향 주변부 너머로 전도성 트레이스 및 유전체 물질을 통해 기판의 인접 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있는 위치에서 비아 홀을 형성하는 단계, 및 전도성 물질로 비아 홀을 충전하는 단계를 포함한다.
본 개시내용의 실시예는 방법을 포함하며, 상기 방법은, 트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머의 RDL 상의 영역으로 뻗어 있는, FOP-구성된 RDL 웨이퍼 또는 패널 상에 반도체 다이를 상호 이격된 관계로 활성 표면으로 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계, 에폭시 몰딩 화합물(EMC)로 재구성된 웨이퍼 또는 패널의 반도체 다이를 횡방향 봉지화하는 단계, 반도체 다이의 재구성된 웨이퍼 또는 패널을 FOP-구성된 웨이퍼 또는 패널에 대향하여 EMC의 측부 상에 다이 부착 필름(DAF)으로 접착하는 단계, 반도체 다이, FOP-구성된 RDL 웨이퍼 또는 패널, EMC 및 DAF를 싱귤레이션하는 단계, 싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 DAF를 적층하는 단계, 비아 위치에서 싱귤레이션된 RDL, EMC 및 DAF를 통해 개구부를 형성하는 단계, 및 개구부를 전도성 물질로 충전하는 단계를 포함한다.
본 개시내용의 실시예는 방법을 포함하며 상기 방법은, 트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머 RDL 상의 영역까지 뻗어 있는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 웨이퍼 또는 패널 상에 싱귤레이션된 반도체 다이를 상호 이격된 관계로 활성 표면으로 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계, 에폭시 몰딩 화합물(EMC)로 반도체 다이의 재구성된 웨이퍼 또는 패널을 봉지화하는 단계, FOP-구성된 RDL 위에 폴리머 필름을 라미네이션하는 단계, 반도체 다이, EMC, FOP-구성된 RDL 웨이퍼 또는 패널 및 폴리머 필름을 싱귤레이션하는 단계, 싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전시키고 적층하는 단계, 비아 위치에서 싱귤레이션된 RDL, EMC 및 폴리머 필름을 통해 개구부를 형성하는 단계, 및 개구부를 전도성 물질로 충전하는 단계를 포함한다.
본 개시내용의 추가적인 비제한적 실시예가 아래와 같이 기재된다.
실시예 1: 방법으로서:
상호 이격된 관계로 반도체 다이를 배치하고 폴리머 필름을 다이의 활성 표면 위에 라미네이션함으로써 재구성된 웨이퍼 또는 패널을 형성하는 단계,
활성 표면 상의 본드 패드를 노출시키도록 폴리머 필름을 통해 개구부를 형성하는 단계,
본드 패드로부터 반도체 다이의 횡방향 주변부 너머의 비아 위치까지 그리고 반도체 다이들 사이에 폴리머 필름 상에 전도성 트레이스를 형성하는 단계,
폴리머 필름을 통해 둘 이상의 반도체 다이의 그룹을 싱귤레이션하고 둘 이상의 반도체 다이의 싱귤레이션된 그룹을 기판 상에 적층하는 단계,
비아 위치에서 반도체 다이의 스택 상에 폴리머 필름을 통해 비아 홀을 형성하는 단계, 및
전도성 물질로 비아 홀을 충전하는 단계를 포함하는, 방법.
실시예 2: 제1실시예에 있어서, 재구성된 웨이퍼 또는 패널을 형성하기 전에:
TSV가 없는 반도체 기판의 활성 표면의 다이 위치 상에 능동 회로를 제조하는 단계,
KGD(Known good die)의 다이 위치를 결정하기 위해 테스트하는 단계,
반도체 기판을 초기 두께에서 약 5㎛ 내지 약 200㎛의 두께로 박막화하는 단계,
반도체 기판을 개별 KGD로 싱귤레이션하는 단계를 더 포함하는, 방법.
실시예 3: 제1실시예 또는 제2실시예에 있어서, 비아 홀을 전도성 물질로 충전한 후,
기판 상의 둘 이상의 반도체 다이의 싱귤레이션된 그룹의 스택을 에폭시 몰딩 화합물(EMC)로 봉지화하는 단계,
둘 이상의 반도체 다이 반도체 다이의 싱귤레이션된 그룹의 스택에 대향하여 기판 상에 전도성 요소를 적용 또는 형성하는 단계,
둘 이상의 반도체 다이 반도체 다이의 싱귤레이션된 그룹의 스택을 테스트하는 단계, 및
EMC 및 기판을 통해 둘 이상의 반도체 다이 반도체 다이의 싱귤레이션된 그룹의 스택을 싱귤레이션하는 단계를 더 포함하는, 방법.
실시예 4: 제3실시예에 있어서, 둘 이상의 반도체 다이 반도체 다이의 싱귤레이션된 그룹의 스택을 봉지화하는 단계는 스택의 상부를 노출된 채 남겨두고 열 계면 물질(TIM) 및 히트 싱크를 각각의 스택의 상부로 적용하는 단계를 포함하는, 방법.
실시예 5: 제1실시예 내지 제4실시예 중 어느 하나에 있어서, 싱귤레이션된 반도체 다이를 제공하는 단계는 DRAM, NAND 플래시 또는 3D XPoint (SXP) 메모리 다이를 제공하는 단계를 포함하는, 방법.
실시예 6: 제1실시예에 있어서, 상호 이격된 반도체 다이 위에 폴리머 필름을 라미네이션하기 전에, 반도체 다이를 접착성 필름 상에 상호 이격된 관계로 이들의 후면으로 배치하는 단계를 더 포함하는, 방법.
실시예 7: 제6실시예에 있어서, 싱귤레이션된 반도체 다이를 접착성 필름 상에 상호 이격된 관계로 이들의 후면으로 배치하는 단계는 반도체 다이를 다이 부착 필름(DAF) 또는 필름 오버 다이(FOD) 물질 상에 배치하는 단계를 포함하는, 방법.
실시예 8: 제1, 5, 또는 6실시예 중 어느 하나에 있어서, 폴리머 필름을 라미네이션하는 단계는 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름을 라미네이션하는 단계를 포함하는, 방법.
실시예 9: 제2실시예에 있어서,
TSV가 없는 반도체 기판의 활성 표면의 다이 위치 상에 능동 회로를 제조하는 단계는
제1 반도체 기판의 활성 표면의 다이 위치 상에 제1 기능을 나타내는 능동 회로를 제조하는 단계는 마스터/슬레이브 메모리 아키텍처에서 슬레이브 다이로서 동작하도록 구성된 메모리 다이를 제조하는 단계를 포함하고, 및
제2 반도체 기판의 활성 표면의 다이 위치 상에 적어도 하나의 상이한 제2 기능을 나타내는 능동 회로를 제조하는 단계는 마스터/슬레이브 메모리 아키텍처에서 마스터 다이로서 동작하도록 구성된 메모리 다이를 제조하는 단계를 포함하는, 방법.
실시예 10: 제9실시예에 있어서, 둘 이상의 마스터 다이의 그룹을 싱귤레이션하고 기판 상에 둘 이상의 마스터 다이의 그룹을 배치하는 단계, 및
둘 이상의 마스터 다이의 그룹 상에 둘 이상의 슬레이브 다이의 그룹을 적층하는 단계를 더 포함하는, 방법.
실시예 11: 제9실시예에 있어서, 재구성된 패널 또는 웨이퍼를 형성하는 단계는
상호 이격된 관계로 하나 이상의 슬레이브 다이에 인접하게 마스터 다이를 배치함으로써 제1 재구성된 웨이퍼를 형성하는 단계를 포함하고,
폴리머 필름을 통해 둘 이상의 반도체 다이의 그룹을 싱귤레이션하는 단계는 하나 이상의 슬레이브 다이와 무리지어(gang)진 마스터 다이를 싱귤레이션하는 단계를 포함하고,
상호 이격된 관계로 슬레이브 다이를 배치함으로써 제2 재구성된 웨이퍼를 형성하는 단계,
둘 이상의 반도체 다이의 그룹을 싱귤레이션하는 단계는 둘 이상의 슬레이브 다이의 그룹을 싱귤레이션하는 단계를 포함하며, 상기 방법은
기판 상에 하나 이상의 슬레이브 다이와 함께 마스터 다이의 싱귤레이션된 그룹을 배치하는 단계, 및
하나 이상의 슬레이브 다이와 함께 마스터 다이의 그룹 상에 각각 둘 이상의 슬레이브 다이의 싱귤레이션된 그룹을 적층하는 단계를 더 포함하는, 방법.
실시예 12: 제2실시예에 있어서,
TSV가 없는 반도체 기판의 활성 표면의 다이 위치 상에 능동 회로를 제조하는 단계는
제1 반도체 기판의 활성 표면의 다이 위치 상에 제1 기능을 나타내는 능동 회로를 제조하는 단계는 메모리 다이를 제조하는 단계를 포함하고,
제2 반도체 기판의 활성 표면의 다이 위치 상에 적어도 하나의 상이한 제2 기능을 나타내는 능동 회로를 제조하는 단계는 메모리 제어기로서 동작하도록 구성된 로직 다이를 제조하는 단계를 포함하는 방법.
실시예 13: 제12실시예에 있어서, 둘 이상의 로직 다이의 그룹을 싱귤레이션하고 기판 상에 둘 이상의 로직 다이의 그룹을 배치하는 단계, 및
둘 이상의 로직 다이의 그룹 상에 둘 이상의 메모리 다이의 그룹을 각각 적층하는 단계를 더 포함하는, 방법.
실시예 14: 제12실시예에 있어서, 재구성된 패널 또는 웨이퍼를 형성하는 단계는
상호 이격된 관계로 하나 이상의 메모리 다이에 인접하게 로직 다이를 배치함으로써 제1 재구성된 웨이퍼를 형성하는 단계를 포함하고,
폴리머 필름을 통해 둘 이상의 반도체 다이의 그룹을 싱귤레이션하는 단계는 하나 이상의 메모리 다이와 그룹화된 로직 다이를 싱귤레이션하는 단계를 포함하고,
상호 이격된 관계로 메모리 다이를 배치함으로써 제2 재구성된 웨이퍼를 형성하는 단계,
둘 이상의 반도체 다이의 그룹을 싱귤레이션하는 단계는 둘 이상의 메모리 다이의 그룹을 싱귤레이션하는 단계를 포함하며, 상기 방법은
기판 상에 하나 이상의 메모리 다이와 함께 로직 다이의 싱귤레이션된 그룹을 배치하는 단계, 및 하나 이상의 마스터 다이의 그룹 상에 각각 둘 이상의 메모리 다이의 싱귤레이션된 그룹을 적층하는 단계를 더 포함하는, 방법.
실시예 15: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 둘 이상의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 스택의 마이크로전자 디바이스의 적어도 하나의 측부 너머의 비아 위치까지 뻗어 있는 제1 전도성 트레이스 및 둘 이상의 마이크로전자 디바이스의 둘 이상의 스택의 마이크로전자 디바이스 중 적어도 일부 사이에 뻗어 있는 제2 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - , 및
비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스의 둘 이상의 스택 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아를 포함하는, 마이크로전자 디바이스 조립체.
실시예 16: 제15실시예에 있어서, 전도성 물질을 포함하는 비아 중 적어도 일부는 스택의 둘 이상의 마이크로전자 디바이스 중 선택된 마이크로전자 디바이스의 전도성 트레이스와 조합하여, 상이한 스택의 둘 이상의 마이크로전자 디바이스 중 적어도 두 개의 마이크로전자 디바이스 간에 신호를 라우팅하도록 구성되는, 마이크로전자 디바이스 조립체.
실시예 17: 제15 또는 16실시예에 있어서, 마이크로전자 디바이스는 반도체 다이를 포함하는, 마이크로전자 디바이스 조립체.
실시예 18: 제17실시예에 있어서, 반도체 다이는 마이크로전자 디바이스의 적어도 하나의 스택의 베이스에서 기판 상의 마스터 메모리 다이를 포함하고 조립체에 포함된 반도체 다이의 나머지는 슬레이브 메모리 다이를 포함하며, 마이크로전자 디바이스 조립체는 마스터/슬레이브 DDR 아키텍처로 구성되는, 마이크로전자 디바이스 조립체.
실시예 19: 제18실시예에 있어서, 마이크로전자 디바이스의 각각의 스택의 베이스에서 기판 상에 마스터 메모리 다이를 더 포함하는, 마이크로전자 디바이스 조립체.
실시예 20: 제17실시예에 있어서, 반도체 다이는 메모리 다이 및 로직 다이로서 구성되며 로직 다이는 적어도 하나의 스택의 베이스에 위치하는, 마이크로전자 디바이스 조립체.
실시예 21: 제20실시예에 있어서, 로직 다이는 각각의 스택의 베이스에 위치하는, 마이크로전자 디바이스 조립체.
실시예 22: 제17실시예에 있어서, 마이크로전자 디바이스는 적어도 두 개의 상이한 기능을 보이는 반도체 다이를 포함하는, 마이크로전자 디바이스 조립체.
실시예 23: 방법으로서:
상호 이격된 관계로 반도체 다이를 배치하고 폴리머 필름을 다이의 활성 표면 위에 라미네이션함으로써 재구성된 웨이퍼 또는 패널을 형성하는 단계 - 싱귤레이션된 반도체 다이는 본드 패드 위치를 iRDL 패드로 리라우팅하는 트레이스를 포함하는 iRDL을 포함함 - ,
활성 표면 상의 iRDL 패드를 노출시키도록 폴리머 필름을 통해 비아 홀을 형성하는 단계,
전도성 물질로 비아 홀을 충전하는 단계,
폴리머 필름을 통해 반도체 다이를 싱귤레이션하는 단계, 및
반도체 다이 중 적어도 하나를 반전시키고 전도성 물질-충전된 비아 홀이 기판 상의 단자 패드와 정렬되도록 반전된 적어도 하나의 반도체 다이를 기판 상에 배치하는 단계, 및
폴리머 필름을 기판에 본딩하고 전도성 물질을 단자 패드에 본딩하는 단계를 포함하는, 방법.
실시예 24: 제23실시예에 있어서, 재구성된 웨이퍼 또는 패널을 형성하기 전에:
TSV가 없는 반도체 기판의 활성 표면의 다이 위치 상에 능동 회로를 제조하고 트레이스가 본드 패드 위치를 iRDL 패드의 어레이로 리라우팅하기 위해 각각의 다이 위치 상에 iRDL을 형성하는 단계,
KGD(Known good die)의 다이 위치를 결정하기 위해 반도체 기판을 테스트하는 단계,
반도체 기판을 초기 두께에서 약 5㎛ 내지 약 200㎛의 두께로 박막화하는 단계, 및
반도체 기판을 개별 KGD로 싱귤레이션하는 단계를 더 포함하는, 방법.
실시예 25: 제1 또는 2실시예에서, 기판 상에 배치된 각자의 반도체 다이 상에 추가 반도체 다이를 적층하고 추가 반도체 다이의 주변부 외부의 유전체 물질을 통해 뻗어 있고 유전체 물질에 의해 실리고 추가 반도체 다이의 활성 표면 상의 본드 패드로 뻗어 있는 트레이스에 의해 추가 반도체 다이와 전기 통신하는 전도성 비아에 의해 추가 반도체 다이를 기판의 단자 패드로 작동 가능하게 결합하는 단계를 더 포함하는, 방법.
실시예 26: 마이크로전자 디바이스 조립체로서,
기판을 향하는 표면을 갖는 마이크로전자 디바이스,
마이크로전자 디바이스의 활성 표면 상의 iRDL 패드의 어레이와 기판 상의 단자 패드 사이에서 유전체 필름을 통해 뻗어 있는 전도성 물질-충전된 홀, 및
반도체 다이 상에 적층된 추가 마이크로전자 디바이스 - 추가 마이크로전자 디바이스 각각은 이의 표면 위에서 그리고 적어도 하나의 주변부 너머까지 뻗어 있는 유전체 필름을 가지며, 유전체 필름 각각은 마이크로전자 디바이스의 표면 상의 본드 패드로부터 뻗어 있으며 기판 상의 단자 패드까지 뻗어 있는 유전체 필름 내 전도성 물질-충전된 비아와 접촉하는 전도성 트레이스를 실음 - 를 포함하는, 마이크로전자 디바이스 조립체.
실시예 27: 마이크로전자 디바이스 조립체로서,
기판 상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 활성 표면 상의 본드 패드와 이의 후면 상의 단자 패드 사이에서 이의 두께를 통해 뻗어 있는 TSV를 포함함 - ,
스택의 인접한 마이크로전자 디바이스 사이에 개재된 유전체 필름 - 상기 유전체 필름은 스택의 인접한 마이크로전자 디바이스의 본드 패드와 단자 패드 사이에 정렬됨 - ,
인접한 마이크로전자 구성요소의 정렬된 본드 패드 및 단자 패드와 접촉하는 전도성 물질로 충전된 홀을 포함하는, 마이크로전자 디바이스 조립체.
실시예 28: 제27실시예에 있어서, 유전체 필름은 수행된 폴리머 필름을 포함하고 전도성 물질은 전도성 금속 페이스트를 포함하는, 마이크로전자 디바이스 조립체.
실시예 29: 제27실시예에 있어서, 유전체 필름은 스택의 적어도 하나의 측부 너머로 뻗어 있으며 오정렬된 본드 패드 또는 단자 패드로부터 기판의 단자 패드까지 뻗어 있는 스택의 적어도 하나의 측부 너머에 위치하는 전도성 비아까지 전도성 트레이스를 싣고, 전도성 트레이스 및 전도성 비아가 기판과 스택의 마이크로전자 디바이스 사이에 전력 및 접지 또는 바이어스 전송을 위해 작동 가능하게 결합되는, 마이크로전자 디바이스 조립체.
실시예 30: 제29실시예에 있어서, 정렬된 본드 패드 및 단자 패드와 접촉하는 TSV 및 전도성 물질은 스택의 마이크로전자 디바이스들 간에 그리고 스택의 마이크로전자 디바이스와 기판 사이에서 데이터 신호 전송을 위해 작동 가능하게 결합되는, 마이크로전자 디바이스 조립체.
실시예 31: 방법으로서:
FOP-구성된 RDL 웨이퍼 또는 패널 상에 상호 이격된 관계로 활성 표면으로 반도체 다이를 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계 - 트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머의 RDL 상의 영역으로 뻗어 있음 - ,
하나 이상의 표면 실장 구성요소를 비아 홀이 형성되지 않을 위치에서 횡방향 연관된 반도체 다이의 풋프린트 외부의 FOP-구성된 RDL 상에 배치하는 단계,
재구성된 웨이퍼 또는 패널의 반도체 다이의 후면 위에 폴리머 필름을 라미네이션하는 단계,
반도체 다이들 사이 폴리머 필름 및 RDL 웨이퍼 또는 패널을 싱귤레이션하는 단계,
반도체 다이를 반전시키고 하나 이상의 표면 실장 구성요소가 다이 스택 내에 있도록 반전된 반도체 다이를 기판 상에 적층하는 단계,
기판 상의 전도성 패드로 뻗어 있는 비아 위치에서 폴리머 필름 및 RDL을 통해 비아 홀을 형성하는 단계, 및
전도성 물질로 비아 홀을 충전하는 단계를 포함하는, 방법.
실시예 32: 제31실시예에 있어서, 하나 이상의 표면 실장 구성요소를 배치하는 단계는 하나 이상의 커패시터, 인덕터 또는 저항기를 배치하는 단계를 포함하는, 방법.
실시예 33: 제31 또는 32실시예에 있어서, 반전된 반도체 다이의 스택의 상부 레벨 RDL 상에 하나 이상의 표면 실장 구성요소를 배치하는 단계를 더 포함하는, 방법.
실시예 34: 제31, 32 또는 33실시예에 있어서, 반도체 다이의 스택의 상부 레벨 RDL 상에 적어도 하나의 표면 실장 구성요소를 배치하는 단계는 반도체 다이의 스택의 상부 레벨 RDL 위에 적어도 하나의 표면 실장 구성요소를 배치하는 단계 또는 스택의 상부 레벨 RDL 아래에 그리고 스택의 반도체 다이의 풋프린트 외부에 적어도 하나의 표면 실장 구성요소를 배치하는 단계를 포함하는, 방법.
실시예 35: 제31 내지 34실시예 중 어느 하나에 있어서, 반도체 다이는 적어도 두 개의 상이한 크기를 가지며, 반전된 반도체 다이를 적층할 때, 적어도 하나의 표면 실장 구성요소가 수직으로 인접한 반도체 다이의 풋프린트 내에 위치하는, 방법.
실시예 36: 방법으로서:
FOP-구성된 RDL 패널 또는 웨이퍼 상에 상호 이격된 관계로 활성 표면으로 반도체 다이를 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계 - 트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머의 RDL 상의 영역으로 뻗어 있음 - ,
재구성된 웨이퍼 또는 패널의 반도체 다이의 후면 위에 폴리머 필름을 라미네이션하는 단계,
반도체 다이 사이에서 폴리머 필름 및 RDL을 싱귤레이션하는 단계, 및
반도체 다이를 반전시키고 반전된 반도체 다이를 기판 상에 적층하는 단계,
기판 상의 전도성 패드로 뻗어 있는 비아 위치에서 폴리머 필름 및 RDL을 통해 비아 홀을 형성하는 단계,
전도성 물질로 비아 홀을 충전하는 단계, 및
반도체 다이의 스택의 상부 레벨 RDL 상에 하나 이상의 표면 실장 구성요소를 배치하는 단계를 포함하는, 방법.
실시예 37: 제36실시예에 있어서, 하나 이상의 표면 실장 구성요소를 배치하는 단계는 하나 이상의 커패시터, 인덕터 또는 저항기를 배치하는 단계를 포함하는, 방법.
실시예 38: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - ,
비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아, 및
적어도 하나의 유전체 물질의 전도성 트레이스에 작동 가능하게 결합된 하나 이상의 표면 실장 구성요소를 포함하는, 마이크로전자 디바이스 조립체.
실시예 39: 제38실시예에 있어서, 하나 이상의 표면 실장 구성요소는 유전체 물질과 연관된 마이크로전자 디바이스의 풋프린트 외부의 위치에서 적어도 하나의 유전체 물질에 실장되는, 마이크로전자 디바이스 조립체.
실시예 40: 제38 또는 39실시예에 있어서, 하나 이상의 표면 실장 구성요소는 적어도 하나의 유전체 물질의 상부 표면에 실장되는, 마이크로전자 디바이스 조립체.
실시예 41: 제38 또는 39실시예에 있어서, 하나 이상의 표면 실장 구성요소는 적어도 하나의 유전체 물질의 하부 표면에 실장되는, 마이크로전자 디바이스 조립체.
실시예 42: 제38, 39 또는 40실시예에 있어서, 하나 이상의 표면 실장 구성요소는 적어도 하나의 비아 위의 최상부 유전체 물질 상에 위치하는, 마이크로전자 디바이스 조립체.
실시예 43: 제38실시예에 있어서, 하나 이상의 표면 실장 구성요소는 어떠한 비아도 위치하지 않는 스택 내 유전체 물질 상에 위치하는, 마이크로전자 디바이스 조립체.
실시예 44: 제38, 39, 40 또는 43실시예에 있어서, 스택의 적어도 하나의 마이크로전자 디바이스는 스택의 적어도 하나의 다른 인접한 마이크로전자 디바이스보다 작고 하나 이상의 표면 실장 구성요소가 스택의 적어도 하나의 다른 인접한 마이크로전자 디바이스의 풋프린트 내 적어도 하나의 유전체 물질의 적어도 하나의 유전체 물질에 실장되는, 마이크로전자 디바이스 조립체.
실시예 45: 제38 내지 44실시예 중 어느 하나에 있어서, 유전체 필름 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 구조물을 포함하는, 마이크로전자 디바이스 조립체.
실시예 46: 제38 내지 45실시예 중 어느 하나에 있어서, 마이크로전자 디바이스는 반도체 다이를 포함하는, 마이크로전자 디바이스 조립체.
실시예 47: 제38 내지 46실시예 중 어느 하나에 있어서, 하나 이상의 표면 실장 구성요소는 하나 이상의 커패시터, 인덕터 또는 저항기를 포함하는, 마이크로전자 디바이스 조립체.
실시예 48: 방법으로서:
FOP-구성된 RDL 패널 또는 웨이퍼 상에 상호 이격된 관계로 활성 표면으로 반도체 다이를 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계 - 트레이스는 각각의 반도체 다이의 본드 패드로부터 반도체 다이의 풋프린트 너머의 연관된 RDL 상의 영역까지 뻗어 있고, 각각의 반도체 다이 또는 연관된 RDL 중 적어도 하나는 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기를 포함함 - ,
재구성된 웨이퍼 또는 패널의 반도체 다이의 후면 위에 폴리머 필름을 라미네이션하는 단계,
반도체 다이들 사이 폴리머 필름 및 RDL 패널 또는 웨이퍼를 싱귤레이션하는 단계,
반도체 다이를 반전시키고 기판 상에 반전된 반도체 다이를 적층하는 단계 - 각각의 반도체 다이 또는 연관된 RDL의 적어도 하나의 ICL 송신기가 인접한 반도체 다이 또는 연관된 RDL의 적어도 하나의 ICL 수신기와 수직으로 정렬되고 각각의 반도체 다이 또는 연관된 RDL의 적어도 하나의 ICL 수신기와 인접한 반도체 다이 또는 연관된 RDL의 적어도 하나의 ICL 송신기와 수직으로 정렬됨 - ,
기판 상의 전도성 패드로 뻗어 있는 비아 위치에서 폴리머 필름 및 RDL을 통해 비아 홀을 형성하는 단계, 및
전도성 물질로 비아 홀을 충전하는 단계를 포함하는, 방법.
실시예 49: 제48실시예에 있어서, 반도체 다이를 웨이퍼로부터 싱귤레이션하기 전에 웨이퍼의 BEOL 공정에서 반도체 다이 상에 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기를 형성하는 단계를 더 포함하는, 방법.
실시예 50: 제48실시예에 있어서, 반도체 다이의 재구성된 패널 또는 웨이퍼를 형성하기 전에 FOP-구성된 RDL 패널 또는 웨이퍼 상에 각각의 반도체 다이에 대한 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기를 형성 또는 배치하는 단계를 더 포함하는, 방법.
실시예 51: 제48, 49 또는 50실시예에 있어서, 반전된 반도체 다이를 적층되기 전에 기판에 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기를 제공하는 단계, 및 인접한 반도체 다이 또는 연관된 RDL의 적어도 하나의 ICL 송신기를 기판의 적어도 하나의 ICL 수신기와 수직으로 정렬하고 인접한 반도체 다이 또는 연관된 RDL의 적어도 하나의 ICL 수신기를 기판의 적어도 하나의 ICL 송신기를 수직으로 정렬하는 단계를 더 포함하는, 방법.
실시예 52: 제48 또는 51실시예에 있어서, 각각의 반도체 다이 또는 연관된 RDL에 다수의 ICL 송신기 및 다수의 ICL 수신기를 제공하는 단계, 및 반전된 반도체 다이를 적층하는 단계 - 적층된 반도체 다이 또는 연관된 RDL의 ICL 송신기가 인접한 적층된 반도체 다이 또는 연관된 RDL의 ICL 수신기와 수직으로 정렬되고 적층된 반도체 다이 또는 연관된 RDL의 ICL 수신기가 인접한 적층된 반도체 다이 또는 연관된 RDL의 ICL 송신기와 수직 정렬됨 - 를 더 포함하는, 방법.
실시예 53: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - ,
비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하며 전력 및 접지/바이어스 신호 통신을 위한 비아를 포함하고,
마이크로전자 디바이스 또는 연관된 RDL은 각자의 마이크로전자 디바이스의 풋프린트 내 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기를 포함하고, 데이터 신호 통신을 위해, 각각의 마이크로전자 디바이스 또는 연관된 RDL의 적어도 하나의 ICL 송신기는 인접한 마이크로전자 디바이스 또는 연관된 RDL의 적어도 하나의 ICL 수신기와 수직으로 정렬되고 각각의 마이크로전자 디바이스 또는 연관된 RDL의 적어도 하나의 ICL 수신기는 인접한 마이크로전자 디바이스 또는 연관된 RDL의 적어도 하나의 ICL 송신기와 수직으로 정렬되는, 마이크로전자 디바이스 조립체.
실시예 54: 제53실시예에 있어서, 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기는 각자의 마이크로전자 디바이스의 BEOL 구조물 내에 위치하는, 마이크로전자 디바이스 조립체.
실시예 55: 제53실시예에 있어서, 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기는 각자의 마이크로전자 디바이스와 연관된 RDL 상에 위치하는, 마이크로전자 디바이스 조립체.
실시예 56: 제53, 54 또는 55실시예에 있어서, 기판은 적어도 하나의 ICL 송신기 및 적어도 하나의 ICL 수신기를 포함하며 인접한 마이크로전자 디바이스 또는 연관된 RDL의 적어도 하나의 ICL 송신기가 기판의 적어도 하나의 ICL 수신기와 수직으로 정렬되고 인접 마이크로전자 디바이스 또는 연관된 RDL의 적어도 하나의 ICL 수신기가 기판의 적어도 하나의 ICL 송신기와 수직으로 정렬되는, 마이크로전자 디바이스 조립체.
실시예 57: 제53 또는 56실시예에 있어서, 각각의 마이크로전자 디바이스 또는 연관된 RDL은 다수의 ICL 송신기 및 다수의 ICL 수신기를 포함하며, 적층된 마이크로전자 디바이스 또는 연관된 RDL의 ICL 송신기가 인접한 적층된 마이크로전자 디바이스 또는 연관된 RDL의 ICL 수신기와 수직으로 정렬되고 적층된 마이크로전자 디바이스 또는 연관된 RDL의 ICL 수신기는 인접한 적층된 마이크로전자 디바이스 또는 연관된 RDL의 ICL 송신기와 수직으로 정렬되는, 마이크로전자 디바이스 조립체.
실시예 58: 제53 내지 57실시예 중 어느 하나에 있어서, 유전체 필름 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 구조물을 포함하는, 마이크로전자 디바이스 조립체.
실시예 59: 제53 내지 58실시예 중 어느 하나에 있어서, 마이크로전자 디바이스는 반도체 다이를 포함하는, 마이크로전자 디바이스 조립체.
실시예 60: 제53 내지 59실시예 중 어느 하나에 있어서, 전도성 트레이스 및 비아를 통한 전력 및 접지/바이어스 신호 통신이 모든 마이크로전자 디바이스에 대해 무리지어지는(gang), 마이크로전자 디바이스 조립체.
실시예 61: 제53 내지 59실시예 중 어느 하나에 있어서, 전도성 트레이스 및 비아를 통한 전력 및 접지/바이어스 통신이 마이크로전자 디바이스 중 적어도 일부에 대해 개인화되는, 마이크로전자 디바이스 조립체.
실시예 62: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머의 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 전력 및 접지/바이어스 본드 패드, 및 적어도 하나의 인접 마이크로전자 디바이스의 TSV와 정렬된 마이크로전자 디바이스를 통해 뻗어 있는 데이터 신호 통신을 위한 TSV를 갖는 활성 표면을 포함함 - ,
비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체 중 적어도 일부까지 뻗어 있는 전도성 물질을 포함하며 전력 및 접지/바이어스 신호 통신을 위한 비아, 및
데이터 신호 통신을 위해 TSV와 정렬되는 인접 마이크로전자 디바이스 사이의 유전체 물질을 통해 뻗어 있는 전도성 요소를 포함하는, 마이크로전자 디바이스 조립체.
실시예 63: 제62실시예에 있어서, 전도성 트레이스 및 비아를 통한 전력 및 접지/바이어스 신호 통신이 모든 마이크로전자 디바이스에 대해 무리지어지는(gang), 마이크로전자 디바이스 조립체.
실시예 64: 제62실시예에 있어서, 전도성 트레이스 및 비아를 통한 전력 및 접지/바이어스 통신이 마이크로전자 디바이스 중 적어도 일부에 대해 개인화되는, 마이크로전자 디바이스 조립체.
실시예 65: 제62 내지 제64실시예 중 어느 하나에 있어서, TSV가 없고 스택의 다음 하위 마이크로전자 디바이스의 TSV와 정렬된 본드 패드를 갖는 스택의 추가적인, 최상부 마이크로전자 디바이스를 더 포함하는, 마이크로전자 디바이스 조립체.
실시예 66: 제62 내지 65실시예 중 어느 하나에 있어서, 각각의 마이크로전자 디바이스는 비아가 뻗어 있는 EMC에 의해 횡방향으로 둘러 싸이는, 마이크로전자 디바이스 조립체.
실시예 67: 제62 내지 66실시예 중 어느 하나에 있어서, 최하부 마이크로전자 디바이스의 TSV 및 스택과 기판의 상부 표면 상의 전도체 사이의 유전체 물질을 통해 뻗어 있는 전도성 요소를 더 포함하는, 마이크로전자 디바이스 조립체.
실시예 68: 방법으로서:
FOP-구성된 RDL 웨이퍼 또는 패널 상에 상호 이격된 관계로 활성 표면으로 반도체 다이를 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계 - 트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머의 RDL 상의 영역으로 뻗어 있음 - ,
반도체 다이의 재구성된 웨이퍼 또는 패널의 반도체 다이를 EMC로 횡방향 봉지화하는 단계,
FOP-구성된 웨이퍼 또는 패널에 대향하여 반도체 다이의 재구성된 웨이퍼 또는 패널을 EMC의 측부 상의 DAF로 접착하는 단계,
반도체 다이, FOP-구성된 RDL 웨이퍼 또는 패널, EMC 및 DAF를 싱귤레이션하는 단계,
싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 DAF를 적층하는 단계,
스택의 반도체 다이의 풋프린트 너머의 트레이스와 통신하는 비아 위치에서 싱귤레이션된 RDL, EMC 및 DAF를 통해 개구부를 형성하는 단계, 및
개구부를 전도성 물질로 충전하는 단계를 포함하는, 방법.
실시예 69: 제68실시예에 있어서, 싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 DAF를 기판 상에 적층하는 단계를 더 포함하고,
개구부를 전도성 물질로 충전하는 단계는 개구부를 기판의 상부 표면 상의 전도체와 접촉하도록 전도성 물질로 충전하는 단계를 포함하는, 방법.
실시예 70: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - ,
둘 이상의 마이크로전자 디바이스 각각을 횡방향으로 둘러 싸는 EMC,
마이크로전자 디바이스 및 둘러 싸는 EMC 각각 위의 DAF, 및
비아 위치에서 유전체 물질, EMC 및 DAF를 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아를 포함하는, 마이크로전자 디바이스 조립체.
실시예 71: 제70실시예에 있어서, 유전체 필름 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 구조물을 포함하는, 마이크로전자 디바이스 조립체.
실시예 72: 방법으로서:
FOP-구성된 RDL 웨이퍼 또는 패널 상에 상호 이격된 관계로 활성 표면으로 싱귤레이션된 반도체 다이를 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계 - 트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머의 RDL 상의 영역으로 뻗어 있음 - ,
반도체 다이의 재구성된 웨이퍼 또는 패널의 반도체 다이를 EMC로 횡방향 봉지화하는 단계,
RDL 위에 폴리머 필름을 라미네이션하는 단계,
반도체 다이, EMC, RDL 웨이퍼 또는 패널 및 폴리머 필름을 싱귤레이션하는 단계,
싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전시키고 적층하는 단계,
비아 위치에서 싱귤레이션된 RDL, EMC 및 폴리머 필름을 통해 개구부를 형성하는 단계, 및
개구부를 전도성 물질로 충전하는 단계를 포함하는, 방법.
실시예 73: 제72실시예에 있어서,
싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전시키고 적층하는 단계 전에, 활성 표면 상에 전도성 요소로 선택된 마이크로전자 디바이스를 범핑하는 단계,
- 싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전시키고 적층하는 단계는 폴리머 필름을 통해 기판의 전도체와 접촉하는 전도성 요소와 기판 상에 범핑된 마이크로전자 디바이스를 반전시키고 적층하는 단계를 포함함 - , 및
나머지 마이크로전자 디바이스를 반전시키고 적층하는 단계를 더 포함하는, 방법.
실시예 74: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 위의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖고 기판을 향하는 활성 표면을 포함함 - ,
유전체 물질 및 전도성 트레이스 위 폴리머 필름,
둘 이상의 마이크로전자 디바이스 각각을 횡방향으로 둘러 싸는 EMC,
비아 위치에서 유전체 물질, 폴리머 필름 및 EMC를 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아, 및
스택 아래, 기판에 인접하여, 기판을 향하는 활성 표면을 갖는 또 다른 마이크로전자 디바이스 - 전도성 요소를 통해 기판의 전도체와 통신하는 또 다른 마이크로전자 디바이스의 본드 패드는 폴리머 필름을 통해 기판의 전도체와 접촉하도록 뻗어 있음 - 를 더 포함하는, 마이크로전자 디바이스 조립체.
실시예 75: 제74실시예에 있어서, 유전체 필름 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 구조물을 포함하는, 마이크로전자 디바이스 조립체.
실시예 76: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 스택의 모든 측부 너머 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - ,
비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아,
- 조합 중 비아는 전자기 간섭(EMI) 보호를 제공하는 접지 스티칭 구조물을 포함함 - ,
최외부 마이크로전자 디바이스 위에 뻗어 있고 상기 접지 스티칭 구조물에 작동 가능하게 결합된 접지 구조물 - 접지 구조물과 접지 스티칭 구조물 조합은 패러데이 케이지를 제공함 - , 및
패러데이 케이지 위에 배치되고 이로부터 유전적 절연되며 스택의 하나 이상의 마이크로전자 디바이스에 작동 가능하게 결합된 무선주파수 안테나를 포함하는, 마이크로전자 디바이스 조립체.
실시예 77: 마이크로전자 디바이스 조립체로서,
표면 상에 노출된 전도체를 갖는 기판,
기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - ,
스택의 하나 이상의 다른 마이크로전자 디바이스의 전력 밀도에 비교해서 비교적 높은 전력 밀도 디바이스로서 구성된 스택의 최상부 마이크로전자 디바이스,
스택의 최상부 마이크로전자 디바이스와 스택의 마이크로전자 디바이스의 나머지 사이에 위치하는 히트 싱크 구조물, 및
비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아를 포함하는, 마이크로전자 디바이스 조립체.
특정 실시예가 도면과 관련지어 기재되었지만, 해당 분야의 통상의 기술자라면 본 개시내용에 포함되는 실시예가 본 명세서에서 명백히 도시되고 기재된 실시예에만 한정되지 않음을 알 것이다. 오히려, 본 명세서에 기재된 실시예의 많은 추가, 삭제, 및 수정이 본 개시내용에 포함되는 실시예, 가령, 이하의 청구항, 가령, 법적 균등물의 범위 내에 있을 수 있다. 또한, 하나의 개시된 실시예로부터의 특징이 또 다른 개시된 실시예의 특징과 조합될 수 있으며, 여전히 본 개시내용의 범위 내에 포함된다.

Claims (43)

  1. 마이크로전자 디바이스 조립체로서,
    표면 상에 노출된 전도체를 갖는 기판,
    기판 상의 둘 이상의 마이크로전자 디바이스의 스택 - 각각의 마이크로전자 디바이스는 유전체 물질 위에서 스택의 적어도 하나의 측부 너머의 비아 위치까지 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 본드 패드를 갖는 활성 표면을 포함함 - , 및
    비아 위치에서 유전체 물질을 통해 뻗어 있고 둘 이상의 마이크로전자 디바이스 각각의 전도성 트레이스 중 적어도 일부와 접촉하며 기판의 노출된 전도체까지 뻗어 있는 전도성 물질을 포함하는 비아를 포함하는, 마이크로전자 디바이스 조립체.
  2. 제1항에 있어서, 전도성 물질을 포함하는 비아 중 적어도 일부는 스택의 둘 이상의 마이크로전자 디바이스 중 선택된 마이크로전자 디바이스의 전도성 트레이스와 조합하여, 스택의 둘 이상의 마이크로전자 디바이스 중 적어도 두 개의 마이크로전자 디바이스 간에 신호를 라우팅하도록 구성되는, 마이크로전자 디바이스 조립체.
  3. 제1항에 있어서, 상기 전도성 트레이스는 유전체 물질 위에서 스택의 복수의 측부 너머의 비아 위치까지 뻑어 있는, 마이크로전자 디바이스 조립체.
  4. 제1항에 있어서, 상기 비아 위치는 스택의 적어도 하나의 측부에 평행하는 하나 이상의 행으로 배열되는, 마이크로전자 디바이스 조립체.
  5. 제4항에 있어서, 전도성 물질을 포함하는 비아 중 적어도 일부는, 스택의 둘 이상의 마이크로전자 디바이스 중 선택된 마이크로전자 디바이스의 전도성 트레이스와 조합하여, 적어도 두 개의 비아의 전도성 물질을 통해 뻗어 있는 신호 경로를 통해 스택의 둘 이상의 마이크로전자 디바이스 중 적어도 두 개의 마이크로전자 디바이스 간에 신호를 라우팅하도록 구성되는, 마이크로전자 디바이스 조립체.
  6. 제5항에 있어서, 비아 위치는 적어도 두 개의 행으로 배열되며, 스택의 둘 이상의 마이크로전자 디바이스 중 적어도 두 개의 마이크로전자 디바이스 간 신호 경로가 상이한 행의 비아의 전도성 물질을 통해 뻗어 있는, 마이크로전자 디바이스 조립체.
  7. 제3항에 있어서, 비아 위치는 적어도 두 개의 행으로 배열되며, 적어도 두 개의 행의 비아 위치는 적어도 하나의 인접 행의 비아 위치들 사이에 위치하는 행의 비아 위치와 정렬되거나 엇갈리는, 마이크로전자 디바이스 조립체.
  8. 제4항에 있어서, 비아 위치는 스택의 모든 측부 상에 배열되고, 비아 위치의 최외부 행이 전자기 간섭(EMI) 보호를 제공하는 접지 스티칭 구조물을 포함하는, 마이크로전자 디바이스 조립체.
  9. 제8항에 있어서, 최외부 마이크로전자 디바이스 위에 뻗어 있고 상기 접지 스티칭 구조물에 작동 가능하게 결합된 접지 구조물을 더 포함하며, 접지 구조물과 접지 스티칭 구조물은 패러데이 케이지를 제공하는, 마이크로전자 디바이스 조립체.
  10. 제9항에 있어서, 접지 구조물 위에 배치되고 이로부터 전기 절연되며 스택의 하나 이상의 마이크로전자 디바이스에 작동 가능하게 결합된 무선주파수 안테나를 더 포함하는, 마이크로전자 디바이스 조립체.
  11. 제1항에 있어서, 유전체 물질 위에서 스택의 적어도 하나의 측부 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 팬-아웃 패키지 구성된 재배선 층(FOP-configured RDL) 구조물을 포함하는, 마이크로전자 디바이스 조립체.
  12. 제1항에 있어서, 유전체 물질 위에서 스택의 적어도 하나의 측부 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 폴리머 필름 상에 위치하는 Ag 또는 Cu 트레이스를 포함하는, 마이크로전자 디바이스 조립체.
  13. 제1항에 있어서, 스택의 최상부 마이크로전자 디바이스 상에 위치하는 유전체 열 계면 물질(TIM) 및 TIM 상에 위치하는 히트 싱크 구조물을 더 포함하는, 마이크로전자 디바이스 조립체.
  14. 제1항에 있어서, 마이크로전자 디바이스는 반도체 다이를 포함하는, 마이크로전자 디바이스 조립체.
  15. 제14항에 있어서, 상기 반도체 다이 아래에 있고 직접 칩 부착(DCA) 구성으로 활성 표면으로부터 뻗어 있는 전도성 요소에 의해 기판 표면 상에 노출된 전도체에 작동 가능하게 결합된 또 다른 반도체 다이를 더 포함하는, 마이크로전자 디바이스 조립체.
  16. 제15항에 있어서, 반도체 다이는 슬레이브 메모리 다이를 포함하고 상기 또 다른 반도체 다이는 마스터 메모리 다이를 포함하며, 상기 마이크로전자 디바이스 조립체는 마스터/슬레이브 DDR 아키텍처로 구성되는, 마이크로전자 디바이스 조립체.
  17. 제15항에 있어서, 반도체 다이는 메모리 다이로 구성되고, 상기 또 다른 반도체 다이는 메모리 제어기로서 구성된 로직 다이인, 마이크로전자 디바이스 조립체.
  18. 제1항에 있어서, 마이크로전자 디바이스는 적어도 두 개의 상이한 기능을 보이는 반도체 다이를 포함하는, 마이크로전자 디바이스 조립체.
  19. 제1항에 있어서, 유전체 물질 및 전도성 트레이스 위의 폴리머 필름, 및
    둘 이상의 마이크로전자 디바이스 각각을 횡방향으로 둘러 싸는 에폭시 몰딩 화합물(EMC)을 더 포함하고,
    비아는 EMC를 통해 뻗어 있는, 마이크로전자 디바이스 조립체.
  20. 제19항에 있어서, 둘 이상의 마이크로전자 디바이스 각각의 하나의 측부 및 유전체 물질 및 전도성 트레이스에 대향하는 EMC 상에 다이 부착 필름(DAF)을 더 포함하며, 상기 비아는 DAF를 통해 뻗어 있는, 마이크로전자 디바이스 조립체.
  21. 제19항에 있어서, 스택 아래, 기판에 인접하여, 기판을 향하는 활성 표면을 갖는 또 다른 마이크로전자 디바이스를 더 포함하고, 전도성 요소를 통해 기판의 전도체와 통신하는 또 다른 마이크로전자 디바이스의 본드 패드는 폴리머 필름을 통해 기판의 노출된 전도체와 접촉하도록 뻗어 있는, 마이크로전자 디바이스 조립체.
  22. 제19항에 있어서, 유전체 필름 위에서 연관된 마이크로전자 디바이스의 풋프린트 너머의 비아 위치까지 뻗어 있는 전도성 트레이스는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 구조물을 포함하는, 마이크로전자 디바이스 조립체.
  23. 전자 시스템으로서,
    입력 디바이스,
    출력 디바이스,
    프로세서 디바이스, 및
    적어도 하나의 메모리 디바이스를 포함하고,
    프로세서 디바이스, 적어도 하나의 메모리 디바이스 또는 이들의 조합 중 적어도 하나가 조립체로서 구성되며, 상기 조립체는
    기판 상의 둘 이상의 반도체 다이의 스택 - 각각의 반도체 다이는 유전체 물질 위에서 스택의 적어도 하나의 측부 너머에 위치하는 전도성 비아로 뻗어 있는 전도성 트레이스에 작동 가능하게 결합된 활성 표면을 포함함 - 을 포함하고,
    비아는 유전체 물질을 통해 기판의 전도체로 뻗어 있고 둘 이상의 반도체 다이 각각의 전도성 트레이스 중 적어도 일부가 전도성 비아 중 적어도 일부에 작동 가능하게 결합되는, 전자 시스템.
  24. 제23항에 있어서, 둘 이상의 반도체 다이의 스택 아래에 있는 적어도 하나의 다른 반도체 다이를 더 포함하며, 적어도 하나의 다른 반도체 다이는 기판을 향하며 직접 칩 부착(DCA) 구성으로 전도체와 작동 가능하게 결합된 활성 표면을 갖는, 전자 시스템.
  25. 방법으로서,
    활성 표면 위에서 이의 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 갖는 싱귤레이션된 반도체 다이를 제공하는 단계,
    기판 상에 상호 이격된 관계로 싱귤레이션된 반도체 다이의 스택을 형성하는 단계,
    스택의 싱귤레이션된 반도체 다이의 적어도 하나의 횡방향 주변부 너머로 전도성 트레이스 및 유전체 물질을 통해 기판의 인접 표면 상의 전도성 패드 또는 트레이스까지 뻗어 있는 위치에서 비아 홀을 형성하는 단계, 및
    전도성 물질로 비아 홀을 충전하는 단계를 포함하는, 방법.
  26. 제25항에 있어서, 활성 표면 위에 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 갖는 싱귤레이션된 반도체 다이를 제공하기 전에:
    반도체 기판의 활성 표면의 다이 위치 상에 능동 회로를 제조하는 단계,
    KGD(known good die)의 다이 위치를 결정하도록 테스트하는 단계,
    개별 KGD로 반도체 기판을 싱귤레이션하는 단계,
    각각의 KGD를 유전체 물질 상의 전도성 트레이스와 작동 가능하게 결합하는 단계, 및
    싱귤레이션된 반도체 다이의 스택으로서 개별 KGD의 스택을 형성하는 단계를 더 포함하는, 방법.
  27. 제25항에 있어서, 전도성 물질로 비아 홀을 충전한 후:
    기판 상의 싱귤레이션된 반도체 다이의 스택을 에폭시 몰딩 화합물(EMC)로 봉지화하는 단계,
    반도체 다이의 스택에 대향하여 기판 상에 전도성 요소를 적용 또는 형성하는 단계,
    싱귤레이션된 반도체 다이의 스택을 테스트하는 단계, 및
    EMC 및 기판을 통해 싱귤레이션된 반도체 다이의 스택을 싱귤레이션하는 단계를 더 포함하는, 방법.
  28. 제27항에 있어서, 싱귤레이션된 반도체 다이의 스택을 봉지화하는 단계는 스택의 상부를 노출된 채 남겨두고 열 계면 물질(TIM) 및 히트 싱크를 각각의 스택의 상부로 적용하는 단계를 포함하는, 방법.
  29. 제25항에 있어서, 싱귤레이션된 반도체 다이를 제공하는 단계는 DRAM, NAND 플래시 또는 3D XPoint (SXP) 메모리 다이를 제공하는 단계를 포함하는, 방법.
  30. 제25항에 있어서, 활성 표면 위에서 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 형성하기 위해,
    상호 이격된 반도체 다이의 활성 표면 위에 폴리머 필름을 라미네이션하는 단계,
    폴리머 필름을 통해 개구부를 형성하여 반도체 다이의 본드 패드를 노출시키는 단계,
    노출된 본드 패드로부터 적어도 지정된 비아 위치까지 뻗어 있는 전도성 트레이스를 형성하는 단계, 및
    지정 비아 위치의 횡방향 외측으로 반도체 다이 및 폴리머 필름을 싱귤레이션하는 단계를 더 포함하는, 방법.
  31. 제30항에 있어서, 상호 이격된 반도체 다이 위에 폴리머 필름을 라미네이션하기 전에, 싱귤레이션된 반도체 다이를 접착성 필름 상에 상호 이격된 관계로 이들의 후면으로 배치하는 단계를 더 포함하는, 방법.
  32. 제31항에 있어서, 싱귤레이션된 반도체 다이를 접착성 필름 상에 상호 이격된 관계로 이들의 후면으로 배치하는 단계는 싱귤레이션된 반도체 다이를 다이 부착 필름(DAF) 또는 필름 오버 다이(FOD) 물질 상에 배치하는 단계를 포함하는, 방법.
  33. 제30항에 있어서, 폴리머 필름을 라미네이션하는 단계는 비전도성 필름(NCF), b-스테이지 폴리이미지 필름, 폴리테트라플루오로에틸렌(PTFE) 필름을 라미네이션하는 단계를 포함하는, 방법.
  34. 제25항에 있어서, 활성 표면 위에서 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 갖는 싱귤레이션된 반도체 다이를 제공하는 단계는
    유전체 물질 상에 실리고 다이 실장 위치의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스의 하나 이상의 층을 갖는 복수의 팬-아웃 패키지(FOP) 재분배 층(RDL)으로서 구성된 패널 또는 웨이퍼의 다이 실장 위치로 상호 이격된 관계된 반도체 다이의 활성 표면을 접착하는 단계,
    상호 이격된 반도체 다이의 후면 위에 폴리머 필름을 라미네이션하는 단계, 및
    FOP 위치 사이에 패널 또는 웨이퍼 및 폴리머 필름을 싱귤레이션하는 단계를 포함하는, 방법.
  35. 제34항에 있어서, 폴리머 필름을 라미네이션하는 단계는 비전도성 필름(NCF), b-스테이지 폴리이미드 필름, 폴리테트라플루오로에틸렌(PTFE) 필름을 라미네이션하는 단계를 포함하는, 방법.
  36. 제25항에 있어서, 활성 표면 위에 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 갖는 싱귤레이션된 반도체 다이를 제공하기 전에:
    제1 반도체 기판의 활성 표면의 다이 위치 상에 제1 기능을 나타내는 능동 회로를 제조하는 단계,
    제2 반도체 기판의 활성 표면의 다이 위치 상에 적어도 하나의 상이한 제2 기능을 나타내는 능동 회로를 제조하는 단계,
    KGD(known good die)의 위치를 결정하기 위해 제1 및 제2 반도체 기판의 다이 위치를 테스트하는 단계,
    제2 반도체 기판의 KGD 위치 상에 직접 칩 부착(DCA)을 위해 구성된 전도성 요소를 형성하는 단계,
    제1 반도체 기판 및 제2 반도체 기판을 제1 기능 및 적어도 하나의 상이한 제2 기능을 각각 나타내는 개별 KGD로 싱귤레이션하는 단계,
    유전체 물질에 의해 실리고 다이 실장 위치의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스의 하나 이상의 층을 갖는 복수의 팬-아웃 패키지(FOP) 재배선 층(RDL)으로서 제1 반도체 기판으로부터 싱귤레이션된 KGD의 활성 표면을 상호 이격된 관계로 패널 또는 웨이퍼의 다이 실장 위치 상으로 접착하여, 활성 표면 위에서 유전체 물질 상의 적어도 하나의 횡방향 주변부 너머로 뻗어 있는 전도성 트레이스를 갖는 싱귤레이션된 반도체 다이를 제공하는 단계,
    제2 반도체 기판으로부터 싱귤레이션된 KGD를 상호 이격된 관계로 폴리머 필름 상으로 라미네이션하는 단계,
    이의 전도성 요소가 기판의 전도성 패드 또는 트레이스에 작동 가능하게 결합된 채 제2 반도체 기판으로부터 싱귤레이션된 KGD를 상호 이격된 관계로 기판 상에 배치하는 단계, 및
    그 후 싱귤레이션된 반도체 다이의 스택으로서 제1 반도체 기판으로부터 싱귤레이션된 KGD의 스택을 제2 반도체 기판으로부터 싱귤레이션된 KGD 상에 형성하는 단계를 더 포함하는, 방법.
  37. 제36항에 있어서,
    제1 반도체 기판의 활성 표면의 다이 위치 상에 제1 기능을 나타내는 능동 회로를 제조하는 단계는 마스터/슬레이브 메모리 아키텍처에서 슬레이브 다이로서 동작하도록 구성된 메모리 다이를 제조하는 단계를 포함하고,
    적어도 하나의 상이한 제2 기능을 나타내는 능동 회로를 제2 반도체 기판의 활성 표면의 다이 위치 상에 제조하는 단계는 마스터/슬레이브 메모리 아키텍처에서 마스터 다이로서 동작하도록 구성된 메모리 다이를 제조하는 단계를 포함하는, 방법.
  38. 제36항에 있어서,
    제1 반도체 기판의 활성 표면의 다이 위치 상에 제1 기능을 나타내는 능동 회로를 제조하는 단계는 메모리 다이를 제조하는 단계를 포함하고,
    제2 반도체 기판의 활성 표면의 다이 위치 상에 적어도 하나의 상이한 제2 기능을 나타내는 능동 회로를 제조하는 단계는 메모리 제어기로서 구성된 로직 다이를 제조하는 단계를 포함하는, 방법.
  39. 제36항에 있어서,
    제1 반도체 기판의 활성 표면의 다이 위치 상에 제1 기능을 나타내는 능동 회로를 제조하는 단계는 메모리를 제조하는 단계를 포함하고,
    제2 반도체 기판의 활성 표면의 다이 위치 상에 적어도 하나의 상이한 제2 기능을 나타내는 능동 회로를 제조하는 단계는 적어도 부분적으로 프로세서로서 구성되는 다이를 제조하는 단계를 포함하는, 방법.
  40. 방법으로서,
    트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머의 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 웨이퍼 또는 패널 상의 영역으로 뻗어 있는, FOP-구성된 RDL 웨이퍼 또는 패널 상에 반도체 다이를 상호 이격된 관계로 활성 표면으로 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계,
    에폭시 몰딩 화합물(EMC)로 재구성된 웨이퍼 또는 패널의 반도체 다이를 횡방향 봉지화하는 단계,
    반도체 다이의 재구성된 웨이퍼 또는 패널을 FOP-구성된 웨이퍼 또는 패널에 대향하여 EMC의 측부 상에 다이 부착 필름(DAF)으로 접착하는 단계,
    반도체 다이, FOP-구성된 RDL 웨이퍼 또는 패널, EMC 및 DAF를 싱귤레이션하는 단계,
    싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 DAF를 적층하는 단계,
    비아 위치에서 싱귤레이션된 RDL, EMC 및 DAF를 통해 개구부를 형성하는 단계, 및
    개구부를 전도성 물질로 충전하는 단계를 포함하는, 방법.
  41. 제40항에 있어서, 기판 상에 싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 DAF를 적층하는 단계를 더 포함하며, 개구부를 전도성 물질로 충전하는 단계는 개구부를 기판의 상부 표면 상의 전도체와 접촉하도록 전도성 물질로 충전하는 단계를 포함하는, 방법.
  42. 방법으로서,
    트레이스가 본드 패드로부터 각각의 반도체 다이의 풋프린트 너머 RDL 상의 영역까지 뻗어 있는 팬-아웃 패키지 구성된 재배선 층(FOP-구성된 RDL) 웨이퍼 또는 패널 상에 싱귤레이션된 반도체 다이를 상호 이격된 관계로 활성 표면으로 접착함으로써 반도체 다이의 재구성된 웨이퍼 또는 패널을 형성하는 단계,
    에폭시 몰딩 화합물(EMC)로 반도체 다이의 재구성된 웨이퍼 또는 패널을 봉지화하는 단계,
    FOP-구성된 RDL 위에 폴리머 필름을 라미네이션하는 단계,
    반도체 다이, EMC, FOP-구성된 RDL 웨이퍼 또는 패널 및 폴리머 필름을 싱귤레이션하는 단계,
    싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전시키고 적층하는 단계,
    비아 위치에서 싱귤레이션된 RDL, EMC 및 폴리머 필름을 통해 개구부를 형성하는 단계, 및
    개구부를 전도성 물질로 충전하는 단계를 포함하는, 방법.
  43. 제42항에 있어서,
    활성 표면 상의 전도성 요소를 갖는 다른 선택된 마이크로전자 디바이스를 범핑(bumping)하는 단계,
    싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전시키고 적층하기 전에, 전도성 요소가 폴리머 필름을 통해 기판의 전도체와 접촉하도록, 범핑된 마이크로전자 디바이스를 반전시키고 기판 상에 적층하는 단계, 및
    싱귤레이션된 반도체 다이, FOP-구성된 RDL, EMC 및 폴리머 필름을 반전 및 적층하는 단계를 더 포함하는, 방법.
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