JP5869631B2 - 電子部品の製造方法 - Google Patents

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Description

本発明は、電子部品の製造方法に関する。
従来、電子部品の製造方法として、例えば特許文献１に記載されたものがある。特許文献１に記載の電子部品は、ＱＦＮ(Quad Flat No-leads Package)型の端子配置を備える電子部品であり、樹脂パッケージの裏面の４辺それぞれにおいてリード（端子）が露出している。特許文献１に記載の電子部品の製造方法では、リードフレームに樹脂モールドを施して樹脂パッケージに相当する部分を形成した後、当該樹脂パッケージ部分を切断して分離することで電子部品を得る。
特開２００８−１５３７１０号公報
上記特許文献１に記載の電子部品では、樹脂パッケージの側面に露出するリードの幅は、リードフレームの厚みと等しくなり、比較的広くなる。このため、当該電子部品をリフローによって回路基板に実装する際に、ブリッジやチップ立ち等の実装不良が生じるおそれがあった。この点は、電子部品を小型化してリード同士の距離が近くなるほど顕著となる。また、近年、電子部品の高密度化が求められているが、上記特許文献１に記載の電子部品では、基板部が単層であるので、高密度化を図ることは困難である。また、リードフレームから樹脂パッケージ部分を切り出すことによって製造するため、複数の電子部品を効率良く得ることは困難である。
本発明は、上記事情に鑑みてなされたものであり、高密度化及び製造効率の向上を図りつつ、実装不良の発生を抑制可能な電子部品の製造方法を提供することを目的とする。
本発明の電子部品の製造方法は、回路部品が実装された第１の回路基板及び第２の回路基板を含む積層体を所定のカットラインで切断して複数の電子部品を得る電子部品の製造方法であって、回路部品の実装領域の周囲にフィルドビアが設けられた第１の回路基板に、スペーサを介して第２の回路基板を積層する積層工程と、スペーサによって第１の回路基板と第２の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填する充填工程と、フィルドビアが分断されるカットラインで積層体を切断し、切断面にフィルドビアを露出させて電子部品の端子部を得る切断工程と、を備える。
この電子部品の製造方法によれば、回路部品が実装された第１の回路基板及び第２の回路基板が積層されてなる電子部品を製造できることから、実装面積を縮小して小型化及び高密度化を図ることが可能となる。また、積層体を所定のカットラインで切断することで、１つの積層体から複数の電子部品を得ることから、製造効率の向上を図ることが可能となる。また、フィルドビアを分断することで端子部を形成することから、電子部品の側面に露出する端子部の幅を、リードフレームを切断して形成する場合よりも狭くすることができる。このため、電子部品を小型化した場合であっても、実装不良の発生を抑制することが可能となる。
また、本発明の電子部品の製造方法では、第１の回路基板と第２の回路基板との間に形成される充填空間は、実装領域内に形成される第１の充填空間を含んでもよい。この場合、第１の充填空間に充填される樹脂によって、第１の回路基板に実装された回路部品を熱から保護することができる。これにより、リフロー実装可能な電子部品を得ることが可能となる。
また、本発明の電子部品の製造方法では、第１の回路基板と第２の回路基板との間に形成される充填空間は、実装領域外に形成されると共に第１の充填空間に連通される第２の充填空間を更に含んでもよい。この場合、第１の充填空間だけではなく、第２の充填空間からも樹脂を充填できることから、充填空間全体に樹脂を行き渡り易くすることが可能となる。
また、本発明の電子部品の製造方法では、積層工程において、第２の回路基板にスペーサを介して第３の回路基板を積層し、充填工程において、スペーサによって第２の回路基板と第３の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填してもよい。この場合、例えば第３の回路基板にも回路部品を実装することで、更に高密度化を図ることが可能となる。或いは、例えば第３の回路基板を上蓋として利用することが可能となる。
また、本発明の電子部品の製造方法では、第１の回路基板と第２の回路基板との間に形成される充填空間は、実装領域内に形成される第１の充填空間と、実装領域外に形成されると共に第１の充填空間に連通される第２の充填空間と、を含み、第２の回路基板と第３の回路基板との間に形成される充填空間は、実装領域外に形成される第３の充填空間を含み、第２の回路基板は、第２の充填空間と第３の充填空間とを連通する連通孔を有してもよい。この場合、第３の充填空間からも樹脂を充填できることから、充填空間全体に樹脂を行き渡り易くすることが可能となる。また、第２の充填空間と第３の充填空間とが連通されていることからも、充填空間全体に樹脂を行き渡り易くすることが可能となる。
本発明によれば、高密度化及び製造効率の向上を図りつつ、実装不良の発生を抑制可能な電子部品の製造方法を提供できる。
本発明の一実施形態に係る電子部品を底面側から見た斜視図である。 図１のＩＩ−ＩＩ線断面図である。 （ａ）はベース基板を表面側から見た斜視図、（ｂ）はベース基板を裏面側から見た斜視図、（ｃ）は回路部品を実装した後のベース基板を示す断面図である。 （ａ）は回路部品を表面側から見た斜視図、（ｂ）は回路部品を裏面側から見た斜視図、（ｃ）は回路部品を実装した後の積層基板を示す断面図である。 （ａ）は上蓋基板を表面側から見た斜視図、（ｂ）は上蓋基板を裏面側から見た斜視図、（ｃ）は上蓋基板を示す断面図である。 （ａ）は積層工程を示す断面図、（ｂ）は充填工程を示す断面図、（ｃ）は切断工程を示す断面図である。 切断工程におけるカットラインを示す図であり、積層体を裏面側から見た図である。
以下、本発明に係る実施形態について、図面を参照しつつ詳細に説明する。なお、以下の説明において、同一又は相当要素には同一符号を用い、重複する説明は省略する。
図１は、本発明の一実施形態に係る電子部品を裏面側から見た斜視図であり、図２は、図１のＩＩ−ＩＩ線断面図である。本実施形態の電子部品１は、例えば表面実装型の電子部品であり、図示しない回路基板に実装されて例えば高圧電源として機能する。
電子部品１は、例えば略直方体形状を呈しており、電子部品１の底面は、例えば１辺の長さが１０ｍｍの正方形状を呈している。電子部品１は、回路部品が実装されたベース基板２０（第１の回路基板）及び積層基板４０（第２の回路基板）、並びに上蓋として機能する上蓋基板６０（第３の回路基板）が積層されて構成されている。これらの基板は、電子部品１の底面側から、ベース基板２０、積層基板４０、上蓋基板６０の順に積層されており、基板間には後述するように絶縁性を有する樹脂７１，８１が充填されている。ベース基板２０、積層基板４０、及び上蓋基板６０の主面は、同一の平面形状を有している。ベース基板２０、積層基板４０、及び上蓋基板６０としては、任意の回路基板を採用することができ、例えばガラスエポキシ基板を採用できる。
ベース基板２０は、正方形板状の回路基板であり、ベース基板２０の表面には、複数の回路部品５（後述する図３（ｃ）参照）が実装されている。複数の回路部品５は、電子部品１の機能を実現するために必要な任意の回路素子であり、互いに異なるものであってよく、例えば半導体素子である。ベース基板２０は、図１に示すように、裏面の４辺それぞれにおいて露出する複数の端子部２１を有している。例えば、本実施形態では、各辺に７個の端子部２１が所定の間隔で一列に並んで配置されている。端子部２１は、導電性金属製であり、例えば銅製である。ベース基板２０の厚みは、電子部品１の薄型化を図るためになるべく薄くすることが好ましい。ベース基板２０を薄くすることは、ベース基板２０に作用する応力を緩和する観点、及び後述する切断工程（ダイシング）を容易とする観点から好ましい。
端子部２１は、図２に示すように、ベース基板２０の表面から裏面まで延在する本体部２３と、本体部２３と一体に形成され、ベース基板２０の裏面に沿って延在するランド部２５と、を有している。端子部２１の幅は、例えば０．１ｍｍとされている。本体部２３の左右側面は、電子部品１（積層基板４０及び上蓋基板６０）の左右側面と同一平面上に位置しており、面一とされている。本体部２３は、ベース基板２０の表面に設けられた回路パターン２７（後述する図３（ａ）参照）と電気的に接続されている。ランド部２５は、例えばベース基板２０の縁から中央に向けて延びる矩形状を呈しており、電子部品１を回路基板に実装する際の端子となる。なお、電子部品１の底面形状、端子部２１のピッチ間隔、及びランド部２５の形状は、例えばＱＦＮ規格に従うものとされていればよく、任意に変更可能である。
積層基板４０は、図２に示すように、表面に複数の回路部品７（後述する図４（ｃ）参照）が実装された正方形板状の積層基板本体４１と、積層基板本体４１と一体に形成され、積層基板本体４１の裏面側に突出した段差部４３（スペーサ）と、を有している。複数の回路部品７は、電子部品１の機能を実現するために必要な任意の回路素子であり、互いに異なるものであってよく、例えば半導体素子である。段差部４３は、例えばプリプレグにより形成されており、図４（ａ），（ｂ）を参照して後述するように、回路部品７の周囲に設けられている。積層基板４０は、段差部４３を介してベース基板２０に積層されている。段差部４３を介して積層基板４０がベース基板２０に積層されることで、ベース基板２０と積層基板４０との間には下側充填空間７０が形成されている。
下側充填空間７０は、絶縁性を有する樹脂７１によって充填されている。この樹脂７１によって、ベース基板２０に実装された回路部品５が覆われている。樹脂７１としては、ベース基板２０、積層基板４０、及び上蓋基板６０を構成する樹脂と物性が近い樹脂を用いることが好ましく、例えばこれらの基板をガラスエポキシ基板とした場合にはエポキシ樹脂を用いることが好ましい。
積層基板４０には、積層基板本体４１及び段差部４３を貫通する複数のフィルドビア４５が形成されている。フィルドビア４５は、貫通孔が導電性金属メッキによって充填されてなるビアであり、ここでは断面略円形状の貫通孔が銅メッキによって充填されている。フィルドビア４５は、ベース基板２０の表面に形成された回路パターン２７と、積層基板４０の表面に形成された回路パターン４７（後述する図４（ａ）参照）とに電気的に接続されている。フィルドビア４５は、図４（ａ），（ｂ）を参照して後述するように、積層基板４０の表面に実装された回路部品７の周囲に並んで設けられている。
上蓋基板６０は、図２に示すように、正常形板状の上蓋基板本体６１と、上蓋基板本体６１と一体に形成され、上蓋基板本体６１の裏面側に突出した段差部６３（スペーサ）と、を有している。上蓋基板６０（上蓋基板本体６１）の表面には回路パターンは形成されていない。段差部６３は、例えばプリプレグにより形成されている。上蓋基板６０は、段差部６３を介して積層基板４０に積層されている。段差部６３を介して上蓋基板６０が積層基板４０に積層されることで、積層基板４０と上蓋基板６０との間には上側充填空間８０が形成されている。上側充填空間８０は、後述するように下側充填空間７０と連通しており、下側充填空間７０と同様に樹脂８１によって充填されている。この樹脂８１によって、積層基板４０に実装された回路部品７が覆われている。樹脂８１は、後述するように樹脂７１と一体に構成されており、樹脂７１と同一の樹脂材料によって形成されている。
続いて、図３〜図７を参照しつつ、電子部品１の製造方法を説明する。本実施形態の電子部品１の製造方法では、概略的には、ベース基板２０、積層基板４０、及び上蓋基板６０を積層することで得られる積層体１０を所定のカットラインＬで切断して、１つの積層体１０から複数の電子部品１（本実施形態では一例として８個）を得る。以下では、ベース基板２０を準備するベース基板準備工程（図３）、積層基板４０を準備する積層基板準備工程（図４）、上蓋基板６０を準備する上蓋基板準備工程（図５）を説明する。その後、これらの基板を積層して下側充填空間７０及び上側充填空間８０を形成する積層工程（図６（ａ））、下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填する充填工程（図６（ｂ））、積層体１０をカットラインＬで切断する切断工程（図６（ｃ），図７）を説明する。
図３を参照しつつ、ベース基板準備工程を説明する。ベース基板２０には、図３（ａ）に示すように、８つの矩形状の実装領域Ａが設定されている。実装領域Ａは、互いに同形状であり、同形状の中央部分Ｂを除いて３行３列に、一定の間隔を空けて格子状に並んで配置されている。各実装領域Ａの表面には、回路部品５が実装される回路パターン２７が形成されている。
ベース基板準備工程では、図３（ｂ），（ｃ）に示すように、各実装領域Ａの周囲にフィルドビア２９を形成する。フィルドビア２９は、貫通孔が導電性金属メッキによって充填されてなるビアであり、例えば断面略円形状の貫通孔が銅メッキによって充填されている。フィルドビア２９は、後述する切断工程で分断されて上述した端子部２１となる部分である。
本実施形態では、フィルドビア２９の形成時に、貫通孔を銅メッキで充填すると共に、上述したランド部２５となる部分も同時に銅メッキで形成する。つまり、フィルドビア２９は、貫通孔が銅メッキで充填されてなる第１の部分２９Ａと、第１の部分２９Ａと一体に形成され、実装領域Ａ中央に向けて延びる矩形状を呈する第２の部分２９Ｂと、を有している。第１の部分２９Ａの直径は、例えば０．１ｍｍとする。
フィルドビア２９の形成時には、後述する切断工程において切断線となるカットラインＬ（図７参照）上に並ぶように断面略円形状の貫通孔を形成し、当該貫通孔を銅メッキで充填してフィルドビア２９を形成する。具体的には、上述したように、実装領域Ａの４辺それぞれに沿って、７個のフィルドビア２９を所定の間隔で一列に並ぶように形成する。形成されたフィルドビア２９は、回路パターン２７と電気的に接続される。
また、ベース基板準備工程では、各実装領域Ａの回路パターン２７に回路部品５を実装する。例えば、回路パターン２７に半田ペーストを形成しておき、リフローによって実装してよい。その後、実装部分に樹脂層（ジャンクションコーティングレジン）を製膜する。樹脂層は、例えばシリコーンゴムにより形成する。樹脂膜を設けることで、後述する積層工程において回路部品５が動いてしまうことを抑制できる。また、樹脂層は、充填工程において下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填した後には、回路部品５に作用する応力を緩和する応力緩和層となる。樹脂層の製膜後、樹脂層内に気泡が残らないように例えば真空脱泡等によってボイド抜きを行う。
図４を参照しつつ、積層基板準備工程を説明する。積層基板本体４１は、ベース基板２０と同一の平面形状を有しており、積層基板本体４１には、図４（ａ）に示すように、例えばベース基板２０と同一の配置で、８つの矩形状の実装領域Ａが設定されている。各実装領域Ａの表面には、回路部品７が実装される回路パターン４７が形成されている。
積層基板準備工程では、図４（ｂ），（ｃ）に示すように、積層基板本体４１の裏面に、各実装領域Ａの周囲を囲むように段差部４３を形成する。具体的には、例えば、実装領域Ａの４隅に、図４（ｂ）に示すように、第１段差部４３Ａ、第２段差部４３Ｂ、第３段差部４３Ｃ、及び第４段差部４３Ｄを配置する。段差部４３Ａ〜４３Ｄは、Ｌ字形、及びＬ字形を上下、左右、又はその双方に反転した形状を呈しており、隣り合う段差部４３Ａ〜４３Ｄとの間に隙間４６を形成する。隙間４６は、後述する充填工程において、樹脂７１，８１を注入するための注入口、又は樹脂７１，８１が通過する通過口として機能する。
また、積層基板準備工程では、図４に示すように、積層基板本体４１に複数の連通孔４９を形成する。連通孔４９は、例えば円形の孔であり、実装領域Ａ外に形成されている。連通孔４９は、例えば、最も径が小さい連通孔４９Ａと、連通孔４９Ａよりも径が大きい連通孔４９Ｂと、連通孔４９Ｂよりも径が大きい４９Ｃと、を有しており、互いに開口面積が異なる３種類の孔を有している。連通孔４９Ａは、例えば、隣り合う実装領域Ａの隙間４６同士の間に配置されている。連通孔４９Ｂは、例えば、積層基板本体４１の４隅の実装領域Ａと中央部分Ｂとの間に配置されている。連通孔４９Ｃは、例えば、中央部分Ｂ内に配置されている。
また、積層基板準備工程では、積層基板本体４１及び段差部４３を貫通する複数のフィルドビア４５を形成する。具体的には、例えば、実装領域Ａの４辺それぞれに沿って、７個のフィルドビア４５を所定の間隔で一列に並ぶように形成する。
また、積層基板準備工程では、各実装領域Ａの回路パターン４７に回路部品７を実装する。例えば、回路パターン４７に半田ペーストを形成しておき、リフローによって実装してよい。その後、実装部分に樹脂層を製膜する。樹脂層は、例えばシリコーンゴムにより形成する。樹脂膜を設けることで、後述する積層工程において回路部品７が動いてしまうことを抑制できる。また、充填工程において下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填した後には、回路部品７に作用する応力を緩和する応力緩和層となる。樹脂層の製膜後、樹脂層内に気泡が残らないように例えば真空脱泡等によってボイド抜きを行う。
図５を参照しつつ、上蓋基板準備工程を説明する。上蓋基板本体６１は、ベース基板２０及び積層基板４０と同一の平面形状を有している。上蓋基板準備工程では、図５（ｂ），（ｃ）に示すように、上蓋基板本体６１の裏面に、実装領域Ａに対応する領域の周囲を囲むように段差部６３を形成する。具体的には、例えば、実装領域Ａの４隅に、図５（ｂ）に示すように、第１段差部６３Ａ、第２段差部６３Ｂ、第３段差部６３Ｃ、及び第４段差部６３Ｄを配置する。段差部６３Ａ〜６３Ｄは、Ｌ字形、及びＬ字形を上下、左右、又はその双方に反転した形状を呈しており、隣り合う段差部６３Ａ〜６３Ｄとの間に隙間６６を形成する。隙間６６は、上述した隙間４６よりも狭く形成されている。隙間６６は、後述する充填工程において、樹脂７１，８１を注入するための注入口、又は樹脂７１，８１が通過する通過口として機能する。
続いて、図６を参照しつつ、積層工程、充填工程、及び切断工程を説明する。
積層工程では、図６（ａ）に示すように、ベース基板２０に段差部４３を介して積層基板４０を積層する。例えば、ベース基板２０の回路パターン２７に半田ペーストを形成しておき、リフローによってベース基板２０の回路パターン２７と積層基板４０のフィルドビア４５とを接続する。また、積層基板４０に段差部６３を介して上蓋基板６０を積層する。例えば、積層基板４０の回路パターン４７に半田ペーストを形成しておき、リフローによって積層基板４０の回路パターン４７と上蓋基板６０の下面に形成した積層固定用のパターンとを接続する。これにより、上下に配置された基板同士がスタックされて積層体１０が形成される。このとき、ベース基板２０と積層基板４０との間に下側充填空間７０が形成され、積層基板４０と上蓋基板６０との間に上側充填空間８０が形成される。
下側充填空間７０は、実装領域Ａ内に形成される第１の充填空間７０Ａと、実装領域Ａ外に形成される第２の充填空間７０Ｂと、を有している。第１の充填空間７０Ａと第２の充填空間７０Ｂとは、上述した隙間４６を介して連通されている。また、第１の充填空間７０Ａ及び第２の充填空間７０Ｂは、隙間４６を介して積層体１０の外部に連通されている。
上側充填空間８０は、実装領域Ａ外に形成される第３の充填空間８０Ｃと、実装領域Ａ内に形成される第４の充填空間８０Ｄと、を有している。第３の充填空間８０Ｃと第４の充填空間８０Ｄとは、上述した隙間６６を介して連通されている。また、第３の充填空間８０Ｃ及び第４の充填空間８０Ｄは、隙間６６を介して積層体１０の外部に連通されている。さらに、第３の充填空間８０Ｃは、第２の充填空間７０Ｂと連通孔４９（連通孔４９Ａ〜４９Ｃ）を介して連通されている。
充填工程では、図６（ｂ）に示すように、下側充填空間７０及び上側充填空間８０に樹脂７１，８１を充填する。この樹脂充填は、例えば真空充填装置等を用いて行う。このとき、樹脂７１，８１は、第１の充填空間７０Ａ（隙間４６）、第２の充填空間７０Ｂ、第３の充填空間８０Ｃ（隙間６６）、及び第４の充填空間８０Ｄのそれぞれから積層体１０内部に充填される。積層体１０の内部に注入された樹脂７１，８１は、積層体１０内部の隙間４６及び隙間６６、及び連通孔４９Ａ〜４９Ｃを通過して下側充填空間７０及び上側充填空間８０の全体に行き渡る。これにより、下側充填空間７０及び上側充填空間８０が、一体に構成された樹脂７１，８１によって満たされる。
本実施形態では、隙間４６同士の間に連通孔４９Ａを設け、４隅の実装領域Ａと中央部分Ｂとの間に連通孔４９Ａよりも径が大きい連通孔４９Ｂを設け、中央部分Ｂ内に連通孔４９Ｂよりも径が大きい連通孔４９Ｃを設けていることから、樹脂７１，８１が下側充填空間７０及び上側充填空間８０の全体に行き渡り易い。これにより、下側充填空間７０及び上側充填空間８０に充填されて固化した樹脂７１，８１内にボイド（気泡）が残存することを抑制でき、電子部品１のリフローによる実装時に発生する熱によって樹脂７１，８１に破損が生じることを抑制することが可能となる。
切断工程では、図６（ｃ）及び図７に示すように、積層体１０を所定のカットラインＬで切断して、１つの積層体１０から複数の電子部品１（本実施形態では８個）を得る。カットラインＬは、ベース基板２０のフィルドビア２９が分断される位置とされている。例えば、本実施形態では、カットラインＬはフィルドビア２９の第１の部分２９Ａの中心点を通過する直線とされており、フィルドビア２９は、第１の部分２９Ａが半分に分割されるように分断される。これにより、切断面にフィルドビア２９を露出させて上述した端子部２１を形成できる。
積層体１０の切断は、例えばブレードを用いたダイシングによって行う。切断工程によって積層体１０から個片化された製品を切り出すことで、１つの積層体１０から複数の電子部品１を得ることができる。なお、本実施形態では１つの積層体１０から８個の電子部品１を得る例を説明したが、１つの積層体１０から得る電子部品１の数は限定されず、例えば積層体１０のサイズを更に大きくし、更に多くの電子部品１を得てもよい。また、切断工程で積層体１０を切断する前に、導通状態等の検査を実施してもよい。この場合、積層体１０から切り出される複数の電子部品１について、一括して検査を行うことができることから、製造効率を向上する事が可能となる。なお、切断後にも検査を行うこととしてもよい。
以上説明した電子部品の製造方法によれば、回路部品５，７が実装されたベース基板２０及び積層基板４０が積層されてなる電子部品１を製造できることから、実装面積を縮小して小型化及び高密度化を図ることが可能となる。また、積層体１０を所定のカットラインＬで切断することで、１つの積層体１０から複数の電子部品１を得ることから、製造効率の向上を図ることが可能となる（バッチ生産が可能となる）。
また、フィルドビア２９を分断することで端子部２１を形成することから、電子部品１の側面に露出する端子部２１の幅を、リードフレームを切断して形成する場合よりも狭くすることができる。例えば、リードフレームを切断して形成した場合、端子幅は通常０．３ｍｍ程度となる。これに対して、フィルドビア２９の第１の部分２９Ａは直径０．１ｍｍ程度の大きさとすることができ、これを半分に分割して端子部２１を形成した場合、端子幅は０．１ｍｍ程度となる。このため、電子部品１を小型化した場合であっても、実装不良の発生を抑制することが可能となる。また、上記電子部品の製造方法によれば、ＱＦＮ規格の底面形状及び端子配置を備えつつ、高密度化した電子部品１を得ることが可能となる。
また、上記電子部品の製造方法によれば、第１の充填空間７０Ａに充填された樹脂７１によってベース基板２０に実装された回路部品５を熱から保護することができる。また、第４の充填空間８０Ｄに充填された樹脂８１によって積層基板４０に実装された回路部品７を熱から保護することができる。これにより、電子部品１の回路部品に対するリフロー実装時に回路部品５，７に熱の影響が及ぶことが抑制されることから、リフロー実装可能な電子部品１を得ることが可能となる。また、電子部品１は、規格に従った端子配置で形成されており、且つリフロー実装可能であることから、自動機による実装が可能となる。
また、上記電子部品の製造方法によれば、第１の充填空間７０Ａだけではなく、第２の充填空間７０Ｂからも樹脂を充填できることから、充填空間全体に樹脂を行き渡り易くすることが可能となる。また、上記電子部品の製造方法によれば、第３の充填空間８０Ｃ及び第４の充填空間８０Ｄから樹脂を充填できることからも、充填空間全体に樹脂を行き渡り易くすることが可能となる。また、第２の充填空間７０Ｂと第３の充填空間８０Ｃとが連通されていることから、充填空間全体に樹脂を更に行き渡り易くすることが可能となる。
以上、本発明の好適な実施形態について説明したが、本発明は、上記実施形態に限られるものではなく、各請求項に記載した要旨を変更しない範囲で変形し、又は他のものに適用してもよい。
例えば、上記実施形態では、第３の回路基板を、上蓋として機能する上蓋基板６０としたが、回路部品が実装された回路基板としてもよい。回路部品が実装された回路基板を更に積層することで、更なる高密度化を図ることができる。このように、積層する基板の数は限定されず、第４の回路基板、第５の回路基板、…、と回路部品が実装された回路基板を更に積層してもよい。この場合、本実施形態のように最上層の回路基板を上蓋基板としてもよいし、充填樹脂で上蓋を形成する場合には上蓋基板を省略してもよい。
上記実施形態では、ランド部２５を、ベース基板２０の縁から中央に向けて延びる形状とした例を説明したが、ランド部２５は任意の形状としてよく、例えばランド部２５の中央側にＰＧＡ（Pin Grid Array）端子を突設した形状であってもよい。この場合、端子ピンの数を増やすことができることから、電子部品の汎用性を向上することが可能となる。この場合、ベース基板準備工程において、当該端子形状に対応した形状のフィルドビア２９を形成すればよい。
また、上記実施形態で説明した製造工程は、一例であり、適宜工程順を変更してもよい。例えば、ベース基板準備工程、積層基板準備工程、及び上蓋基板準備工程を行う順序は限定されず、同時に行ってもよい。また、ベース基板準備工程において、フィルドビア２９の形成及び回路部品５の実装はいずれが先であってもよく、同時に行ってもよい。同様に、積層基板準備工程において、段差部４３の形成、連通孔４９の形成、フィルドビア４５の形成、及び回路部品７の実装を行う順序は限定されず、同時に行ってもよい。
また、上記実施形態で説明した製造工程の一部を省略してもよい。例えば、ベース基板準備工程では、フィルドビア２９が形成されると共に回路部品５が実装されたベース基板２０が得られればよく、工程の少なくとも一部が他の場所で実施された加工後のベース基板２０を用いてもよい。同様に、積層基板準備工程では、段差部４３、連通孔４９、及びフィルドビア４５が形成されると共に回路部品７が実装された積層基板４０が得られればよく、工程の少なくとも一部が他の場所で実施された加工後の積層基板４０を用いてもよい。同様に、上蓋基板準備工程では、段差部６３が形成された上蓋基板６０が得られればよく、工程の少なくとも一部が他の場所で実施された加工後の上蓋基板６０を用いてもよい。
上記実施形態では、積層基板本体４１にスペーサとして段差部４３を一体に形成する例を説明したが、スペーサ（段差部４３）を積層基板４０とは別体としてもよい。この場合、積層時にスペーサを積層基板４０とベース基板２０との間に挿入することで、積層基板本体４１がスペーサを介してベース基板２０に積層される。この点は、上蓋基板６０についても同様である。
上記実施形態では、積層基板４０の連通孔として、径が異なる連通孔４９Ａ〜４９Ｃを形成した例を説明したが、連通孔の位置及び形状は上記に限定されず、例えば連通孔４９Ａ，４９Ｂを同一の径としてもよい。また、樹脂７１，８１の流動性が十分に高い場合には、連通孔４９Ｃを省略して中央部分Ｂにも回路部品７を実装してもよい。すなわち、中央部分Ｂを実装領域Ａとしてもよい。また、連通孔４９Ｂを精度良く配置することで、製造時（例えば基板の積層時）における位置決め部として利用してもよい。
１…電子部品、５…回路部品、７…回路部品、１０…積層体、２０…ベース基板（第１の回路基板）、２１…端子部、２３…本体部、２５…ランド部、２９…フィルドビア、４０…積層基板（第２の回路基板）、４３…段差部（スペーサ）、４６…隙間、４９…連通孔、６０…上蓋基板（第３の回路基板）、６３…段差部（スペーサ）、６６…隙間、７０…下側充填空間、７０Ａ…第１の充填空間、７０Ｂ…第２の充填空間、７１…樹脂、８０…上側充填空間、８０Ｃ…第３の充填空間、８０Ｄ…第４の充填空間、８１…樹脂、Ａ…実装領域、Ｂ…中央部分、Ｌ…カットライン。

Claims (2)

  1. 回路部品が実装された第１の回路基板及び第２の回路基板を含む積層体を所定のカットラインで切断して複数の電子部品を得る電子部品の製造方法であって、
    前記回路部品の実装領域の周囲にフィルドビアが設けられた前記第１の回路基板に、スペーサを介して前記第２の回路基板を積層する積層工程と、
    前記スペーサによって前記第１の回路基板と前記第２の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填する充填工程と、
    前記フィルドビアが分断されるカットラインで前記積層体を切断し、切断面に前記フィルドビアを露出させて前記電子部品の端子部を得る切断工程と、を備え、
    前記第１の回路基板と前記第２の回路基板との間に形成される前記充填空間は、前記実装領域内に形成される第１の充填空間と、前記実装領域外に形成されると共に前記第１の充填空間に連通される第２の充填空間と、を含む、電子部品の製造方法。
  2. 前記積層工程において、前記第２の回路基板にスペーサを介して第３の回路基板を積層し、
    前記充填工程において、前記スペーサによって前記第２の回路基板と前記第３の回路基板との間に形成される充填空間に絶縁性を有する樹脂を充填し、
    前記第２の回路基板と前記第３の回路基板との間に形成される前記充填空間は、前記実装領域外に形成される第３の充填空間を含み、
    前記第２の回路基板は、前記第２の充填空間と前記第３の充填空間とを連通する連通孔を有する、請求項１に記載の電子部品の製造方法。
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