TWI552238B - 截取多個配線基板之組合件及截取多個配線基板之組合方法 - Google Patents

截取多個配線基板之組合件及截取多個配線基板之組合方法 Download PDF

Info

Publication number
TWI552238B
TWI552238B TW102101943A TW102101943A TWI552238B TW I552238 B TWI552238 B TW I552238B TW 102101943 A TW102101943 A TW 102101943A TW 102101943 A TW102101943 A TW 102101943A TW I552238 B TWI552238 B TW I552238B
Authority
TW
Taiwan
Prior art keywords
pad
dummy
combination
bonding pad
base substrate
Prior art date
Application number
TW102101943A
Other languages
English (en)
Other versions
TW201347057A (zh
Inventor
櫻井敬三
森山美果
Original Assignee
京瓷股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京瓷股份有限公司 filed Critical 京瓷股份有限公司
Publication of TW201347057A publication Critical patent/TW201347057A/zh
Application granted granted Critical
Publication of TWI552238B publication Critical patent/TWI552238B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

截取多個配線基板之組合件及截取多個配線基板之組合方法
本發明係關於一種藉由銲料將具有開口部之框基板接合在平板狀之基底基板上之截取多個配線基板之組合件及截取多個配線基板之組合方法，該開口部係使該基底基板中之各製品區域之中央部露出者，而該基底基板係在中央部一體地排列形成有屬於個別之配線基板之多數個製品區域，且在外周部一體地形成有框狀之不用區域。
以往，使用在日本特開2011-9505號公報記載之三維安裝基板的配線基板、或用以搭載半導體元件等小型電子零件的配線基板，係以截取多個配線基板之形態製作者，該截取多個配線基板係在大型基板之中央部以縱橫排列方式一體地形成有屬於多數個別之配線基板的製品區域。再者，在該種截取多個配線基板中，當必須將用以收容電子零件之凹部(cavity)形成在各製品區域時，會有藉由使具有用以對應於各製品區域而形成凹部之開口部的框 基板接合於平板狀之基底基板上之組合件而形成截取多個配線基板的情形。
將截取該種多個配線基板之組合件的習知 例顯示在第6圖。第6圖(a)係習知之截取多個配線基板之組合件20的概略剖面圖。第6圖(b)係習知之配線基板之組合件20的俯視圖。如第6圖(a)及(b)所示，習知之截取多個配線基板的組合件20係在基底基板11之上表面接合有框基板12。在組合件20之中央部，以縱橫排列方式一體地分別設置有屬於個別之配線基板的多數個製品區域X，在組合件20之外周部，一體地形成有框狀之不用區域Y。製品區域X係成為例如一邊之大小分別為數mm至數十mm之四角形狀。在第6圖中，為了簡便起見，係例示在縱橫各排列2行、合計4個製品區域X。然而，在實際之組合件20中，製品區域X係縱橫分別排列成數行至數百行之排列，通常係排列有數十至數萬個之製品區域X。因此，組合件20係成為縱橫分別為數十至數百mm左右之大小。
基底基板11及框基板12係具有多層構造且 藉由周知之增層(build up)法所形成，該多層構造係積層有以例如環氧樹脂為主體之樹脂系的絕緣層、及以銅為主體之導體層。基底基板11及框基板12之厚度係分別為數十至數百μm左右。
基底基板11係在各製品區域X之上表面中 央部具有供連接例如半導體元件等電子零件E之電極的電 子零件連接銲墊13。電子零件連接銲墊13係為直徑數十至數百μm左右的圓形。在該等電子零件連接銲墊13，透過第1銲料凸塊B1連接有電子零件E之電極。在基底基板11之各製品區域X的下表面，形成有用來與外部之電氣電路基板連接之第1外部連接銲墊14。第1外部連接銲墊14係為直徑數百μm左右的圓形。第1外部連接銲墊14係透過銲料連接在外部之電氣電路基板的配線導體。再者，基底基板11係在各製品區域X之上表面外周部，具有與框基板12接合之第1組合用銲墊15。該第1組合用銲墊15係為直徑數十至數百μm左右的圓形。此外，各製品區域X中之電子零件連接銲墊13、第1外部連接銲墊14與第1組合用銲墊15係藉由形成在基底基板11之內部或表面之未圖示的配線導體，將預定電子零件彼此予以電性連接。
框基板12係在各製品區域X之中央部具有 開口部A。開口部A係作成圍繞電子零件E之大小，且使基底基板11中之各製品區域X的上表面中央部露出。在框基板12之各製品區域X的下表面，於與基底基板11中之第1組合用銲墊15重疊的位置，形成有第2組合用銲墊16。該第2組合用銲墊16之大小係與第1組合用銲墊15實質上為相同之大小。並且，藉由透過第2銲料凸塊B2連接第1組合用銲墊15與第2組合用銲墊16，而將基底基板11與框基板12予以接合。再者，在框基板12之上表面形成有第2外部連接銲墊17。第2外部連接銲墊17之 大小係為數十至數百μm左右。該第2外部連接銲墊17係例如透過銲料連接在其他電氣電路基板之配線導體。第2外部連接銲墊17亦有與其他電子零件連接，或與電氣檢查用之測試針連接之情形，以取代與其他電氣電路基板連接。
組合件20係在基底基板11與框基板12之 間填充有第1封裝樹脂F1。第1封裝樹脂F1係例如由以環氧樹脂為主體之樹脂系絕緣材料所構成。第1封裝樹脂F1係將基底基板11與框基板12之接合作成為穩固者，並且填埋基底基板11與框基板12之間的間隙，以提高兩者間之氣密性。在收容有電子零件E之開口部A內，填充有第2封裝樹脂F2。第2封裝樹脂F2係例如由以環氧樹脂為主體之樹脂系絕緣材料所構成，且氣密地將電子零件E予以封裝。
參照第7圖說明該組合件20之組合方法。首先，如第7圖(a)所示，準備基底基板11與框基板12。接著，如第7圖(b)所示，在基底基板11中之電子零件連接銲墊13熔接第1銲料凸塊B1，並且在第1組合用銲墊15熔接第2銲料凸塊B2。接著，如第7圖(c)所示，使第2組合用銲墊16抵接在第2銲料凸塊B2上，並且使第2銲料凸塊B2熔融。如此，透過第2銲料凸塊B2將第1組合用銲墊15與第2組合用銲墊16予以連接，藉此將框基板12接合在基底基板11上。然後，若將第1封裝樹脂F1填充在基底基板11與框基板12之間，即完成組合件20。
然而，根據習知之截取多個配線基板之組 合件20，框基板12係如上所述，由於厚度薄至數十至數百μm左右，縱橫大至數十至數百mm左右，且在各製品區域X具有開口部A，因此其剛性較低。因此，在將框基板12接合在基底基板11上時，若透過銲料凸塊B2連接第1組合用銲墊15與第2組合用銲墊16，則因框基板12之本身重量與銲料凸塊B2之張力等而會在框基板12產生撓曲。因此，會在各製品區域X之厚度產生變異，而難以提供尺寸精密度佳之個別的配線基板。
本發明之課題係在於提供一種可獲致各製品區域之厚度變異小、且尺寸精密度佳之個別之配線基板的截取多個配線基板之組合件及組合方法。
本發明係一種截取多個配線基板之組合件，係在中央部平面地排列且一體地形成有用以形成個別之配線基板的複數個製品區域者，該組合件係具備：基底基板，係在前述製品區域之各者中，於上表面外周部形成有複數個第1組合用銲墊而構成者；及框基板，係載置於該基底基板上，且在中央部之與前述製品區域對應的位置具有使該製品區域之中央部露出之開口部，且在下表面之與前述第1組合用銲墊重疊之位置具有第2組合用銲墊；該截取多個配線基板之組合件係藉由銲料將前述第1組合用銲墊與前述第2組合用銲墊予以接合而成者，其中，在 前述基底基板及前述框基板之各個外周部，設置圍繞前述複數個製品區域之框狀的不用區域，並且在前述基底基板之不用區域的上表面設置第1虛設之組合用銲墊，且在前述框基板之不用區域之下表面之與前述第1虛設之組合用銲墊局部地重疊的位置，設置重心位於比前述第1虛設之組合用銲墊之重心更靠近該不用區域之中央部側的位置之第2虛設之組合用銲墊，並且透過銲料接合前述第1虛設之組合用銲墊與前述第2虛設之組合用銲墊。
再者，本發明之截取多個配線基板之組合方法係組合前述截取多個配線基板之組合件的方法，包含有：準備形成有複數個第1組合用銲墊及複數個第1虛設之組合用銲墊的平板狀之基底基板、及形成有第2組合用銲墊及第2虛設之組合用銲墊的框基板之步驟；透過銲料將前述第1組合用銲墊與第2組合用銲墊予以重疊，並且透過銲料將前述第1虛設之組合用銲墊與第2虛設之組合用銲墊予以局部地重疊，且將前述框基板載置在前述基底基板上，俾使第2虛設之組合用銲墊之重心位於比前述第1虛設之組合用銲墊之重心更靠近不用區域之中央部側的位置的步驟；以及使前述銲料熔融，藉由銲料將第1組合用銲墊與第2組合用銲墊予以接合，且藉由銲料將第1虛設之組合用銲墊與第2虛設之組合用銲墊予以接合的步驟。
依據本發明，在基底基板之不用區域的上 表面設置第1虛設之組合用銲墊，且在前述框基板之不用區域之下表面之與前述第1虛設之組合用銲墊局部地重疊的位置，設置重心位於比前述第1虛設之組合用銲墊之重心更靠近該不用區域之中央部側的位置之第2虛設之組合用銲墊，並且透過銲料接合第1虛設之組合用銲墊與第2虛設之組合用銲墊。因此，在接合第1虛設之組合用銲墊與第2虛設之組合用銲墊之銲料，會有將設置有位於不用區域之中央部側之第2虛設之組合用銲墊的框基板之不用區域往外周側拉伸之張力作用，藉此有效地防止框基板之撓曲。因此，可獲得各製品區域之厚度變異較小且尺寸精密度較佳之個別的配線基板。
1‧‧‧基底基板
2‧‧‧框基板
3‧‧‧電子零件連接銲墊
4‧‧‧第1外部連接銲墊
5‧‧‧第1組合用銲墊
6‧‧‧第1虛設組合用銲墊
7‧‧‧第2組合用銲墊
8‧‧‧第2外部連接銲墊
9‧‧‧第2虛設組合用銲墊
10‧‧‧組合件
11‧‧‧基底基板
12‧‧‧框基板
13‧‧‧電子零件連接銲墊
14‧‧‧第1外部連接銲墊
15‧‧‧第1組合用銲墊
16‧‧‧第2組合用銲墊
17‧‧‧第2外部連接銲墊
20‧‧‧組合件
A‧‧‧開口部
B1‧‧‧第1銲料凸塊
B2‧‧‧第2銲料凸塊
B3‧‧‧第3銲料凸塊
E‧‧‧電子零件
F1‧‧‧第1封裝樹脂
F2‧‧‧第2封裝樹脂
T‧‧‧張力
X‧‧‧製品區域
Y‧‧‧不用區域
第1圖(a)及(b)係顯示本發明之截取多個配線基板之組合件之實施形態之一例的概略剖面圖及概略俯視圖。
第2圖(a)及(b)係用以說明第1圖所示之組合件之構造的局部透視剖面圖及局部透視俯視圖。
第3圖(a)至(c)係用以說明第1圖所示之組合件之組合方法之每個步驟的概略剖面圖。
第4圖係顯示本發明之截取多個配線基板之組合件之實施形態之其他例的透視俯視圖。
第5圖係顯示本發明之截取多個配線基板之組合件之實施形態之又一其他例的局部透視俯視圖。
第6圖(a)及(b)係顯示習知之截取多個配線基板之組 合件的概略剖面圖及概略平面圖。
第7圖(a)至(c)係用以說明第6圖所示之組合件之組合方法之每個步驟的概略剖面圖。
參照第1圖至第3圖，說明本發明之截取多個配線基板之組合件及其組合方法。
首先，第1圖係顯示本發明之截取多個配線基板之組合件10。第1圖(a)係本發明之截取多個配線基板之組合件10之概略剖面圖，第1圖(b)係其概略俯視圖。如第1圖(a)所示，組合件10係在基底基板1之上表面接合有框基板2。在組合件10之中央部，分別以縱橫排列之方式一體地排列形成有屬於個別之配線基板的複數個製品區域X。在組合件10之外周部，以圍繞複數個製品區域X之方式一體地形成有框狀之不用區域Y。在第1圖至第3圖中，為了簡便起見，係例示在縱橫各排列2行、合計4個製品區域X。然而，在實際之組合件10中，製品區域X係排列成分別縱橫數行至數百行之排列，通常係排列有數十至數萬個之製品區域X。因此，組合件10係成為縱橫分別為數十至數百mm左右之大小。
不用區域Y係在將形成於製品區域X之複數個配線基板予以切斷而成為個別之配線基板時被剪斷並去除之區域。
基底基板1及框基板2係藉由周知之增層法積層為多層所形成者，該多層構造係積層有例如由含有環 氧樹脂等熱硬化性樹脂之樹脂系的電絕緣材料所構成之絕緣層、及由銅箔或鍍銅等銅所構成之導體層。基底基板1及框基板2之厚度係分別為數十至數百μm左右。
在基底基板1之各製品區域X之上表面中 央部，形成有供例如半導體元件等電子零件E之電極連接的複數個電子零件連接銲墊3。電子零件連接銲墊3係形成直徑數十至數百μm左右之圓形，且由導體所形成。在該等電子零件連接銲墊3，透過銲料凸塊B1連接有電子零件E之電極。
在基底基板1之各製品區域X的下表面， 形成有供與外部之電氣電路基板連接用之複數個第1外部連接銲墊4。第1外部連接銲墊4係形成直徑數百μm左右之圓形，且由導體所形成。該等第1外部連接銲墊4係透過銲料連接在外部之電氣電路基板之配線導體。
在基底基板1之各製品區域X的上表面外 周部，形成有供與框基板2接合之複數個第1組合用銲墊5。該等第1組合用銲墊5係形成直徑數十至數百μm左右之圓形，且由導體所形成。此外，電子零件連接銲墊3、第1外部連接銲墊4、與第1組合用銲墊5，係藉由形成在基底基板1之內部或表面之未圖示的配線導體，依需要將預定電子零件彼此予以電性連接。
再者，在基底基板1之不用區域Y之上表 面，形成有供與框基板2接合之複數個第1虛設組合用銲墊6。該等第1虛設組合用銲墊6係例如為直徑數十至數 千μm之圓形，且由導體所形成。第1虛設組合用銲墊6係沿著不用區域Y形成為環狀。
框基板2係在各製品區域X之中央部具有 開口部A。開口部A係為圍繞電子零件E之大小，且使基底基板1之各製品區域X的上表面中央部露出。在框基板2之各製品區域X的下表面，於與基底基板1之第1組合用銲墊5重疊的位置，形成有複數個第2組合用銲墊7。該第2組合用銲墊7之形狀及大小係實質上與基底基板1之第1組合用銲墊5相同的大小，且由導體所形成。
在框基板2之上表面，形成有複數個第2 外部連接銲墊8。第2外部連接銲墊8係形成直徑數十至數百μm左右之圓形，且由導體所形成。該第2外部連接銲墊8係透過銲料連接在例如其他電氣電路基板之配線導體。或者，第2外部連接銲墊8係與其他電子零件連接，或與電氣檢查用之測試針連接。此外，第2組合用銲墊7與第2外部連接銲墊8，係藉由形成在框基板2之內部之未圖示的配線導體，將預定零件彼此予以電性連接。
再者，在框基板2之不用區域Y之下表 面，形成複數個第2虛設組合用銲墊9。第2虛設組合用銲墊9係例如為直徑數十至數千μm左右之圓形，且由導體所形成。第2虛設組合用銲墊9係形成在與第1虛設組合用銲墊6局部地重疊之位置。
透過第2銲料凸塊B2連接第1組合用銲墊 5與第2組合用銲墊7，並且透過第3銲料凸塊B3連接第 1虛設組合用銲墊6與第2虛設組合用銲墊9，藉此將基底基板1與框基板2予以接合。
再者，組合體10係在基底基板1與框基板2之間填充有第1封裝樹脂F1。第1封裝樹脂F1係例如由以環氧樹脂為主體之樹脂系絕緣材料所構成。第1封裝樹脂F1係將基底基板1與框基板2之接合設為穩固者，並且填埋基底基板1與框基板2之間的間隙，以提高兩者間之氣密性。在收容有電子零件E之開口部A內，填充有第2封裝樹脂F2。第2封裝樹脂F2係例如由以環氧樹脂為主體之樹脂系絕緣材料所構成，且氣密地將電子零件E予以封裝。
然而，在本發明之截取多個配線基板之組合件10中，如第2圖所示，形成在基底基板1之第1虛設組合用銲墊6與形成在框基板2之第2虛設組合用銲墊9係以局部地重疊之方式配置，並且第2虛設組合用銲墊9係偏離設置在比第1虛設組合用銲墊6更靠近不用區域Y之中央部側之位置。藉此，第2虛設組合用銲墊9之重心會位於比第1虛設之組合用銲墊6之重心更靠近不用區域Y之中央部側的位置。在本發明中，此點非常重要。如此，藉由使第2虛設組合用銲墊9之重心位於比第1虛設之組合用銲墊6之重心更靠近不用區域Y之中央部側的位置，第3銲料凸塊B3將框基板2之不用區域Y拉伸至外周側的張力會作用。因此，可有效地防止框基板2之撓曲。第1虛設組合用銲墊6與第2虛設組合用銲墊9，較佳係重疊 銲墊之面積為40至90%左右。
接著，參照第3圖(a)至(c)說明本發明之組合體10之組合方法。如第3圖(a)所示，準備基底基板1與框基板2。然後，如第3圖(b)所示，在基底基板1之電子零件連接銲墊3熔接第1銲料凸塊B1，並且將第2銲料凸塊B2熔接在第1組合用銲墊5，將銲料凸塊B3熔接在第1虛設組合用銲墊6。接著，如第3圖(c)所示，使第2組合用銲墊7抵接於第2銲料凸塊B2上，使第2虛設組合用銲墊9抵接於第3銲料凸塊B3上，並且使第2銲料凸塊B2與第3銲料凸塊B3熔融。如此，透過第2銲料凸塊B2將第1組合用銲墊5與第2組合用銲墊7予以連接，並且透過第3銲料凸塊B3將第1虛設組合用銲墊6與第2虛設組合用銲墊9予以連接，藉此將框基板2接合在基底基板1上。
此時，藉由使第2虛設組合用銲墊9之重心位於比第1虛設之組合用銲墊6之重心更靠近不用區域Y之中央部側的位置，如第3圖(c)所示，第3銲料凸塊B3將框基板2之不用區域Y拉伸至外周側的張力T會作用。因此，可有效地防止框基板2之撓曲。然後，若在基底基板1與框基板2之間填充第1封裝樹脂F1，即完成組合體10。
所得之組合體10係將形成在製品區域X之複數個配線基板切斷成個別之配線基板，並去除不用區域Y。如上述方式被切斷之配線基板係例如搭載有半導體元 件等之小型電子零件，且使用在各種用途。
如此，依據本發明，可提供一種能獲致各製品區域X之厚度變異小且尺寸精密度佳之個別之配線基板的截取多個配線基板之組合件10。
此外，本發明並非限定在上述之實施形態之一例者，在不脫離本發明要旨之範圍下，可進行各種之變更。例如在上述實施形態之一例中，第1虛設組合用銲墊6及第2虛設組合用銲墊9為圓形。然而，亦可如第4圖所示形成楕圓形，或如第5圖所示形成三角形。再者，雖未圖示，但亦可形成為長圓形、淚滴形狀、四角形(正方形、長方形、梯形)等其他形狀。
理由：須用整個圖式[第1圖(a)及(b)]才能顯示完整技術特徵。
1‧‧‧基底基板
2‧‧‧框基板
3‧‧‧電子零件連接銲墊
4‧‧‧第1外部連接銲墊
5‧‧‧第1組合用銲墊
6‧‧‧第1虛設組合用銲墊
7‧‧‧第2組合用銲墊
8‧‧‧第2外部連接銲墊
9‧‧‧第2虛設組合用銲墊
10‧‧‧組合件
A‧‧‧開口部
B1‧‧‧第1銲料凸塊
B2‧‧‧第2銲料凸塊
B3‧‧‧第3銲料凸塊
E‧‧‧電子零件
F1‧‧‧第1封裝樹脂
F2‧‧‧第2封裝樹脂
X‧‧‧製品區域
Y‧‧‧不用區域

Claims (5)

  1. 一種截取多個配線基板之組合件，係在中央部平面地排列且一體地形成有用以形成個別之配線基板的複數個製品區域者，該組合件係具備：基底基板，係在前述製品區域之各者中，於上表面外周部形成有複數個第1組合用銲墊而構成者；以及框基板，係載置於該基底基板上，且在中央部之與前述製品區域對應的位置具有使該製品區域之中央部露出之開口部，且在下表面之與前述第1組合用銲墊重疊之位置具有第2組合用銲墊；該截取多個配線基板之組合件係藉由銲料將前述第1組合用銲墊與前述第2組合用銲墊予以接合而成者，其中，在前述基底基板及前述框基板之各個外周部，設置圍繞前述複數個製品區域之框狀的不用區域，並且在前述基底基板之不用區域的上表面設置第1虛設之組合用銲墊，且在前述框基板之不用區域之下表面之與前述第1虛設之組合用銲墊局部地重疊的位置，設置重心位於比前述第1虛設之組合用銲墊之重心更靠近該不用區域之中央部側的位置之第2虛設之組合用銲墊，並且透過銲料接合前述第1虛設之組合用銲墊與前述第2虛設之組合用銲墊。
  2. 如申請專利範圍第1項所述之截取多個配線基板之組合件，其中，在前述基底基板與前述框基板之間填充有第1封裝樹脂。
  3. 如申請專利範圍第1項所述之截取多個配線基板之組合件，其中，設置在前述框基板之開口部係為圍繞電子零件之大小，且在基底基板之各製品區域的上表面中央部，設置有複數個電子零件連接銲墊，該連接銲墊係供收容在框基板之開口部內之前述電子零件的電極連接用者。
  4. 如申請專利範圍第3項所述之截取多個配線基板之組合件，其中，在收容有前述電子零件之前述框基板的開口部，填充有第2封裝樹脂。
  5. 一種截取多個配線基板之組合方法，係組合申請專利範圍第1項所述之截取多個配線基板之組合體的方法，包含有：準備形成有複數個第1組合用銲墊及複數個第1虛設之組合用銲墊的平板狀之基底基板、及形成有第2組合用銲墊及第2虛設之組合用銲墊的框基板之步驟；透過銲料將前述第1組合用銲墊與第2組合用銲墊予以重疊，並且透過銲料將前述第1虛設之組合用銲墊與第2虛設之組合用銲墊予以局部地重疊，且將前述框基板載置在前述基底基板上，俾使第2虛設之組合用銲墊之重心位於比第1虛設之組合用銲墊之重心更靠近不用區域之中央部側的位置的步驟；以及 使前述銲料熔融，藉由銲料將第1組合用銲墊與第2組合用銲墊予以接合，且藉由銲料將第1虛設之組合用銲墊與第2虛設之組合用銲墊予以接合的步驟。
TW102101943A 2012-01-23 2013-01-18 截取多個配線基板之組合件及截取多個配線基板之組合方法 TWI552238B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012010568A JP5761671B2 (ja) 2012-01-23 2012-01-23 多数個取り配線基板の組立体および多数個取り配線基板の組立方法

Publications (2)

Publication Number Publication Date
TW201347057A TW201347057A (zh) 2013-11-16
TWI552238B true TWI552238B (zh) 2016-10-01

Family

ID=48996025

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102101943A TWI552238B (zh) 2012-01-23 2013-01-18 截取多個配線基板之組合件及截取多個配線基板之組合方法

Country Status (3)

Country Link
JP (1) JP5761671B2 (zh)
KR (1) KR101893837B1 (zh)
TW (1) TWI552238B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3065514A4 (en) * 2013-10-30 2017-04-26 Kyocera Corporation Wiring board and mounting structure using same
KR102486558B1 (ko) 2015-06-24 2023-01-10 삼성전자주식회사 회로 기판 및 이를 구비한 반도체 패키지
JP7380681B2 (ja) * 2019-04-26 2023-11-15 Tdk株式会社 集合基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020189091A1 (en) * 2001-06-19 2002-12-19 Advanced Semiconductor Engineering, Inc. Method of making printed circuit board
JP2004006542A (ja) * 2002-05-31 2004-01-08 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2006253167A (ja) * 2005-03-08 2006-09-21 Nec Corp キャビティ構造プリント配線板の製造方法及び実装構造

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0616521B2 (ja) * 1986-05-29 1994-03-02 日本電信電話株式会社 半導体装置
JP5421863B2 (ja) * 2010-06-28 2014-02-19 新光電気工業株式会社 半導体パッケージの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020189091A1 (en) * 2001-06-19 2002-12-19 Advanced Semiconductor Engineering, Inc. Method of making printed circuit board
JP2004006542A (ja) * 2002-05-31 2004-01-08 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2006253167A (ja) * 2005-03-08 2006-09-21 Nec Corp キャビティ構造プリント配線板の製造方法及び実装構造

Also Published As

Publication number Publication date
TW201347057A (zh) 2013-11-16
KR20130086110A (ko) 2013-07-31
JP5761671B2 (ja) 2015-08-12
KR101893837B1 (ko) 2018-08-31
JP2013149874A (ja) 2013-08-01

Similar Documents

Publication Publication Date Title
TW201344875A (zh) 電路模組及其製造方法
TWI573229B (zh) 配線基板
JP2013110151A (ja) 半導体チップ及び半導体装置
CN104900627B (zh) 半导体装置、半导体装置的制造方法、定位治具
KR20170014958A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
JP2013236039A (ja) 半導体装置
US10304767B2 (en) Semiconductor device
TWI552238B (zh) 截取多個配線基板之組合件及截取多個配線基板之組合方法
WO2012108469A1 (ja) 半導体装置および半導体装置の製造方法
JP2016171211A (ja) コイルモジュール
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
JP6631905B2 (ja) マルチチップモジュールおよびその製造方法
TWI555101B (zh) 封裝結構及其製法
JP5606243B2 (ja) 半導体装置の製造方法
JP5869631B2 (ja) 電子部品の製造方法
JP6058962B2 (ja) 半導体素子収納用配線基板およびその製造方法
WO2011077968A1 (ja) 回路モジュールの製造方法、回路モジュール及び回路モジュールを備える電子機器
JP2015216219A (ja) 半導体装置
JP2011035269A (ja) 半導体装置及びその製造方法
JP5275123B2 (ja) 半導体装置及び半導体装置の製造方法
KR101179514B1 (ko) 적층 반도체 패키지 및 그의 제조 방법
JP5606569B2 (ja) 半導体装置及び積層型半導体装置
CN108538800B (zh) 封装结构
JP6396019B2 (ja) 圧電発振器の製造方法
JP2014212356A (ja) 半導体装置およびその製造方法