TWI556380B - 封裝基板及其製法暨半導體封裝件及其製法 - Google Patents

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Description

封裝基板及其製法暨半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種提高良率之半導體封裝件及其製法。
隨著半導體封裝技術的演進，半導體封裝件已開發出不同的封裝型態，於習知技術中，該半導體封裝件主要係在一核心層上先形成多層線路結構以製成封裝基板，再裝置晶片於該封裝基板上，且將晶片電性連接在該多層線路結構上，最後以封裝膠體進行封裝。但經由此方式形成之封裝基板，因其核心層佔有一定厚度，故限制對封裝件之厚度薄化。因而業界發展出一種無核心層之封裝基板，係省略使用核心層，以降低封裝件之高度，而此種封裝件能縮減整體半導體封裝件之體積，遂成為電子產品輕、薄、短、小的封裝趨勢。
第1A至1D圖係繪示習知無核心層(coreless)之封裝基板1’之製法的剖視示意圖。
如第1A圖所示，提供一如金屬板之載板10。
如第1B圖所示，形成複數第一電性連接墊121於該載板10上，再形成複數第二電性連接墊122於該些第一電性連接墊121上，使該第一電性連接墊121與該第二電性連接墊122構成導電元件12，其中，該第一電性連接墊121用於電性連接半導體元件，如晶片，而該第二電性連接墊122則作為植球墊，且於兩個第一電性連接墊121之間可設計有線路(圖略)通過。
如第1C圖所示，形成具有第一表面11a與第二表面11b的第一封裝材11於該些導電元件12與載板10上，令該第一封裝材11之第一表面11a結合該載板10，且經研磨該第一封裝材11之第二表面11b之製程後，該第二電性連接墊122將外露於該第一封裝材11之第二表面11b。
如第1D圖所示，蝕刻貫穿該載板10以形成開口100，使該載板10之剩餘材質作為框體10’，且令該第一封裝材11之第一表面11a與第一電性連接墊121外露於該開口100，以完成複數封裝基板1’，其中，該框體10’設於該第一封裝材11之第一表面11a上且位於該些第一電性連接墊121之外圍，且於後續之封裝製程後，可沿該框體10’之位置進行切割，以移除該框體10’，如第1E圖所示。
第1E圖係為應用前述製法所製作之封裝基板而製成習知半導體封裝件1。
如第1E圖所示，進行封裝製程，係藉由複數導電凸塊16(如銅柱與預銲錫)將一半導體元件15覆晶結合於該第一電性連接墊121上，再形成第二封裝材17於該第一封裝材11之第一表面11a上，以包覆該半導體元件15，且形成複數銲球18於該些第二電 性連接墊122上，之後進行切割(可沿框體之位置)，以形成該半導體封裝件1。
惟，習知半導體封裝件1中，於蝕刻貫穿該載板10以形成該開口100時，容易蝕刻該第一電性連接墊121之部分材質，如第1E’圖所示，致使該第一電性連接墊121成為凹陷結構，故進行覆晶製程時，該導電凸塊16與該第一電性連接墊121的接觸面積較小(僅該第一電性連接墊121之頂面121a)，因而容易產生不沾錫(Non-wetting)的缺點，使該導電凸塊16未接觸該第一電性連接墊121。
再者，若將該封裝基板1’應用於打線製程，因該第一電性連接墊121為凹陷結構，銲線會受該第一封裝材11之阻擋，而無法拉伸至該第一電性連接墊121之頂面11a，導致半導體元件無法有效電性連接至該封裝基板1’。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板，係包括：封裝材，係具有相對之第一表面與第二表面；以及複數導電元件，係嵌埋於該封裝材中，該導電元件具有凸出於該封裝材之第一表面的第一電性連接墊及外露於該封裝材之第二表面的第二電性連接墊。
本發明復提供一種封裝基板之製法，係包括：提供一具有複數凹部之載板；形成複數導電元件於該凹部中並凸出該載板，且該導電元件具有位於該凹部中並凸出該載板上之第一電性連接墊 及設於該第一電性連接墊上之第二電性連接墊；形成具有相對之第一表面與第二表面的封裝材於該載板與該些導電元件上，且該封裝材之第一表面結合該載板，而該第二電性連接墊係外露於該封裝材之第二表面；以及移除該載板，以外露該封裝材之第一表面與該第一電性連接墊，且該第一電性連接墊凸出該封裝材之第一表面。
前述之製法中，該載板之相對兩側具有金屬層。
前述之封裝基板及其製法中，形成該第一電性連接墊之材質係為銅，且形成該第二電性連接墊之材質係為銅。
前述之封裝基板及其製法中，形成該保護層之材質係為金屬，如銅。
前述之封裝基板及其製法中，係移除該載板之部分材質，以外露該封裝材之第一表面與該些第一電性連接墊，因而產生框體於該封裝材之第一表面上且位於該第一電性連接墊之外圍。
本發明另提供一種半導體封裝件，係包括：第一封裝材，係具有相對之第一表面與第二表面；複數導電元件，係嵌埋於該第一封裝材中，該導電元件具有凸出於該第一封裝材之第一表面的第一電性連接墊及外露於該第一封裝材之第二表面的第二電性連接墊；以及半導體元件，係設於該第一封裝材之第一表面上，且電性連接該第一電性連接墊。
前述之半導體封裝件中，復包括框體，係設於該第一封裝材之第一表面上，且位於該半導體元件之外圍。
本發明並提供一種半導體封裝件之製法，係包括：提供一封裝基板，該封裝基板包含：第一封裝材，係具有相對之第一表面 與第二表面；及複數導電元件，係嵌埋於該封裝材中，該導電元件具有凸出於該封裝材之第一表面的第一電性連接墊及外露於該封裝材之第二表面的第二電性連接墊；以及設置半導體元件於該第一封裝材之第一表面上，且該第一電性連接墊電性連接該半導體元件。
前述之半導體封裝件及其製法中，形成該第一電性連接墊之材質係為銅，且形成該第二電性連接墊之材質係為銅。
前述之半導體封裝件及其製法中，該半導體元件係以覆晶或打線方式電性連接該第一電性連接墊。
前述之半導體封裝件及其製法中，復包括形成第二封裝材於該第一封裝材之第一表面上，以包覆該半導體元件。
依上述，該封裝基板復包括框體，係設於該第一封裝材之第一表面上，且位於該第一電性連接墊之外圍，令該第二封裝材形成於該框體中。於形成該第二封裝材之後，再移除該框體。
另外，前述之半導體封裝件及其製法中，於設置半導體元件之後，形成銲球於該第二電性連接墊上。
由上可知，本發明之封裝基板及其製法暨半導體封裝件及其製法，係藉由該第一電性連接墊凸出該第一封裝材之第一表面，以於進行覆晶製程時，能增加該導電凸塊與該第一電性連接墊的接觸面積，因而能避免產生不沾錫的問題。
再者，若應用於打線製程時，能使該銲線不受該第一封裝材之阻擋而輕易拉伸至該第一電性連接墊，故半導體元件可有效電性連接至該封裝基板。
1,3,3’‧‧‧半導體封裝件
1’,2‧‧‧封裝基板
10,30‧‧‧載板
10’,20‧‧‧框體
100,300‧‧‧開口
11,21‧‧‧第一封裝材
11a,21a‧‧‧第一表面
11b,21b‧‧‧第二表面
12,22‧‧‧導電元件
121,221,221’‧‧‧第一電性連接墊
121a,221a‧‧‧頂面
122,222‧‧‧第二電性連接墊
15,25,25’‧‧‧半導體元件
16,26’‧‧‧導電凸塊
17,27‧‧‧第二封裝材
18,28‧‧‧銲球
220‧‧‧導電跡線
221b‧‧‧側面
24‧‧‧表面處理層
250‧‧‧黏著層
26‧‧‧銲線
30a‧‧‧第一側
30b‧‧‧第二側
301‧‧‧第一金屬層
302‧‧‧第二金屬層
31‧‧‧第一阻層
310‧‧‧第一開孔
32‧‧‧第二阻層
320‧‧‧第二開孔
D‧‧‧打線置晶區
S‧‧‧切割路徑
第1A至1D圖係為習知封裝基板之製法的剖視示意圖；第1E圖係為習知半導體封裝件的剖視示意圖；其中，第1E’圖係為第1E圖之局部放大圖；第2A至2I圖係為本發明封裝基板之製法的剖視示意圖；以及第3A至3C圖係為本發明半導體封裝件之製法的剖視示意圖；其中，第3C’圖係為第3C圖之另一實施例，第3C”圖係為第3C’圖之局部放大圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2I圖係為本發明之封裝基板2之製法的剖視示意圖。
如第2A圖所示，先提供一載板30，該載板30具有相對之第 一側30a與第二側30b，且該載板30之第一側30a與第二側30b上分別形成有一第一金屬層301與一第二金屬層302。於其它實施例中，該載板30可為如金屬板之導電板材，因而可不具有該第一金屬層301與一第二金屬層302。
如第2B圖所示，形成一第一阻層31於該第二金屬層302上，且該第一阻層31形成有複數外露該第二金屬層302之開口區，再於該開口區中貫穿該第二金屬層302及部分該載板30以形成第一開孔310。
如第2C圖所示，藉由該第二金屬層302作為電鍍種子層(seed layer)而電鍍製程，以形成第一電性連接墊221於該些第一開孔310中。
於本實施例中，形成該第一電性連接墊221之材質係為銅。於其它實施例中，可直接利用如金屬板之導電載板30作為電鍍導電層，以進行電鍍製程。
再者，亦可利用該第一阻層31之開口區之變化，同時製作連接該第一電性連接墊221之導電線路(圖略)，以使該導電線路與該第一電性連接墊221構成圖案化線路層。
如第2D圖所示，形成一第二阻層32於該第一阻層31與該第一電性連接墊221上，且該第二阻層32具有複數第二開孔320，以外露該些第一電性連接墊221之部分表面。
如第2E圖所示，電鍍形成複數第二電性連接墊222於該些第二開孔320中且電性連接該第一電性連接墊221，使該第一電性連接墊221與該第二電性連接墊222構成導電元件22。
於本實施例中，形成該第二電性連接墊222之材質係為銅。
再者，亦可利用該第二阻層32之第二開孔320之變化，同時製作連接該第二電性連接墊222之導電線路(圖略)，以使該導電線路與該第二電性連接墊222構成圖案化線路層。
如第2F圖所示，移除該第一阻層31與第二阻層32，以外露該第二金屬層302與導電元件22。
如第2G圖所示，進行預成型(pre-mold)製程，形成具有第一表面21a(即頂面)與第二表面21b(即底面)的第一封裝材21於該些導電元件22與該載板30上，令該第一封裝材21之第一表面21a結合該載板30之第二金屬層302，且該第二電性連接墊222外露於該第一封裝材21之第二表面21b。
如第2H圖所示，蝕刻貫穿該載板30(含該第一金屬層301與第二金屬層302)以形成一開口300，令該第一封裝材21之第一表面21a與該第一電性連接墊221外露於該開口300，且該第一電性連接墊221凸出該第一封裝材21之第一表面21a。
於本實施例中，因僅移除該載板30之部分材質，故該載板30之剩餘材質係作為框體20，其設於該第一封裝材21之第一表面21a上且位於該些第一電性連接墊221之外圍。
如第2I圖所示，形成一表面處理層24於該第一電性連接墊221上。
於本實施例中，形成該表面處理層24之材質係為有機保焊劑(Organic Solderability Preservative,OSP)、鎳、鈀、金所組群組之合金或多層金屬之其中一者。
第3A至3D圖係為本發明之半導體封裝件3,3’之製法的剖視示意圖。
如第3A圖所示，接續第2I圖之製程以進行封裝製程，係藉由黏著層250將至少一半導體元件25設於該第一封裝材21之第一表面21a之打線置晶區D上(即依需求作為置晶墊之第一電性連接墊221’上)，再以複數條銲線26電性連接該半導體元件25與該打線置晶區D外圍之第一電性連接墊221。
接著，形成第二封裝材27於該第一封裝材21之第一表面21a上，以包覆該第一電性連接墊221、半導體元件25與銲線26。於本實施例中，該第二封裝材27係填入該框體20中。
於本實施例中，係於製作該第一電性連接墊221時(如第2B至2C圖所示)一併製作導電跡線220，使該第一電性連接墊221與導電跡線220作為線路層，且該導電跡線220上不製作該第二電性連接墊222。於其它實施例中，亦可不製作該導電跡線220，如第3C’圖所示。
如第3B圖所示，進行植球製程，係形成複數銲球28於該些第二電性連接墊222上，以形成該半導體封裝件3。於該打線置晶區D處之銲球28可作為散熱用。
如第3C圖所示，可沿該框體20之位置進行切割(如第3C圖所示之切割路徑S)。
於另一實施例中，如第3C’圖所示之半導體封裝件3’，該半導體元件25’亦可利用覆晶(flip chip)方式藉由複數導電凸塊26’設置於並電性連接於該第一電性連接墊221，且未製作該導電跡線220。
本發明之半導體封裝件3’之製法中，藉由該第一電性連接墊221凸出該第一封裝材21之第一表面21a，使該第一電性連接 墊221成為凸起結構，故相較於習知技術，於進行覆晶製程時，該導電凸塊26’與該第一電性連接墊221的接觸面積增加(如第3C’圖所示，該第一電性連接墊221之頂面221a與側面221b)，因而能避免產生不沾錫(Non-wetting)的問題。
再者，本發明之半導體封裝件3之製法中，藉由該第一電性連接墊221凸出該第一封裝材21之第一表面21a，使該銲線26能輕易拉伸至該第一電性連接墊221之頂面221a，而不會受該第一封裝材21之阻擋。
本發明提供一種封裝基板2，係包括：第一封裝材21、以及嵌埋於該第一封裝材21中之複數導電元件22。
所述之第一封裝材21係具有相對之第一表面21a與第二表面21b。
所述之導電元件22係具有凸出於該第一封裝材21之第一表面21a的第一電性連接墊221及設於該第一電性連接墊221上之第二電性連接墊222，且該第二電性連接墊222係外露於該第一封裝材21之第二表面21b。
於本實施例中，形成該第一電性連接墊221之材質係為銅，且形成該第二電性連接墊222之材質係為銅。
於一實施例中，所述之封裝基板2復包括一框體20，係設於該第一封裝材21之第一表面21a上，且位於該些第一電性連接墊221之外圍。
本發明復提供一種半導體封裝件3,3’，其包括：第一封裝材21、嵌埋於該第一封裝材21中之複數導電元件22、設於該第一封裝材21上之半導體元件25,25’、以及包覆該半導體元件25,25’ 之第二封裝材27。
所述之第一封裝材21係具有相對之第一表面21a與第二表面21b。
所述之導電元件22係具有凸出於該第一封裝材21之第一表面21a的第一電性連接墊221,221’及設於該第一電性連接墊221,221’上之第二電性連接墊222，且該第二電性連接墊222係外露於該第一封裝材21之第二表面21b。
於本實施例中，形成該第一電性連接墊221,221’之材質係為銅，且形成該第二電性連接墊222之材質係為銅。再者，該第二電性連接墊222上可形成銲球28。
所述之半導體元件25,25’係設於該第一封裝材21之第一表面21a上，並以覆晶或打線方式電性連接該第一電性連接墊221,221’。
所述之第二封裝材27係形成於該第一封裝材21之第一表面21a與該些第一電性連接墊221,221’(或表面處理層24)上，以包覆該半導體元件25,25’。
於一實施例中，所述之半導體封裝件3,3’復包括一框體20，係設於該第一封裝材21之第一表面21a上，且位於該半導體元件25,25’(或該第二封裝材27)之外圍。
綜上所述，本發明之封裝基板及其製法暨半導體封裝件及其製法，主要藉由該第一電性連接墊凸出該第一封裝材之第一表面，故於進行覆晶製程時，該導電凸塊與該第一電性連接墊的接觸面積增加，因而能避免產生不沾錫的問題。
再者，於打線製程時，能使該銲線不受該第一封裝材之阻擋 而有效拉伸至該第一電性連接墊，故該半導體元件能有效電性連接至該封裝基板。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝基板
20‧‧‧框體
21‧‧‧第一封裝材
21a‧‧‧第一表面
21b‧‧‧第二表面
22‧‧‧導電元件
221‧‧‧第一電性連接墊
222‧‧‧第二電性連接墊
24‧‧‧表面處理層

Claims (24)

  1. 一種封裝基板，係包括：封裝材，係具有相對之第一表面與第二表面；以及複數導電元件，係嵌埋於該封裝材中，各該導電元件僅具有凸出於該封裝材之第一表面的第一電性連接墊及外露於該封裝材之第二表面的第二電性連接墊。
  2. 如申請專利範圍第1項所述之封裝基板，其中，形成該第一電性連接墊之材質係為銅。
  3. 如申請專利範圍第1項所述之封裝基板，其中，形成該第二電性連接墊之材質係為銅。
  4. 如申請專利範圍第1項所述之封裝基板，復包括框體，係設於該封裝材之第一表面上，且位於該第一電性連接墊之外圍。
  5. 一種半導體封裝件，係包括：第一封裝材，係具有相對之第一表面與第二表面；複數導電元件，係嵌埋於該第一封裝材中，且各該導電元件僅具有凸出於該第一封裝材之第一表面的第一電性連接墊及外露於該第一封裝材之第二表面的第二電性連接墊；以及半導體元件，係設於該第一封裝材之第一表面上，且電性連接該第一電性連接墊。
  6. 如申請專利範圍第5項所述之半導體封裝件，其中，形成該第一電性連接墊之材質係為銅。
  7. 如申請專利範圍第5項所述之半導體封裝件，其中，形成該第二電性連接墊之材質係為銅。
  8. 如申請專利範圍第5項所述之半導體封裝件，其中，該第二電 性連接墊上設有銲球。
  9. 如申請專利範圍第5項所述之半導體封裝件，其中，該半導體元件係以覆晶或打線方式電性連接該第一電性連接墊。
  10. 如申請專利範圍第5項所述之半導體封裝件，復包括第二封裝材，係設於該第一封裝材之第一表面上，以包覆該半導體元件。
  11. 如申請專利範圍第5項所述之半導體封裝件，復包括框體，係設於該第一封裝材之第一表面上，且位於該半導體元件之外圍。
  12. 一種封裝基板之製法，係包括：提供一具有複數凹部之載板；形成複數導電元件於該凹部中並凸出該載板，且各該導電元件僅具有位於該凹部中並凸出該載板上之第一電性連接墊及設於該第一電性連接墊上之第二電性連接墊；形成具有相對之第一表面與第二表面的封裝材於該載板與該些導電元件上，且該封裝材之第一表面結合該載板，該第二電性連接墊則係外露於該封裝材之第二表面；以及移除該載板，以外露該封裝材之第一表面與該第一電性連接墊，並使該第一電性連接墊凸出該封裝材之第一表面。
  13. 如申請專利範圍第12項所述之封裝基板之製法，其中，該載板之相對兩側具有金屬層。
  14. 如申請專利範圍第12項所述之封裝基板之製法，其中，形成該第一電性連接墊之材質係為銅。
  15. 如申請專利範圍第12項所述之封裝基板之製法，其中，形成該第二電性連接墊之材質係為銅。
  16. 如申請專利範圍第12項所述之封裝基板之製法，其中，係移除該載板之部分材質，以外露該封裝材之第一表面與該些第一電性連接墊。
  17. 一種半導體封裝件之製法，係包括：提供一封裝基板，該封裝基板包含：第一封裝材，係具有相對之第一表面與第二表面；及複數導電元件，係嵌埋於該封裝材中，且各該導電元件僅具有凸出於該封裝材之第一表面的第一電性連接墊及外露於該封裝材之第二表面的第二電性連接墊；以及設置半導體元件於該第一封裝材之第一表面上，並使該第一電性連接墊電性連接該半導體元件。
  18. 如申請專利範圍第17項所述之半導體封裝件之製法，其中，形成該第一電性連接墊之材質係為銅。
  19. 如申請專利範圍第17項所述之半導體封裝件之製法，其中，形成該第二電性連接墊之材質係為銅。
  20. 如申請專利範圍第17項所述之半導體封裝件之製法，其中，該半導體元件係以覆晶或打線方式電性連接該些第一電性連接墊。
  21. 如申請專利範圍第17項所述之半導體封裝件之製法，復包括形成第二封裝材於該第一封裝材之第一表面上，以包覆該半導體元件。
  22. 如申請專利範圍第21項所述之半導體封裝件之製法，其中，該封裝基板復包括框體，係設於該第一封裝材之第一表面上，且位於該第一電性連接墊之外圍，令該第二封裝材形成於該框 體中。
  23. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，於形成該第二封裝材之後，再移除該框體。
  24. 如申請專利範圍第17項所述之半導體封裝件之製法，復包括於設置半導體元件之後，形成銲球於該第二電性連接墊上。
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