TW201719829A - 電子封裝件及其製法 - Google Patents

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張宏達
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Abstract

一種電子封裝件係包括：具有導電柱之第一線路結構、設於該第一線路結構上且包含第一電子元件、第二電子元件與導電體的堆疊結構、包覆該堆疊結構與該導電柱之包覆層、以及形成於該包覆層上之第二線路結構。藉由該堆疊結構之設計，以整合多種晶片於單一封裝件中，且能縮小該電子封裝件之尺寸。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種封裝技術，尤指一種半導體封裝件及其製法。
隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而為提升電性功能及節省封裝空間，遂開發出不同的立體封裝技術，例如，扇出式封裝堆疊(Fan Out Package on package，簡稱FO PoP)等，以配合各種晶片上大幅增加之輸入/出埠數量，進而將不同功能之積體電路整合於單一封裝結構，此種封裝方式能發揮系統封裝(SiP)異質整合特性，可將不同功用之電子元件，例如：記憶體、中央處理器、繪圖處理器、影像應用處理器等，藉由堆疊設計達到系統的整合，適合應用於輕薄型各種電子產品。
第1圖係為習知用於PoP之半導體封裝件1的剖面示意圖。如第1圖所示，該半導體封裝件1係包括一具有至少一線路層101之封裝基板10，且以覆晶方式結合一半導體元件11於該線路層101上。
具體地，該半導體元件11具有相對之作用面11a與非作用面11b，該作用面11a具有複數電極墊110，以藉由複數如銲錫凸塊12電性連接該電極墊110與該線路層101，並形成底膠13於該半導體元件11與該線路層101之間，以包覆該些銲錫凸塊12。
再者，該半導體元件11形成有一封裝膠體15於該封裝基板10上，以包覆該底膠13及該半導體元件11，且形成複數導電通孔14於該封裝膠體15中，以令該導電通孔14之端面外露於該封裝膠體15，俾供後續藉由銲球(圖略)結合一如中介板或封裝基板等之電子裝置(圖略)。
然而，習知半導體封裝件1中，係以該導電通孔14之外露端面作為外接點，故當該外接點之數量增加時，該導電通孔14之間的間距需縮小，此時各該導電通孔14之端面上之銲球之間容易發生橋接(bridge)。
再者，若習知半導體封裝件1需要更多功能時，該封裝基板10上需以並排(side by side)方式設置更多種類之半導體元件11，此時需增加該封裝基板10之設置面積，因而導致該半導體封裝件1的尺寸增大。
因此，如何克服習知技術之種種缺點，實為目前各界亟欲解決之技術問題。
鑒於上述習知技術之缺失，本發明提供一種電子封裝件，係包括：第一線路結構，係具有相對之第一側與第二側，且該第一側上形成有至少一電性連接該第一線路結構 之導電柱；堆疊結構，係設於該第一線路結構之第一側上，其中，該堆疊結構包含有第一電子元件、及結合並電性連接至該第一電子元件之第二電子元件與至少一導電體；包覆層，係形成於該第一線路結構之第一側上，以令該包覆層包覆該堆疊結構與該導電柱，且令該導電柱之端面外露於該包覆層；以及第二線路結構，係形成於該包覆層上且電性連接該導電柱。
本發明復提供一種電子封裝件之製法，係包括：提供一堆疊結構與一第一線路結構，其中，該堆疊結構包含有第一電子元件、及結合並電性連接至該第一電子元件之第二電子元件與至少一導電體，而該第一線路結構具有相對之第一側與第二側，且該第一側上形成有至少一電性連接該第一線路結構之導電柱；將該堆疊結構設於該第一線路結構之第一側上；形成包覆層於該第一線路結構之第一側上，以令該包覆層包覆該堆疊結構與該導電柱，且令該導電柱之端面外露於該包覆層；以及形成第二線路結構於該包覆層上，且令該第二線路結構電性連接該導電柱。
前述之電子封裝件及其製法中，該堆疊結構以其第一電子元件設於該第一線路結構之第一側上。例如，該導電體之部分表面外露於該包覆層，使該第二線路結構電性連接該導電體；或者，該第二電子元件之部分表面外露於該包覆層，使該第二線路結構接觸該第二電子元件。
前述之電子封裝件及其製法中，該堆疊結構以其導電體設於該第一線路結構之第一側上，且該導電體電性連接 該第一線路結構。例如，該第一電子元件包覆於該包覆層中；或者，該第一線路結構之第一側上復形成有至少一導電凸塊，以令該導電體結合至該導電凸塊上。
前述之電子封裝件及其製法中，該導電柱之表面係形成有表面處理層。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該第一線路結構之第二側上。
前述之電子封裝件及其製法中，復包括形成複數導電元件於該第二線路結構上。
由上可知，本發明之電子封裝件及其製法，主要藉由該堆疊結構之設計，以利於整合多種晶片於單一封裝件中，且能縮小該電子封裝件之尺寸。
再者，藉由在該堆疊結構之上、下方形成第一與第二線路結構，而無需使用傳統的封裝基板，故可減少該電子封裝件之厚度，並降低生產成本。
另外，藉由該第一與第二線路結構之接觸墊(即該第一與第二線路重佈層之外露表面)作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距的需求，且能避免各該導電元件之間發生橋接。
1‧‧‧半導體封裝件
10‧‧‧封裝基板
101,201‧‧‧線路層
11‧‧‧半導體元件
11a,21a‧‧‧作用面
11b,21b‧‧‧非作用面
110,210‧‧‧電極墊
12,211‧‧‧銲錫凸塊
13,212‧‧‧底膠
14‧‧‧導電通孔
15‧‧‧封裝膠體
2,2’,3,3’‧‧‧電子封裝件
2a‧‧‧堆疊結構
20‧‧‧第一電子元件
20a‧‧‧基板本體
20b‧‧‧電性連接墊
200‧‧‧介電層
202‧‧‧結合層
21‧‧‧第二電子元件
22‧‧‧導電體
23,33‧‧‧第一線路結構
23a,33a‧‧‧第一側
23b,33b‧‧‧第二側
230,330‧‧‧第一絕緣層
231,331‧‧‧第一線路重佈層
24‧‧‧導電柱
25,25’‧‧‧包覆層
26,36‧‧‧第二線路結構
260,260’‧‧‧第二絕緣層
261,261’,361‧‧‧第二線路重佈層
27a‧‧‧第一導電元件
27b‧‧‧第二導電元件
270‧‧‧凸塊底下金屬層
28‧‧‧第一絕緣保護層
280‧‧‧第一開孔
32‧‧‧銲錫材
3300‧‧‧開孔
332‧‧‧導電凸塊
34‧‧‧表面處理層
38‧‧‧第二絕緣保護層
380‧‧‧第二開孔
4‧‧‧電子裝置
9‧‧‧承載板
90‧‧‧離型層
S‧‧‧切割路徑
第1圖係為習知半導體封裝件的剖面示意圖；第2A至2G圖係為本發明之電子封裝件之製法之第一實施例的剖面示意圖；其中，第2D’及2G’圖係為第2D及2G圖之其它實施態樣示意圖；以及 第3A至3F圖係為本發明之電子封裝件之製法之第二實施例的剖面示意圖；其中，第3B’及3F’圖係為第3B及3F圖之其它實施態樣示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2G圖係為本發明之電子封裝件2之製法之第一實施例的剖面示意圖。
如第2A及2B圖所示，提供一堆疊結構2a，該堆疊結構2a包含一第一電子元件20、結合於該第一電子元件20上之第二電子元件21及複數導電體22，該第二電子元件21與該些導電體22電性連接該第一電子元件20。
於本實施例中，該第一電子元件20係為半導體元件，其包含一基板本體20a、至少一介電層200與形成於該介電層200上之線路層201，且該第一電子元件20以其線路層201電性連接該第二電子元件21與該些導電體22。需注意，實際情況中，該基板本體20a之內部具有佈線層(圖略)，且該佈線層設有複數電性連接墊20b，以電性連接該線路層201。有關該第一電子元件20之種類繁多，並不限於上述。
再者，該第二電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該第二電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，且該電極墊210以覆晶方式藉由複數如銲錫凸塊211電性連接該線路層201，並形成底膠212於該第二電子元件21與該線路層201之間，以包覆該些銲錫凸塊211。
又，該導電體22係為如銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)，但不限於此。
另外，於製作該堆疊結構2a時，先於該基板本體20a上進行線路重佈層(redistribution layer，簡稱RDL)製程以製作該介電層200與該線路層201，再於該線路層201上製作該些導電體22，最後以覆晶方式結合該第二電子元件21至該線路層201上。
如第2B圖所示，亦提供一設於承載板9上之第一線路結構23，該第一線路結構23具有相對之第一側23a與第二側23b，該第一側23a上形成有複數導電柱24，且該第二側23b結合至該承載板9上。
於本實施例中，該第一線路結構23係包括至少一第一絕緣層230與設於該第一絕緣層230內之至少一第一線路重佈層(RDL)231。
再者，形成該第一線路重佈層231之材質係為銅，且形成該第一絕緣層230之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)之介電材。
又，該導電柱24設於該第一線路重佈層231上以電性連接該第一線路重佈層231，且形成該導電柱24之材質係為如銅之金屬材或銲錫材。
另外，該承載板9係為如玻璃之半導體材質之圓形板體，其上以塗佈方式形成有一離型層90，以供該第一絕緣層230設於該離型層90上。
如第2C圖所示，將該堆疊結構2a設於該第一線路結構23之第一側23a上。
於本實施例中，該堆疊結構2a以其第一電子元件20設於該第一線路結構23之第一側23a上。具體地，該第一電子元件20係以該基板本體20a藉由一結合層202黏固於該第一絕緣層230上。例如，先於該基板本體20a下側形成該結合層202(如第2B圖所示)，再將該基板本體20a黏固於該第一絕緣層230上。應可理解地，亦可先於該第 一絕緣層230上形成該結合層202，再將該基板本體20a黏固於該結合層202上。
如第2D圖所示，形成一包覆層25於該第一線路結構23之第一側23a上，以令該包覆層25包覆該堆疊結構2a與該些導電柱24，再藉由整平製程，令該導電柱24之端面外露於該包覆層25。
於本實施例中，該包覆層25係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構23之第一側23a上。
再者，經由整平製程後，該導電體22之部分表面係外露於該包覆層25。或者，如第2D’圖所示，該第二電子元件21之部分表面(即該非作用面21b)亦一併外露於該包覆層25’。
又，該整平製程係藉由研磨方式，移除該導電柱24之部分材質與該包覆層25之部分材質(必要時，移除該導電體22之部分材質，如第2D’圖所示)。
如第2E圖所示，接續第2D圖之製程，形成一第二線路結構26於該包覆層25上，且該第二線路結構26電性連接該些導電柱24與該些導電體22。
於本實施例中，該第二線路結構26係包括複數第二絕緣層260、及設於該第二絕緣層260內之複數第二線路重佈層261，且最外層之第二絕緣層260’可作為防銲層，以令最外層之第二線路重佈層261’外露於該防銲層。或者，該第二線路結構26亦可僅包括單一第二絕緣層260及單一 第二線路重佈層261。
再者，形成該第二線路重佈層261,261’之材質係為銅，且形成該第二絕緣層260,260’之材質係為如聚對二唑苯(PBO)之介電材。
又，形成複數如銲球之第二導電元件27b於最外層之第二線路重佈層261’上。
另外，亦可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於最外層之第二線路重佈層261’上，以利於結合該第二導電元件27b。
如第2F圖所示，移除該承載板9及其上之離型層90。 接著，形成一第一絕緣保護層28於該第一線路結構23之第二側23b上之第一絕緣層230上，並外露出該第一線路重佈層231。
於本實施例中，該第一絕緣保護層28係為防銲層，且形成複數第一開孔280於該第一絕緣保護層28與該第一絕緣層230上，以令該第一線路重佈層231外露於該些第一開孔280。
如第2G圖所示，沿如第2F圖所示之切割路徑S進行切單製程，以完成本發明之電子封裝件2，並可形成複數如銲球之第一導電元件27a於該第一線路結構23之第二側23b上，俾供後續接置如封裝結構或其它結構(如電路板或中介板)之電子裝置4。
於本實施例中，該些第一導電元件27a係設於該第一線路重佈層231上以電性連接該第一線路重佈層231。
再者，若接續第2D’圖之製程，將得到如第2G’圖所示之電子封裝件2’，其中，該第二線路結構26(第二絕緣層260或第二線路重佈層261)接觸該第二電子元件21之非作用面21b。
因此，本發明之製法係藉由將複數晶片(即第一與第二電子元件20,21)進行堆疊，以製成該堆疊結構2a，使該電子封裝件2,2’內具有多種功能之晶片，故相較於習知技術，本發明之電子封裝件2,2’不僅可提供更多功能，且可縮小該電子封裝件2,2’之尺寸。
再者，該堆疊結構2a之上、下側均形成有線路結構(即該第一與第二線路結構23,26)，因而無需使用習知封裝基板，故可減少該電子封裝件2,2’之厚度，並降低生產成本(即免用習知封裝基板)。
另外，藉由該第一與第二線路結構23,26之接觸墊(即外露於該第一絕緣保護層28與第二絕緣層260’之第一與第二線路重佈層231,261’)作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距的需求，且能避免各該第一導電元件27a之間或各該第二導電元件27b之間發生橋接。
第3A至3F圖係為本發明之電子封裝件3之製法之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於堆疊結構2a之設置方式，故相同處不再贅述。
如第3A及3B圖所示，將該堆疊結構2a以其導電體22設於該第一線路結構33之第一側33a上。
於本實施例中，該第一線路結構33係包括至少一第一絕緣層330與至少一第一線路重佈層331，且該些導電體22電性連接該第一線路重佈層331。具體地，該些導電體22係藉由銲錫材32結合至該第一線路重佈層331上。
再者，於另一實施例中，如第3B’圖所示，該第一線路結構33之第一側33a上復形成有複數導電凸塊332，以供該導電體22對位結合至該導電凸塊332上。
又，該導電柱24之表面可形成有一表面處理層34，如第3B’圖所示，其中，形成該表面處理層34之材質係為鎳、鈀、金材、(Ni/Pd/Au)之合金、或有機可銲保護材(Organic Solderability Preservatives，簡稱OSP)。具體地，本實施例係以有機可銲保護材(OSP)製作該表面處理層34。
如第3C圖所示，接續第3B圖之製程，形成一包覆層25於該第一線路結構33之第一側33a上，以令該包覆層25包覆該堆疊結構2a與該些導電柱24，再藉由薄化該包覆層25之製程，令該導電柱24之端面外露於該包覆層25，但該第一電子元件20包覆於該包覆層25中而未外露於該包覆層25之表面。
如第3D圖所示，形成一第二線路結構36於該包覆層25上，且該第二線路結構36電性連接該些導電柱24。
於本實施例中，該第二線路結構36係包括一第二線路重佈層361，且該第二線路結構36復具有一外露出該第二線路重佈層361之第二絕緣保護層38。例如，該第二絕緣 保護層38係為防銲層，且該第二絕緣保護層38形成有複數第二開孔380以外露該第二線路重佈層361。
如第3E圖所示，先移除該承載板9及其上之離型層90，再形成複數如銲球之第一導電元件27a於該第一線路結構33之第二側33b上。
於本實施例中，該些第一導電元件27a係設於該第一線路重佈層331上以電性連接該第一線路重佈層331。具體地，形成複數開孔3300於該第一絕緣層330上，以令該第一線路重佈層231外露於該些開孔3300，俾供該些第一導電元件27a設於外露出該開孔3300中之第一線路重佈層331上。
如第3F圖所示，沿如第3E圖所示之切割路徑S進行切單製程，以完成本發明之電子封裝件3，且形成複數如銲球之第二導電元件27b於該第二線路重佈層361上，俾供後續接置如封裝結構或其它結構(如電路板或中介板)之電子裝置4。
再者，若接續第3B’圖之製程，將得到如第3F’圖所示之電子封裝件3’。
因此，本發明之製法藉由先將複數晶片進行堆疊，以製成該堆疊結構2a，使該電子封裝件3,3’內具有多種功能之晶片，故相較於習知技術，本發明之電子封裝件3,3’不僅可提供更多功能，且可縮小該電子封裝件3,3’之尺寸。
再者，藉由在該堆疊結構2a之上、下方形成線路結構(即該第一與第二線路結構33,36)，而無需使用傳統的封 裝基板，故可減少該電子封裝件3,3’之厚度，並降低生產成本。
另外，藉由該第一與第二線路結構33,36之接觸墊(即該第一與第二線路重佈層331,361之外露表面)作為外接點，可利於控制各該接觸墊之間的距離，以符合細間距(fine pitch)的需求，且能避免各該第一導電元件27a之間或各該第二導電元件27b之間發生橋接。
本發明亦提供一種電子封裝件2,2’,3,3’，其包括：一第一線路結構23,33、一堆疊結構2a、一包覆層25,25’以及一第二線路結構26,36。
所述之第一線路結構23,33係具有相對之第一側23a,33a與第二側23b,33b，該第一側23a,33a上形成有複數導電柱24，且該導電柱24電性連接該第一線路結構23,33。
所述之堆疊結構2a係設於該第一線路結構23,33之第一側23a,33a上，且該堆疊結構2a包含一第一電子元件20、結合於該第一電子元件20上之第二電子元件21及複數導電體22，且該第二電子元件21與該些導電體22電性連接該第一電子元件20。
所述之包覆層25,25’係形成於該第一線路結構23之第一側23a上，以令該包覆層25,25’包覆該堆疊結構2a與該些導電柱24，且令該導電柱24之端面外露於該包覆層25,25’。
所述之第二線路結構26,36係形成於該包覆層25,25’上，且該第二線路結構26,36電性連接該導電柱24。
於一電子封裝件2,2’之實施例中，該堆疊結構2a以其第一電子元件20設於該第一線路結構23之第一側23a上。於其中一實施例中，該導電體22之部分表面外露於該包覆層25,25’，使該第二線路結構26電性連接該導電體22。於另一實施例中，該第二電子元件21之部分表面外露於該包覆層25’，使該第二線路結構26接觸該第二電子元件21。
於一電子封裝件3,3’之實施例中，該堆疊結構2a以其第二電子元件21與該導電體22設於該第一線路結構33之第一側33a上，且該第一電子元件20未外露於該包覆層25之表面。於其中一實施例中，該第一線路結構33之第一側33a上復形成有複數導電凸塊332，以令該導電體22結合至該導電凸塊332上。
於一實施例中，該導電柱24之表面係形成有表面處理層34。
於一實施例中，該電子封裝件2,3,3’復包括複數導電元件27a，係形成於該第一線路結構23,33之第二側23b,33b上。
於一實施例中，該電子封裝件2,2’,3復包括複數導電元件27b，係形成於該第二線路結構26,36上。
綜上所述，本發明之電子封裝件及其製法，係藉由該堆疊結構之設計，以整合多種晶片於單一封裝件中，不僅使封裝件的尺寸較小，且能增加外接點之數量，並當應用於細間距產品時，可避免各該導電元件之間發生橋接。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
2a‧‧‧堆疊結構
20‧‧‧第一電子元件
21‧‧‧第二電子元件
22‧‧‧導電體
23‧‧‧第一線路結構
23a‧‧‧第一側
23b‧‧‧第二側
231‧‧‧第一線路重佈層
24‧‧‧導電柱
25‧‧‧包覆層
26‧‧‧第二線路結構
27a‧‧‧第一導電元件
27b‧‧‧第二導電元件
4‧‧‧電子裝置

Claims (20)

  1. 一種電子封裝件，包括：第一線路結構，係具有相對之第一側與第二側，且該第一側上形成有至少一電性連接該第一線路結構之導電柱；堆疊結構，係設於該第一線路結構之第一側上，其中，該堆疊結構包含有第一電子元件、及結合並電性連接至該第一電子元件之第二電子元件與至少一導電體；包覆層，係形成於該第一線路結構之第一側上，以令該包覆層包覆該堆疊結構與該導電柱，且令該導電柱之端面外露於該包覆層；以及第二線路結構，係形成於該包覆層上且電性連接該導電柱。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該堆疊結構以其第一電子元件設於該第一線路結構之第一側上。
  3. 如申請專利範圍第2項所述之電子封裝件，其中，該導電體之部分表面外露於該包覆層，使該第二線路結構電性連接該導電體。
  4. 如申請專利範圍第2項所述之電子封裝件，其中，該第二電子元件之部分表面外露於該包覆層，使該第二線路結構接觸該第二電子元件。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該 堆疊結構以其導電體設於該第一線路結構之第一側上，且該導電體電性連接該第一線路結構。
  6. 如申請專利範圍第5項所述之電子封裝件，其中，該第一電子元件包覆於該包覆層中。
  7. 如申請專利範圍第5項所述之電子封裝件，其中，該第一線路結構之第一側上復形成有至少一導電凸塊，以令該導電體結合至該導電凸塊上。
  8. 如申請專利範圍第1項所述之電子封裝件，其中，該導電柱之表面係形成有表面處理層。
  9. 如申請專利範圍第1項所述之電子封裝件，復包括複數導電元件，係形成於該第一線路結構之第二側上。
  10. 如申請專利範圍第1項所述之電子封裝件，復包括複數導電元件，係形成於該第二線路結構上。
  11. 一種電子封裝件之製法，包括：提供一堆疊結構與一第一線路結構，其中，該堆疊結構包含有第一電子元件、及結合並電性連接至該第一電子元件之第二電子元件與至少一導電體，而該第一線路結構具有相對之第一側與第二側，且該第一側上形成有至少一電性連接該第一線路結構之導電柱；將該堆疊結構設於該第一線路結構之第一側上；形成包覆層於該第一線路結構之第一側上，以令該包覆層包覆該堆疊結構與該導電柱，且令該導電柱之端面外露於該包覆層；以及 形成第二線路結構於該包覆層上，且令該第二線路結構電性連接該導電柱。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該堆疊結構以其第一電子元件設於該第一線路結構之第一側上。
  13. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該導電體之部分表面外露於該包覆層，使該第二線路結構電性連接該導電體。
  14. 如申請專利範圍第12項所述之電子封裝件之製法，其中，該第二電子元件之部分表面外露於該包覆層，使該第二線路結構接觸該第二電子元件。
  15. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該堆疊結構以其導電體設於該第一線路結構之第一側上，且該導電體電性連接該第一線路結構。
  16. 如申請專利範圍第15項所述之電子封裝件之製法，其中，該第一電子元件包覆於該包覆層中。
  17. 如申請專利範圍第15項所述之電子封裝件之製法，其中，該第一線路結構之第一側上復形成有至少一導電凸塊，以令該導電體結合至該導電凸塊上。
  18. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該導電柱之表面係形成有表面處理層。
  19. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成複數導電元件於該第一線路結構之第二側上。
  20. 如申請專利範圍第11項所述之電子封裝件之製法，復包括形成複數導電元件於該第二線路結構上。
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