JPH0616521B2 - 半導体装置 - Google Patents
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- JPH0616521B2 JPH0616521B2 JP61125108A JP12510886A JPH0616521B2 JP H0616521 B2 JPH0616521 B2 JP H0616521B2 JP 61125108 A JP61125108 A JP 61125108A JP 12510886 A JP12510886 A JP 12510886A JP H0616521 B2 JPH0616521 B2 JP H0616521B2
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- semiconductor device
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、突起電極を介在さ
せて半導体チップを搭載基板に搭載する半導体装置に適
用して有効な技術に関する。
せて半導体チップを搭載基板に搭載する半導体装置に適
用して有効な技術に関する。
フェースダウウンボンディング方式を採用する半導体装
置は、第１５図（要部断面図）で示すように構成されて
いる。つまり、半導体装置は、搭載基板１の搭載面の電
極１Ａと半導体チップ２の素子面の電極２Ａとの間に突
起電極３を介在させ、半導体チップ２の搭載基板１に搭
載している。突起電極３は、例えば半田材料で構成され
ている。
置は、第１５図（要部断面図）で示すように構成されて
いる。つまり、半導体装置は、搭載基板１の搭載面の電
極１Ａと半導体チップ２の素子面の電極２Ａとの間に突
起電極３を介在させ、半導体チップ２の搭載基板１に搭
載している。突起電極３は、例えば半田材料で構成され
ている。
この種の半導体装置は、次の製造方法で形成される。
まず、半導体チップ２の電極２Ａ上に、図示しないバリ
アメタル層を介在させて、突起電極３を形成する。突起
電極３は、半田メッキ法、半田浸し法若しくは半田蒸着
法で形成する。
アメタル層を介在させて、突起電極３を形成する。突起
電極３は、半田メッキ法、半田浸し法若しくは半田蒸着
法で形成する。
次に、搭載基板１の電極１Ａ上に前記突起電極３を接触
させ、搭載基板１の搭載面の中心点に半導体チップ２の
素子面の中心点を一致させ、搭載基板１と半導体チップ
２との位置合せを行う。電極１Ａと突起電極３とは、前
述と同様に、図示しないバリアメタル層を介在させて接
触させる。
させ、搭載基板１の搭載面の中心点に半導体チップ２の
素子面の中心点を一致させ、搭載基板１と半導体チップ
２との位置合せを行う。電極１Ａと突起電極３とは、前
述と同様に、図示しないバリアメタル層を介在させて接
触させる。
次に、リフロー工程すなわち全体を加熱して突起電極３
を溶融させる熱処理工程を施す。このリフロー工程によ
って、突起電極３と電極１Ａ，２Ａの夫々とを電気的に
接続し、半導体チップ２は搭載基板１に搭載される。リ
フロー工程は、位置合せが行われた搭載基板１と半導体
チップ２とを自動的に搬送ベルトで搬送し、この搬送中
に配設された電気炉内で行われる。
を溶融させる熱処理工程を施す。このリフロー工程によ
って、突起電極３と電極１Ａ，２Ａの夫々とを電気的に
接続し、半導体チップ２は搭載基板１に搭載される。リ
フロー工程は、位置合せが行われた搭載基板１と半導体
チップ２とを自動的に搬送ベルトで搬送し、この搬送中
に配設された電気炉内で行われる。
前述のリフロー工程において、突起電極３の酸化を防止
するために使用されるフラックスが流動や沸騰を生じ、
半導体チップ２に第１６図（要部断面図）に示す外力Ｆ
が生じる。また、リフロー工程において、搬送ベルトの
振動によって外力Ｆが生じる。このため、リフロー工程
後に、電極１Ａと電極２Ａとにずれ量δのずれを生じ、
搭載基板１の搭載面の中心点と半導体チップ２の素子面
の中心点との位置合せを精度良く行うことができない。
前記ずれ量δ、すなわち搭載基板１と半導体チップ２の
夫々の中心点のずれ量は、突起電極３の寸法や形状に依
存するが、概ね数十〜数百［μｍ］にも達する。
するために使用されるフラックスが流動や沸騰を生じ、
半導体チップ２に第１６図（要部断面図）に示す外力Ｆ
が生じる。また、リフロー工程において、搬送ベルトの
振動によって外力Ｆが生じる。このため、リフロー工程
後に、電極１Ａと電極２Ａとにずれ量δのずれを生じ、
搭載基板１の搭載面の中心点と半導体チップ２の素子面
の中心点との位置合せを精度良く行うことができない。
前記ずれ量δ、すなわち搭載基板１と半導体チップ２の
夫々の中心点のずれ量は、突起電極３の寸法や形状に依
存するが、概ね数十〜数百［μｍ］にも達する。
この程度のずれ量δは、単に搭載基板１と半導体チップ
２の電気的な接続を目的とする半導体装置においては問
題とならない。しかしながら、半導体チップ２がレーザ
等の発光素子若しくはフォトダイオード等の受光素子を
有し、かつ、搭載基板１が光ファイバー，光導波波等の
光信号を伝達経路を有する場合は問題になる。発光素子
若しくは受光素子と伝達経路との間で光信号の伝達を行
うためには、数［μｍ］程度の位置合せ精度が必要とさ
れるためである。つまり、前述のように、大きなずれ量
δを生じるので、半導体装置は、電気的な接続を行える
が、高精度に位置合せを行うことができないという問題
を生じる。
２の電気的な接続を目的とする半導体装置においては問
題とならない。しかしながら、半導体チップ２がレーザ
等の発光素子若しくはフォトダイオード等の受光素子を
有し、かつ、搭載基板１が光ファイバー，光導波波等の
光信号を伝達経路を有する場合は問題になる。発光素子
若しくは受光素子と伝達経路との間で光信号の伝達を行
うためには、数［μｍ］程度の位置合せ精度が必要とさ
れるためである。つまり、前述のように、大きなずれ量
δを生じるので、半導体装置は、電気的な接続を行える
が、高精度に位置合せを行うことができないという問題
を生じる。
本発明の目的は、突起電極を介在させて、半導体チップ
を搭載基板に搭載する半導体装置において、半導体チッ
プと搭載基板とを電気的に接続すると共に、両者を高精
度に位置合せすることが可能な技術を提供することにあ
る。
を搭載基板に搭載する半導体装置において、半導体チッ
プと搭載基板とを電気的に接続すると共に、両者を高精
度に位置合せすることが可能な技術を提供することにあ
る。
本発明の他の目的は、簡単な構成で前記目的を達成する
ことが可能な記述を提供することにある。
ことが可能な記述を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の以下の記述及び添付図面によって説明する。
明細書の以下の記述及び添付図面によって説明する。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
本発明は、半導体チップの第１電極と搭載基板の第２電
極との間に突起電極を介在させ、前記半導体チップを搭
載基板に搭載する半導体装置において、前記半導体チッ
プの第１電極の配設位置を、前記突起電極のリフロー後
に生じる復元力が、前記半導体チップの中心点と搭載基
板の中心点とが実質的に一致する方向に作用するよう
に、前記搭載基板の第２電極の配設位置に対してずらし
たことを特徴とするものである。
極との間に突起電極を介在させ、前記半導体チップを搭
載基板に搭載する半導体装置において、前記半導体チッ
プの第１電極の配設位置を、前記突起電極のリフロー後
に生じる復元力が、前記半導体チップの中心点と搭載基
板の中心点とが実質的に一致する方向に作用するよう
に、前記搭載基板の第２電極の配設位置に対してずらし
たことを特徴とするものである。
前述の手段によれば、リフロー工程で生じる外力によっ
て、半導体チップの中心点と搭載基板の中心点とにずれ
を生じても、前記突起電極の復元力が夫々の中心点を実
質的に一致するように作用するので、両者を電気的に接
続すると共に、高精度の位置合せをすることができる。
て、半導体チップの中心点と搭載基板の中心点とにずれ
を生じても、前記突起電極の復元力が夫々の中心点を実
質的に一致するように作用するので、両者を電気的に接
続すると共に、高精度の位置合せをすることができる。
以下、本発明の一実施例について、図面を用いて具体的
に説明する。
に説明する。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の実施例Ｉである半導体装置の概略構成を第１図
（半導体チップ側から見た平面図）で示し、第１図のII
−II線で切った断面を第２図で示す。
（半導体チップ側から見た平面図）で示し、第１図のII
−II線で切った断面を第２図で示す。
第１図及び第２図に示すように、半導体装置は、搭載基
板４の搭載面に形成された電極４Ａと半導体チップ５の
素子面に形成された電極５Ａとの間に突起電極６を介在
させ、半導体チップ５の搭載基板４に搭載している。
板４の搭載面に形成された電極４Ａと半導体チップ５の
素子面に形成された電極５Ａとの間に突起電極６を介在
させ、半導体チップ５の搭載基板４に搭載している。
半導体チップ５は、レーザ等の発光素子若しくはフォト
ダイオード，フォトトランジス等の受光素子が構成され
ている。半導体チップ５は、例えば、シリコン，ガリウ
ム・ヒ素等で構成されている。
ダイオード，フォトトランジス等の受光素子が構成され
ている。半導体チップ５は、例えば、シリコン，ガリウ
ム・ヒ素等で構成されている。
半導体チップ５を搭載する部分の搭載基板４には、光信
号を伝達する光ファイバー，光導波路からなる光信号伝
達経路の光信号受光部又は光信号発光部が搭載されてい
る。この光信号受光部若しくは光信号発光部は、前記半
導体チップ５の発光素子からの光信号を入力する。若し
くは受光素子に光信号を出力するように構成されてい
る。搭載基板４として、例えば、シリコン，炭化シリコ
ン，セラミック等で構成されている。
号を伝達する光ファイバー，光導波路からなる光信号伝
達経路の光信号受光部又は光信号発光部が搭載されてい
る。この光信号受光部若しくは光信号発光部は、前記半
導体チップ５の発光素子からの光信号を入力する。若し
くは受光素子に光信号を出力するように構成されてい
る。搭載基板４として、例えば、シリコン，炭化シリコ
ン，セラミック等で構成されている。
突起電極６は、電極４Ａ、５Ａの夫々に接続される部分
よりも中心部分の断面々積が大きな太鼓型形状で、その
断面形状が円形状で構成されている。突起電極６は、例
えばＳｕ，Ｐｂの夫々、若しくはＳｕ，Ｐｂ，Ｉｎの夫
々を主成分とする半田材料で構成されている。
よりも中心部分の断面々積が大きな太鼓型形状で、その
断面形状が円形状で構成されている。突起電極６は、例
えばＳｕ，Ｐｂの夫々、若しくはＳｕ，Ｐｂ，Ｉｎの夫
々を主成分とする半田材料で構成されている。
搭載基板４の電極４Ａ、半導体チップ５の電極５Ａの夫
々と突起電極６との接続は、第３図（要部拡大断面図）
に示すように、夫々、バリアメタル層４Ｂ，５を介在し
て行われる。バリアメタル層４Ｂ，５Ｂは、例えば、突
起電極６側からＡｕ，Ｃｕ，Ｔｉを順次重ね合せた３層
構造で構成されている。Ａｕは、主に、Ｃｕの酸化防止
と、突起電極６とのぬれ性を向上する。Ｃｕは、主に、
ＡｕとＴｉとのぬれ性を向上する。Ｔｉは、主に、電極
４Ａ、５Ａの夫々の腐食を防止するバリアメタル層とし
て働く。
々と突起電極６との接続は、第３図（要部拡大断面図）
に示すように、夫々、バリアメタル層４Ｂ，５を介在し
て行われる。バリアメタル層４Ｂ，５Ｂは、例えば、突
起電極６側からＡｕ，Ｃｕ，Ｔｉを順次重ね合せた３層
構造で構成されている。Ａｕは、主に、Ｃｕの酸化防止
と、突起電極６とのぬれ性を向上する。Ｃｕは、主に、
ＡｕとＴｉとのぬれ性を向上する。Ｔｉは、主に、電極
４Ａ、５Ａの夫々の腐食を防止するバリアメタル層とし
て働く。
この半導体装置は、第１図及び第２図に示すように、半
導体チップ５の電極５Ａの配設位置を、搭載基板４の電
極４Ａの配設位置に対して、半導体チップ５の中心点Ｐ
１方向に、所定のずれ量αだけずらして構成されてい
る。換言すれば、搭載基板４の電極４Ａの配設位置は、
半導体チップ５の電極５Ａの配設位置に対して、半導体
チップ５の中心点Ｐ１（又は搭載基板４の中心点Ｐ２）
方向と反対方向に、所定のずれ量αだけずらして構成さ
れている。配設位置をずらした電極４Ａ，電極５Ａの夫
々に接続される突起電極６は、傾いた（後述する水平面
とのなす角度θを有する）状態に構成される。
導体チップ５の電極５Ａの配設位置を、搭載基板４の電
極４Ａの配設位置に対して、半導体チップ５の中心点Ｐ
１方向に、所定のずれ量αだけずらして構成されてい
る。換言すれば、搭載基板４の電極４Ａの配設位置は、
半導体チップ５の電極５Ａの配設位置に対して、半導体
チップ５の中心点Ｐ１（又は搭載基板４の中心点Ｐ２）
方向と反対方向に、所定のずれ量αだけずらして構成さ
れている。配設位置をずらした電極４Ａ，電極５Ａの夫
々に接続される突起電極６は、傾いた（後述する水平面
とのなす角度θを有する）状態に構成される。
このように構成される半導体装置は、第４図（半導体装
置の模写図）に示すように、単純なバネ系のモデルに置
き換えることができる。
置の模写図）に示すように、単純なバネ系のモデルに置
き換えることができる。
符号６を符してバネで置き換えた突起電極６は、リフロ
ー工程中で溶融した状態を示している。搭載基板４，半
導体チップ５の夫々は剛体と見なすことができる。搭載
基板４の搭載面方向若しくは半導体チップ５の素子面方
向、すなわち水平面方向の突起電極６のバネ定数ｋ’
は、突起電極６のバネ定数をｋ、バネと水平面とのなす
角度をθとすると、次式＜１＞で表わすことができる。
ー工程中で溶融した状態を示している。搭載基板４，半
導体チップ５の夫々は剛体と見なすことができる。搭載
基板４の搭載面方向若しくは半導体チップ５の素子面方
向、すなわち水平面方向の突起電極６のバネ定数ｋ’
は、突起電極６のバネ定数をｋ、バネと水平面とのなす
角度をθとすると、次式＜１＞で表わすことができる。
ｋ’＝ｋ ｃｏｓ2θ ……＜１＞ 第４図に示すモデル化された半導体装置は、バネ定数
ｋ’の２つのバネが水平面方向に並列に接続された状態
であり、全体の水平面方向のバネ定数Ｋは、次式＜２＞
で表わすことができる。
ｋ’の２つのバネが水平面方向に並列に接続された状態
であり、全体の水平面方向のバネ定数Ｋは、次式＜２＞
で表わすことができる。
Ｋ＝２ｋ’ ……＜２＞ したがって、搭載基板４の中心点Ｐ２と半導体チップ５
の中心点Ｐ１とのずれ量δは、リフロー工程において生
じる水平面方向に作用する外力をＦとすると、次式＜３
＞で表わすことができる。
の中心点Ｐ１とのずれ量δは、リフロー工程において生
じる水平面方向に作用する外力をＦとすると、次式＜３
＞で表わすことができる。
δ，Ｆ／Ｋ ……＜３＞ 式＜１＞乃至＜３＞は、外力Ｆが一定の場合、水平面と
なす角度θが大きくなる程、バネ定数Ｋが大きくなり、
ずれ量δを小さくできることを意味する。つまり、半導
体チップ５の電極５Ａの配設位置を、搭載基板４の電極
４Ａの配設位置に対して、半導体チップ５の中心点Ｐ１
方向に大きくずらす程（ずれ量αを大きくする程）、外
力Ｆによるずれ量δを小さくすることができる。したが
って、半導体装置は、搭載基板４の中心点Ｐ２と半導体
チップ５の中心点Ｐ１とを実質的的に一致するように、
突起電極６の復元力（第１図において矢印Ａ方向に作用
する力）が作用するように構成されている。この突起電
極６の復元力は、リフロー工程後に自動的に作用する。
なす角度θが大きくなる程、バネ定数Ｋが大きくなり、
ずれ量δを小さくできることを意味する。つまり、半導
体チップ５の電極５Ａの配設位置を、搭載基板４の電極
４Ａの配設位置に対して、半導体チップ５の中心点Ｐ１
方向に大きくずらす程（ずれ量αを大きくする程）、外
力Ｆによるずれ量δを小さくすることができる。したが
って、半導体装置は、搭載基板４の中心点Ｐ２と半導体
チップ５の中心点Ｐ１とを実質的的に一致するように、
突起電極６の復元力（第１図において矢印Ａ方向に作用
する力）が作用するように構成されている。この突起電
極６の復元力は、リフロー工程後に自動的に作用する。
電極４Ａの配設位置と電極５Ａの配設位置とのずれ量α
と、外力Ｆが加わった場合に外力Ｆと反対方向に作用す
る突起電極６の復元力との関係を第５図に示す。第５図
は、突起電極６とし半田材料を用い、突起電極６の形状
を考慮して厳密に解析した結果を示している。
と、外力Ｆが加わった場合に外力Ｆと反対方向に作用す
る突起電極６の復元力との関係を第５図に示す。第５図
は、突起電極６とし半田材料を用い、突起電極６の形状
を考慮して厳密に解析した結果を示している。
第５図に示すように、搭載基板４の電極４Ａの配設位置
と半導体チップ５の電極５Ａの配設位置とのずれ量αを
大きくする程、突起電極６の復元力(外力Ｆによるずれ
量δを小さくし、中心点Ｐ1，Ｐ２の夫々を実質的に一
致させる方向に作用する力)が大きくなる。
と半導体チップ５の電極５Ａの配設位置とのずれ量αを
大きくする程、突起電極６の復元力(外力Ｆによるずれ
量δを小さくし、中心点Ｐ1，Ｐ２の夫々を実質的に一
致させる方向に作用する力)が大きくなる。
このように、半導体装置において、半導体チップ５の電
極５Ａの配設位置を、突起電極６のリフロー工程後に生
じる復元力が、半導体チップ５の中心点Ｐ1と搭載基板
４の中心点Ｐ2とが実質的に一致する方向に作用するよ
うに、搭載基板４の電極４Ａの配設位置に対してずらし
たことにより、リフロー工程で生じる外力Ｆによって、
中心点Ｐ1，Ｐ2の夫々がずれ量δのずれを生じても、突
起電極６の復元力Ａが夫々の中心点Ｐ1，Ｐ2を実質的に
一致するように作用するので、両者を電気的に接続する
と共に、搭載基板４と半導体チップ５とを高精度で位置
合せすることができる。搭載基板４と半導体チップ５と
は、夫々の中心点Ｐ１，Ｐ２を数［μｍ］程度の高精度
で位置合せすることができる。
極５Ａの配設位置を、突起電極６のリフロー工程後に生
じる復元力が、半導体チップ５の中心点Ｐ1と搭載基板
４の中心点Ｐ2とが実質的に一致する方向に作用するよ
うに、搭載基板４の電極４Ａの配設位置に対してずらし
たことにより、リフロー工程で生じる外力Ｆによって、
中心点Ｐ1，Ｐ2の夫々がずれ量δのずれを生じても、突
起電極６の復元力Ａが夫々の中心点Ｐ1，Ｐ2を実質的に
一致するように作用するので、両者を電気的に接続する
と共に、搭載基板４と半導体チップ５とを高精度で位置
合せすることができる。搭載基板４と半導体チップ５と
は、夫々の中心点Ｐ１，Ｐ２を数［μｍ］程度の高精度
で位置合せすることができる。
しかも、このように構成される半導体装置は、リフロー
工程中に生じる外力Ｆに対して、リフロー工程後、前記
復元力Ａを自動的に生じさせることができる。
工程中に生じる外力Ｆに対して、リフロー工程後、前記
復元力Ａを自動的に生じさせることができる。
なお、本実施例Ｉは、４つの突起電極６を有する半導体
装置において、全ての突起電極６を傾けて復元力Ａを積
極的に構成した、本発明は、４つ以上の複数の突起電極
６を有する半導体装置において、全て若しくは少なくと
も４つの突起電極６を傾けて復元力Ａを積極的に構成し
てもよい。
装置において、全ての突起電極６を傾けて復元力Ａを積
極的に構成した、本発明は、４つ以上の複数の突起電極
６を有する半導体装置において、全て若しくは少なくと
も４つの突起電極６を傾けて復元力Ａを積極的に構成し
てもよい。
本実施例IIは、前記実施例Ｉに比べて、突起電極の復元
力をさらに大きくした、本発明の他の実施例である。
力をさらに大きくした、本発明の他の実施例である。
本発明の実施例IIである半導体装置の概略構成を第６図
（半導体チップ側から見た平面図）で示し、第６図のVI
I−VII線で切った断面を第７図で示す。
（半導体チップ側から見た平面図）で示し、第６図のVI
I−VII線で切った断面を第７図で示す。
本実施例IIの半導体装置は、第６図及び第７図に示すよ
うに構成されている。つまり、半導体装置は、前記実施
例Ｉと同様に、半導体チップ５の電極５Ａの配設位置
と、搭載基板４の電極４Ａの配設位置に対して、半導体
チップ５の中心点Ｐ１方向に、所定のずれ量αだけずら
して構成されている。これと共に、半導体装置は、電極
５Ａの寸法（突起電極６との接続面積）を、電極４Ａの
寸法（突起電極６との接続面積）に比べて小さく（又は
逆に大きく）構成している。
うに構成されている。つまり、半導体装置は、前記実施
例Ｉと同様に、半導体チップ５の電極５Ａの配設位置
と、搭載基板４の電極４Ａの配設位置に対して、半導体
チップ５の中心点Ｐ１方向に、所定のずれ量αだけずら
して構成されている。これと共に、半導体装置は、電極
５Ａの寸法（突起電極６との接続面積）を、電極４Ａの
寸法（突起電極６との接続面積）に比べて小さく（又は
逆に大きく）構成している。
第８図(半導体装置の要断面図)に電極４Ａ、電極５Ａの
夫々の寸法を同一で構成した場合の半導体装置を示す。
第９図（半導体装置の要部断面図）に電極４Ａの寸法に
比べて電極５Ａの寸法を小さく構成した場合の半導体装
置を示す。第８図，第９図の夫々に示す半導体装置の突
起電極６は、各々、ｐ点を中心とする半径Ｒで描かれる
太鼓形状で構成されている。第８図に示す半導体装置
は、電極４Ａ、電極５Ａの夫々の半導体比を１：１で構
成し、第９図に示す半導体装置は、電極４Ａ、電極５Ａ
の夫々の半径比を１．５：１で構成している。このよう
な条件で構成される第９図に示す半導体装置は、第８図
に示す半導体装置の復元力を１とすると、約２．５倍の
復元力を得ることができる。
夫々の寸法を同一で構成した場合の半導体装置を示す。
第９図（半導体装置の要部断面図）に電極４Ａの寸法に
比べて電極５Ａの寸法を小さく構成した場合の半導体装
置を示す。第８図，第９図の夫々に示す半導体装置の突
起電極６は、各々、ｐ点を中心とする半径Ｒで描かれる
太鼓形状で構成されている。第８図に示す半導体装置
は、電極４Ａ、電極５Ａの夫々の半導体比を１：１で構
成し、第９図に示す半導体装置は、電極４Ａ、電極５Ａ
の夫々の半径比を１．５：１で構成している。このよう
な条件で構成される第９図に示す半導体装置は、第８図
に示す半導体装置の復元力を１とすると、約２．５倍の
復元力を得ることができる。
このように、半導体装置において、半導体チップ５の電
極５Ａの配設位置を、搭載基板４の電極４Ａの配設位置
に対して、半導体チップ５の中心点Ｐ１方向に、所定の
ずれ量αだけずらして構成すると共に、電極５Ａ，電極
４Ａの夫々の寸法を異なる寸法で構成することにより、
前記実施例Ｉと同様に、搭載基板４と半導体チップ５と
を電気的に接続し、かつ両者を高精度で位置合せするこ
とができると共に、復元力Ａより大きくすることができ
るので、より両者を高精度で位置合せすることができ
る。
極５Ａの配設位置を、搭載基板４の電極４Ａの配設位置
に対して、半導体チップ５の中心点Ｐ１方向に、所定の
ずれ量αだけずらして構成すると共に、電極５Ａ，電極
４Ａの夫々の寸法を異なる寸法で構成することにより、
前記実施例Ｉと同様に、搭載基板４と半導体チップ５と
を電気的に接続し、かつ両者を高精度で位置合せするこ
とができると共に、復元力Ａより大きくすることができ
るので、より両者を高精度で位置合せすることができ
る。
本実施例IIIは、前記実施例Ｉ，IIの夫々に比べて、突
起電極の復元力をさらに大きくした、本発明の他の実施
例である。
起電極の復元力をさらに大きくした、本発明の他の実施
例である。
本発明の実施例IIIである半導体装置の概略構成を第１
０図（半導体チップ側から見た平面図）で示し、第１０
図のXI−XI線で切った断面を第１１図で示す。
０図（半導体チップ側から見た平面図）で示し、第１０
図のXI−XI線で切った断面を第１１図で示す。
本実施例IIIの半導体装置は、第１０図及び第１１図に
示すように構成されている。つまり、半導体装置は、前
記実施例Ｉ，IIの夫々に比べて、搭載基板４に多くの電
極４Ａ1〜４Ａ3を設け、半導体チップ５にも多くの電極
５Ａ1〜５Ａ3を設け、各々を突起電極６で接続してい
る。そして、半導体装置は、前記実施例Ｉ，IIと同様
に、半導体チップ５の電極５Ａ1，５Ａ2の夫々の配設位
置を、搭載基板４の電極４Ａ1，４Ａ2の夫々の配設位置
に対して、半導体チップ５の中心点Ｐ１方向に、夫々、
所定のずれ量α1，α2だけずらして構成されている。夫
々のずれ量α1，α2、すなわち、電極５Ａ1と４Ａ1の配
設位置、電極５Ａ2と４Ａ2の配設位置の夫は、中心点Ｐ
１方向に近づくにつれて小さく構成されている。夫々の
復元力Ａ1，Ａ2は、中心点Ｐ１から半導体チップ５の周
辺に向うにつれて大きくなるように構成されている。ま
た、電極４Ａ3，５Ａ3の夫々の配設位置は、中心点Ｐ１
と一致しているのでずらしていない。
示すように構成されている。つまり、半導体装置は、前
記実施例Ｉ，IIの夫々に比べて、搭載基板４に多くの電
極４Ａ1〜４Ａ3を設け、半導体チップ５にも多くの電極
５Ａ1〜５Ａ3を設け、各々を突起電極６で接続してい
る。そして、半導体装置は、前記実施例Ｉ，IIと同様
に、半導体チップ５の電極５Ａ1，５Ａ2の夫々の配設位
置を、搭載基板４の電極４Ａ1，４Ａ2の夫々の配設位置
に対して、半導体チップ５の中心点Ｐ１方向に、夫々、
所定のずれ量α1，α2だけずらして構成されている。夫
々のずれ量α1，α2、すなわち、電極５Ａ1と４Ａ1の配
設位置、電極５Ａ2と４Ａ2の配設位置の夫は、中心点Ｐ
１方向に近づくにつれて小さく構成されている。夫々の
復元力Ａ1，Ａ2は、中心点Ｐ１から半導体チップ５の周
辺に向うにつれて大きくなるように構成されている。ま
た、電極４Ａ3，５Ａ3の夫々の配設位置は、中心点Ｐ１
と一致しているのでずらしていない。
このように、半導体装置において、搭載基板４に多くの
電極４Ａ1〜４Ａ3を設け、半導体チップ５にも多くの電
極５Ａ1〜５Ａ3を設け、各々を突起電極６で接続すると
共に、電極５Ａ1，５Ａ2の夫々の配設位置を、電極４Ａ
1，４Ａ2の夫々の配設位置に対して、半導体チップ５の
中心点Ｐ１方向に、各々、所定のずれ量α1，α2だけず
らして構成することにより、前記実施例Ｉと同様に、搭
載基板４と半導体チップ５とを電気的に接続し、かつ両
者を高精度で位置合せすることができると共に、複数の
突起電極６の復元力をより大きくすることができるの
で、より両者を高精度で位置合せすることができる。
電極４Ａ1〜４Ａ3を設け、半導体チップ５にも多くの電
極５Ａ1〜５Ａ3を設け、各々を突起電極６で接続すると
共に、電極５Ａ1，５Ａ2の夫々の配設位置を、電極４Ａ
1，４Ａ2の夫々の配設位置に対して、半導体チップ５の
中心点Ｐ１方向に、各々、所定のずれ量α1，α2だけず
らして構成することにより、前記実施例Ｉと同様に、搭
載基板４と半導体チップ５とを電気的に接続し、かつ両
者を高精度で位置合せすることができると共に、複数の
突起電極６の復元力をより大きくすることができるの
で、より両者を高精度で位置合せすることができる。
また、電極４Ａ1，４Ａ2の夫々の配設位置を、電極５Ａ
1，５Ａ2の夫々の配設位置に対して、中心点Ｐ１に近づ
くにつれて各々のずれ量α1，α2を小さく構成すること
により、特に、突起電極６の密度が高くなる中心点Ｐ１
側におて、隣接する突起電極６間の短絡を低減すること
ができる。
1，５Ａ2の夫々の配設位置に対して、中心点Ｐ１に近づ
くにつれて各々のずれ量α1，α2を小さく構成すること
により、特に、突起電極６の密度が高くなる中心点Ｐ１
側におて、隣接する突起電極６間の短絡を低減すること
ができる。
本実施例IVは、前記実施例Ｉ，II，IIIの夫々とは別
に、突起電極の復元力が作用する方向を変えた、本発明
の他の実施例である。
に、突起電極の復元力が作用する方向を変えた、本発明
の他の実施例である。
本発明の実施例IVである半導体装置の概略構成を第１２
図，第１３図，第１４図（半導体チップ側から見た平面
図）の夫々に示す。
図，第１３図，第１４図（半導体チップ側から見た平面
図）の夫々に示す。
本実施例IVの半導体装置は、第１２図，第１３図，第１
４図の夫々に示すように構成されている。
４図の夫々に示すように構成されている。
第１２図に示す半導体装置は、電極４Ａ，電極５Ａの夫
々の配設位置を、半導体チップ５の辺と直交する方向に
ずらし、その方向に作用する復元力Ａを有するように構
成されている。
々の配設位置を、半導体チップ５の辺と直交する方向に
ずらし、その方向に作用する復元力Ａを有するように構
成されている。
第１３図に示す半導体装置は、電極４Ａ，電極５Ａの夫
々の配設位置を、半導体チップ５の辺と平行な方向にず
らし、その方向に作用する復元力Ａを有するように構成
されている。
々の配設位置を、半導体チップ５の辺と平行な方向にず
らし、その方向に作用する復元力Ａを有するように構成
されている。
第１４図に示す半導体装置は、電極４Ａ，電極５Ａの夫
々の配設位置を、半導体チップ５の辺に対して45［度］
の角度をなす方向にずらし、その方向に作用する復元力
Ａを有するように構成されている。
々の配設位置を、半導体チップ５の辺に対して45［度］
の角度をなす方向にずらし、その方向に作用する復元力
Ａを有するように構成されている。
いずれの半導体装置においても、復元力Ａの作用する方
向は、半導体チップ５の中心点Ｐ１に向う方向と直接一
致していないが、所定の復元力Ａを合成すると、半導体
チップ５の中心点Ｐ１に向う方向と一致している。つま
り、夫々の半導体装置は、前記実施例Ｉと同様に、半導
体チップ５の中心点Ｐ１と搭載基板４の中心点Ｐ２とを
一致させる方向に復元力Ａが作用するように構成されて
いる。
向は、半導体チップ５の中心点Ｐ１に向う方向と直接一
致していないが、所定の復元力Ａを合成すると、半導体
チップ５の中心点Ｐ１に向う方向と一致している。つま
り、夫々の半導体装置は、前記実施例Ｉと同様に、半導
体チップ５の中心点Ｐ１と搭載基板４の中心点Ｐ２とを
一致させる方向に復元力Ａが作用するように構成されて
いる。
以上、本発明を実施例に基づき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
言うまでもない。
発明は、前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
言うまでもない。
例えば、本発明は、前記実施例IIと実施例IIIとを組合
わせてもよい。
わせてもよい。
また、本発明は、前記突起電極６を半田材料以外の材料
で構成してもよい。
で構成してもよい。
また、本発明は、前記突起電極６の断面形状を楕円形状
で構成してもよい。
で構成してもよい。
また、本発明は、発光素子若しくは受光素子を有する半
導体チップと光信号伝達経路を有する搭載基板とで構成
される半導体装置に限定されず、特に、半導体チップと
搭載基板との電気的な接続と高精度の位置合せが要求さ
れる半導体装置に適用することができる。このように構
成される半導体装置は、半導体チップの実装密度を高め
ることができる。
導体チップと光信号伝達経路を有する搭載基板とで構成
される半導体装置に限定されず、特に、半導体チップと
搭載基板との電気的な接続と高精度の位置合せが要求さ
れる半導体装置に適用することができる。このように構
成される半導体装置は、半導体チップの実装密度を高め
ることができる。
以上、説明したように、本発明によれば、以下に述べる
ような効果を得ることができる。
ような効果を得ることができる。
半導体チップの第１電極と搭載基板の第２電極との間に
突起電極を介在させ、前記半導体チップを搭載基板に搭
載する半導体装置において、前記半導体チップの第１電
極の配設位置を、前記突起電極のリフロー工程後に生じ
る復元力が、前記半導体チップの中心点と搭載基板の中
心点とが実質的に一致する方向に作用するように、前記
搭載基板の第２電極の配設位置に対してずらしたことに
より、リフロー工程で生じる外力によって、半導体チッ
プの中心点と搭載基板の中心点とがずれを生じても、前
記突起電極の復元力が夫々の中心点を実質的に一致する
ように作用するので、両者を電気的に接続すると共に、
高精度の位置合せをすることができる。
突起電極を介在させ、前記半導体チップを搭載基板に搭
載する半導体装置において、前記半導体チップの第１電
極の配設位置を、前記突起電極のリフロー工程後に生じ
る復元力が、前記半導体チップの中心点と搭載基板の中
心点とが実質的に一致する方向に作用するように、前記
搭載基板の第２電極の配設位置に対してずらしたことに
より、リフロー工程で生じる外力によって、半導体チッ
プの中心点と搭載基板の中心点とがずれを生じても、前
記突起電極の復元力が夫々の中心点を実質的に一致する
ように作用するので、両者を電気的に接続すると共に、
高精度の位置合せをすることができる。
第１図は、本発明の実施例Ｉである半導体装置の概略構
成を示す平面図、 第２図は、第１図のII−II線で切った断面図、 第３図は、第２図に示す半導体装置の要部拡大断面図、 第４図は、第２図に示す半導体装置の模写図、 第５図は、第１図乃至第４図の夫々に示す半導体装置に
おいて、電極の配設位置のずれ量と突起電極の復元力と
の関係を示す図、 第６図は、本発明の実施例IIである半導体装置の概略構
成を示す平面図、 第７図は、第６図のVII−VII線で切った断面図、第８図
及び第９図は、実施例IIの効果を説明するための半導体
装置の要部断面図、 第１０図は、本発明の実施例IIIである半導体装置の概
略構成を示す平面図、 第１１図は、第１０図のXI−XI線で切った断面図、 第１２図乃至第１４図は、本発明の実施例IVである半導
体装置の概略構成を示す平面図、 第１５図及び第１６図は、従来の技術を説明するための
半導体装置の要部断面図である。 図中、４……搭載基板、５……半導体チップ、６……突
起電極、４Ａ，４Ａ1，４Ａ2，５Ａ，５Ａ1，５Ａ2……
電極、Ｐ1，Ｐ2……中心点、α，α1，α2，δ……ずれ
量、Ｆ……外力である。
成を示す平面図、 第２図は、第１図のII−II線で切った断面図、 第３図は、第２図に示す半導体装置の要部拡大断面図、 第４図は、第２図に示す半導体装置の模写図、 第５図は、第１図乃至第４図の夫々に示す半導体装置に
おいて、電極の配設位置のずれ量と突起電極の復元力と
の関係を示す図、 第６図は、本発明の実施例IIである半導体装置の概略構
成を示す平面図、 第７図は、第６図のVII−VII線で切った断面図、第８図
及び第９図は、実施例IIの効果を説明するための半導体
装置の要部断面図、 第１０図は、本発明の実施例IIIである半導体装置の概
略構成を示す平面図、 第１１図は、第１０図のXI−XI線で切った断面図、 第１２図乃至第１４図は、本発明の実施例IVである半導
体装置の概略構成を示す平面図、 第１５図及び第１６図は、従来の技術を説明するための
半導体装置の要部断面図である。 図中、４……搭載基板、５……半導体チップ、６……突
起電極、４Ａ，４Ａ1，４Ａ2，５Ａ，５Ａ1，５Ａ2……
電極、Ｐ1，Ｐ2……中心点、α，α1，α2，δ……ずれ
量、Ｆ……外力である。
Claims (7)
- 【請求項１】半導体チップの第１電極と搭載基板の第２
電極との間に突起電極を介在させ、前記半導体チップを
前記搭載基板に前記半導体チップと前記搭載基板との中
心点とを精度よく位置合わせして搭載する半導体装置で
あって、前記半導体チップの第１電極の配設位置を、前
記突起電極のリフロー工程後に生じる復元力が、前記半
導体チップの中心点と搭載基板の中心点とが実質的に一
致する方向に作用するように、前記リフロー工程の前後
にわたって前記搭載基板の第２電極の配設位置に対して
ずらしたことを特徴とする半導体装置。 - 【請求項２】前記第１電極の配設位置は、前記第２電極
の配設位置に対して、半導体チップの中心点方向にずら
したことを特徴とする特許請求の範囲第１項に記載の半
導体装置。 - 【請求項３】前記第２電極の配設位置は、前記第１電極
の配設位置に対して、半導体チップの中心点方向にずら
したことを特徴とする特許請求の範囲第１項に記載の半
導体装置。 - 【請求項４】前記第１電極の配設位置と第２電極の配設
位置とを、前記突起電極を介在させた全ての接続部分又
は一部の接続部分において、ずらしたことを特徴とする
特許請求の範囲第１項乃至第３項の何れかに記載の半導
体装置。 - 【請求項５】前記第１電極の面積は、前記第２電極の面
積と略同等若しくは第２電極の面積と異なることを特徴
とする特許請求の範囲第１項乃至第４項の何れかに記載
の半導体装置。 - 【請求項６】前記第１電極の配設位置と第２電極の配設
位置とのずれ量は、前記半導体チップの中心点に近づく
につれて小さく構成されていることを特徴とする特許請
求の範囲第１乃至第５項の何れかに記載の半導体装置。 - 【請求項７】前記半導体チップには、発光素子若しくは
受光素子が構成され、前記搭載基板には、前記半導体チ
ップの発光素子からの光信号を入力する、若しくは受光
素子に光信号を出力する光信号伝達経路が構成されてい
ることを特徴とする特許請求の範囲第１項乃至第６項の
何れかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125108A JPH0616521B2 (ja) | 1986-05-29 | 1986-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61125108A JPH0616521B2 (ja) | 1986-05-29 | 1986-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281343A JPS62281343A (ja) | 1987-12-07 |
| JPH0616521B2 true JPH0616521B2 (ja) | 1994-03-02 |
Family
ID=14902046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61125108A Expired - Lifetime JPH0616521B2 (ja) | 1986-05-29 | 1986-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616521B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185112A (ja) * | 2000-12-13 | 2002-06-28 | Kyocera Corp | 配線基板の実装構造および半導体装置 |
| JP2013149874A (ja) * | 2012-01-23 | 2013-08-01 | Kyocer Slc Technologies Corp | 多数個取り配線基板の組立体および多数個取り配線基板の組立方法 |
| US10217718B1 (en) | 2017-10-13 | 2019-02-26 | Denselight Semiconductors Pte. Ltd. | Method for wafer-level semiconductor die attachment |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132353A (ja) * | 1992-04-06 | 1994-05-13 | Mega Chips:Kk | 半導体装置 |
| JP4802907B2 (ja) * | 2006-07-25 | 2011-10-26 | パナソニック株式会社 | 半導体実装構造 |
| JP5040746B2 (ja) * | 2008-03-14 | 2012-10-03 | 日本電気株式会社 | 電子部品及びその製造方法 |
| JP5703784B2 (ja) * | 2011-01-27 | 2015-04-22 | 富士通株式会社 | 基板の接続構造、基板セット、光センサアレイ装置及び基板を接続する方法 |
| JP2013225749A (ja) * | 2012-04-20 | 2013-10-31 | Kyocera Corp | 圧電デバイス及びモジュール部品 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112039A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62170633U (ja) * | 1986-04-21 | 1987-10-29 |
-
1986
- 1986-05-29 JP JP61125108A patent/JPH0616521B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185112A (ja) * | 2000-12-13 | 2002-06-28 | Kyocera Corp | 配線基板の実装構造および半導体装置 |
| JP4518664B2 (ja) * | 2000-12-13 | 2010-08-04 | 京セラ株式会社 | 配線基板の実装構造および半導体装置 |
| JP2013149874A (ja) * | 2012-01-23 | 2013-08-01 | Kyocer Slc Technologies Corp | 多数個取り配線基板の組立体および多数個取り配線基板の組立方法 |
| US10217718B1 (en) | 2017-10-13 | 2019-02-26 | Denselight Semiconductors Pte. Ltd. | Method for wafer-level semiconductor die attachment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62281343A (ja) | 1987-12-07 |
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