JP2014042014A - 側壁導体を有する積層マイクロ電子パッケージおよびその製造方法 - Google Patents

側壁導体を有する積層マイクロ電子パッケージおよびその製造方法 Download PDF

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Abstract

【課題】従来のＰｏＰパッケージング手法および他の既知のパッケージング技術に関連する特定の制限を克服し得る積層マイクロ電子パッケージの製造方法を提供する。
【解決手段】複数のマイクロ電子デバイスパネル（２４）がパネルスタック内に配置される。各マイクロ電子デバイスパネルは、複数のマイクロ電子デバイス（２８）と、それから延在する複数のパッケージ縁部導体（３２）とを含む。複数のパッケージ縁部導体を露出させる溝（５４）がパネルスタック内に形成され、溝を通じて露出されるパッケージ縁部導体のうちの異なるものを相互接続する複数の側壁導体（７２）が形成される。その後パネルスタックは、各々が積層マイクロ電子パッケージ内に含まれる複数の側壁導体のうちの少なくとも１つによって電気的に相互接続される少なくとも２つのマイクロ電子デバイスを含む、複数の積層マイクロ電子パッケージに分離される。
【選択図】図１

Description

本発明の実施形態は、一般的にはマイクロ電子パッケージに関し、より詳細には、側壁導体を有する積層マイクロ電子パッケージおよびその製造方法に関する。
集積回路（ＩＣ）を担持する半導体ダイ、微小電気機械システム（ＭＥＭＳ）、光学デバイス、受動電子構成要素などのような複数のマイクロ電子デバイスを組み合わせて、コンパクトかつ構造的にロバストな単一のパッケージにすることが、多くの場合に有用である。マイクロ電子デバイスのパッケージングは、従来、２つ以上のマイクロ電子デバイスが並んで、すなわち、側方に隣接した空間的関係において位置付けられ相互接続される、いわゆる二次元（２Ｄ）または非積層手法を利用して実行されている。より詳細には、半導体ダイ上に形成されるＩＣの場合、パッケージングは一般的に、複数のダイをパッケージ基板に据え付けること、および、ワイヤボンディングまたはフリップチップ（ＦＣ）接続を通じて所望の電気的接続を形成することを伴っていた。次いで、２Ｄマイクロ電子パッケージは後に、パッケージ基板をプリント回路基板（ＰＣＢ）または電子システム内に含まれる他の構成要素に据え付けることによって、より大きな電子システム内に組み込まれ得る。
上述のタイプの２Ｄパッケージング技術に対する代替として、マイクロ電子デバイスが積層構成に配置され垂直に相互接続されて、積層３Ｄマイクロ電子パッケージが生成される三次元（３Ｄ）パッケージング技術が、近年開発されている。そのような３Ｄパッケージング技法は、携帯電話、デジタルカメラ、デジタル音楽プレーヤ、および他のコンパクト電子デバイス内で使用するのによく適した高度にコンパクトなマイクロ電子パッケージをもたらす。加えて、そのような３Ｄパッケージング技法は、パッケージされたマイクロ電子デバイス間の相互接続長、および、したがって信号遅延を低減することによって、デバイス性能を増強する。いわゆる「パッケージ・オン・パッケージ」またはより単純に「ＰｏＰ」パッケージング技術の開発に相当の労力が費やされてきた。
米国特許出願公開第２００９／０２３０５３３号明細書 米国特許出願公開第２０１１／００１２２４６号明細書 米国特許出願公開第２０１１／００３７１５９号明細書 米国特許第５０１９９４６号明細書 米国特許第８０１２８０２号明細書 米国特許第６５６０１０９号明細書 米国特許第７９５１６４９号明細書 米国特許第５６７５１８０号明細書 米国特許第５２７９９９１号明細書 米国特許第５４３２７２９号明細書 米国特許第７８３８９７９号明細書 米国特許第６８１８９７７号明細書
従来のＰｏＰパッケージング手法では、積層されたマイクロ電子デバイスの垂直相互接続はパッケージレベルで実行される。すなわち、ウェハダイシングによって個片化して個々のダイにするのに続いて、半導体ダイが封入されて多数の別個のダイパッケージが生成されている。ダイパッケージ（ＰｏＰパッケージ内に含まれるときは「パッケージ層」とも称される）はその後、積層され垂直に相互接続されて、完成したＰｏＰパッケージが生成される。新開発のＰｏＰ技術は、ワイヤボンド（ＷＢ）ボール・グリッド・アレイ（ＢＧＡ）ＰｏＰ、ＦＣ ＰｏＰ、スルー・モールド・ビア（Thru Mold Via：ＴＭＶ）ＦＣ ＰｏＰ、および再分配チップパッケージ（Redistributed Chip Package：ＲＣＰ）ＰｏＰパッケージング手法を含む。
本発明の一側面は、積層マイクロ電子パッケージの製造方法である。積層マイクロ電子パッケージの製造方法は、複数のマイクロ電子デバイスパネルをパネルスタック内に配置することであって、各マイクロ電子デバイスパネルは、複数のマイクロ電子デバイスと、該複数のマイクロ電子デバイスから延在する複数のパッケージ縁部導体とを含む、前記配置すること、前記パネルスタックに、前記複数のパッケージ縁部導体を露出させる溝を設けること、前記溝を通じて露出される前記パッケージ縁部導体と異なるパッケージ縁部導体を相互接続する複数の側壁導体を形成すること、前記パネルスタックを、複数の積層マイクロ電子パッケージに個片化することであって、前記複数の積層マイクロ電子パッケージの各々が、前記積層マイクロ電子パッケージ内に含まれる前記複数の側壁導体のうちの少なくとも１つによって電気的に相互接続される少なくとも２つのマイクロ電子デバイスを備える、前記個片化することを備える。
本発明の一側面は、積層マイクロ電子パッケージの製造方法である。積層マイクロ電子パッケージの製造方法は、少なくとも第１のデバイスパネルおよび第２のデバイスパネルを積層してパネルスタックを生成することであって、前記第１のマイクロ電子デバイスパネルは、パネル本体と、前記パネル本体内に埋め込まれた複数のマイクロ電子デバイスと、前記複数のマイクロ電子デバイスを境界するダイシングストリートと、前記マイクロ電子デバイスから前記ダイシングストリートまで延在する複数のパッケージ縁部導体とを備える、前記生成すること、溝を、前記複数のパッケージ縁部導体を露出させる前記ダイシングストリートに沿って前記パネルスタックに設けること、前記溝に、前記溝の側壁を通じて露出される前記パッケージ縁部導体に接する導電性物質を充填すること、前記溝を充填する前記導電性物質に開口を形成して、前記複数のパッケージ縁部導体に電気的に結合される複数の側壁導体を少なくとも部分的に画定すること、前記パネルスタックを前記複数の積層マイクロ電子パッケージに個片化することを備える。
本発明の一側面は、積層マイクロ電子パッケージである。積層マイクロ電子パッケージは、複数の重なり合うパッケージ層であって、各パッケージ層は、パッケージ層本体、前記パッケージ層本体内に埋め込まれるマイクロ電子デバイス、前記電子デバイスから前記パッケージ本体の側壁まで延在する複数のパッケージ縁部導体であって、該複数のパッケージ縁部導体は前記パッケージ層本体の前記側壁を通じて露出される、前記複数のパッケージ縁部導体を備える、前記複数の重なり合うパッケージ層と、前記パッケージ層本体の少なくとも１つの側壁上に堆積される導電性ペーストから成り、導電性ペーストを通じて露出される前記複数のパッケージ縁部導体と抵抗接触する複数の側壁導体とを備える。
本発明の例示的で非限定的な実施形態にしたがって示される、積層マイクロ電子パッケージを作製するための方法を示す流れ図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 製造の一段階における、図１に示す例示的な作製方法にしたがって製造される例示的な積層マイクロ電子パッケージを示す図。 本発明のまたさらなる例示的な実施形態による、図１に示す作製方法を利用して製造されることができる、異なるタイプの積層マイクロ電子パッケージを示す単純化された断面図。 本発明のまたさらなる例示的な実施形態による、図１に示す作製方法を利用して製造されることができる、異なるタイプの積層マイクロ電子パッケージを示す単純化された断面図。 本発明のまたさらなる例示的な実施形態による、図１に示す作製方法を利用して製造されることができる、異なるタイプの積層マイクロ電子パッケージを示す単純化された断面図。 本発明のまたさらなる例示的な実施形態による、図１に示す作製方法を利用して製造されることができる、異なるタイプの積層マイクロ電子パッケージを示す単純化された断面図。
以下、添付の図面とともに本発明の少なくとも１つの例を説明する。図面において同様の参照符号は同様の要素を示す。
簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、後続の詳細な説明に記載の本発明の例示的で非限定的な実施形態を不必要に曖昧にすることを回避するために省略される場合がある。さらに、添付の図面に見られる特徴または要素は、別途記載されない限り、原寸に比例して描かれてはいないことを理解されたい。たとえば、本発明の実施形態の理解の向上のために、図面内のいくつかの要素または領域の寸法は他の要素または領域に対して誇張されている場合がある。
下記の詳細な記載は本質的に例示に過ぎず、本発明または本発明の適用および使用を限定することは意図されていない。例示として本明細書に記載されるすべての実施例は、必ずしも他の実施例よりも好適であるまたは優位であるとは解釈されない。さらに、上記背景技術、または以下の詳細な説明で提示される、いかなる理論によっても束縛されることは意図されていない。
本記載および特許請求の範囲に見られる場合、「第１」、「第２」、「第３」、「第４」などの用語は、同様の要素間で区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の順序で動作することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」という用語および類似の用語は非排他的な包含をカバーするように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置は必ずしもそれらの要素に限定されず、明示的に列挙されていない、またはこのようなプロセス、方法、製品、または装置に内在する他の要素を含むことができる。本明細書に見られる「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。さらに、「実質的な（ｓｕｂｓｔａｎｔｉａｌ）」および「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」という用語は、特定の特徴または状態が、記載されている目的を実際的な様式で達成するのに十分であること、および、わずかな欠陥または差異がある場合、それらは記載されている目的にとって重大でないことを示すために利用される。
本明細書に示される場合、「マイクロ電子デバイス（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）」という用語は、相対的に小型に製造され、下記の様式でパッケージングするのに適した電子デバイス、要素、または構成要素を指すために広い意味で利用される。マイクロ電子デバイスは、半導体ダイ上に形成される集積回路、微小電気機械システム、受動電子構成要素、光学デバイス、および、ほんの数例を上げると、処理、メモリ、検知、無線周波数、光学、およびアクチュエータの機能を提供することが可能な他の小型電子デバイスを含むが、これらには限定されない。さらに、「マイクロ電子パッケージ（ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｐａｃｋａｇｅ）」という用語は、本明細書においては、電気的に相互接続されてもよく、またはされなくてもよい、少なくとも１つの、一般的には２つ以上のマイクロ電子デバイスを含む構造またはアセンブリを示すために利用され、「積層マイクロ電子パッケージ（ｓｔａｃｋｅｄ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｐａｃｋａｇｅ）」という用語は、マイクロ電子パッケージの異なるレベルまたは重なり合った層内に位置する少なくとも２つのマイクロ電子デバイスを含むマイクロ電子パッケージを指すために利用される。最後に、「積層マイクロ電子デバイス（ｓｔａｃｋｅｄ ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ）」という用語は、上記で定義された積層マイクロ電子パッケージの異なるレベルに位置する、２つ以上のマイクロ電子デバイスを総称するのに利用される。したがって、「積層マイクロ電子デバイス」という用語は、１つのマイクロ電子デバイスが必ずしも別のデバイスの上または下に位置付けられることを必要としない。
以下は、従来のＰｏＰパッケージング手法、および上述したタイプの他の既知のパッケージング技術に関連付けられる特定の制限を克服し得る、積層マイクロ電子パッケージの製造方法の例示的な実施形態を説明する。好都合には、下記の製造方法の実施形態は、各々がパネル本体内に埋め込まれるか、または封入される複数のマイクロ電子デバイスを含む大規模な事前に個片化されたマイクロ電子デバイスパネルを処理することによって実施されることができる。デバイスパネルはパネルスタックとして位置付けおよび好都合には接合され、これらは最終的には、分離または個片化されて、各々が、パッケージ側壁上に形成され、本明細書において「パッケージ側壁導体」または「パッケージ側壁相互接続」と称される多数の導体によって電気的に相互接続される少なくとも２つのマイクロ電子デバイスを含む、多数の別個のパッケージユニットになる。代替的にまたは付加的に、パッケージ側壁導体は、パッケージ下層に含まれるマイクロ電子デバイスをパッケージ上層上に形成されるコンタクト構成内に含まれるコンタクトに電気的に結合する好都合な手段を提供するのに利用されることができる。下記の製造方法の実施形態は、デバイスパネルを完全に個片化する前にパネルまたは部分パネルレベルで実行され、下記の製造方法は、積層パッケージまたはパッケージ層の相互接続がダイレベルまたは個片化後のパッケージレベルで実行される従来のパッケージング技法と比較すると、効率、費用対効果、スケーラビリティ、および全体的な生産性を向上させることができる。さらなる利点として、下記の製造方法は、ＢＧＡまたは類似のコンタクト構成を利用してパッケージ層間の垂直接続の必要をなくすかまたは低減することができ、それによって、よりコンパクトな垂直デバイスプロファイルが可能になり、製造複雑度が低減される。
例示的な方法２０は、各々がマイクロ電子デバイスのアレイを含む多数のマイクロ電子デバイスパネルを製造することによって開始する（ステップ２２、図１）。図２は、方法２０のステップ２２において製造され得る部分的に完成されたデバイスパネル２４を示す平面図である。図２において、例示的なデバイスパネル２４は、複数のマイクロ電子デバイス２８が埋め込まれるパネル本体２６を含むことがわかる。デバイス２８は、製造プロセスのこの時点においてはパネル本体２６の主面３１（本明細書においては「デバイス面３１」と称される）を通じて露出されているが、図３に関連して下記に説明されるように、続いて１つまたは複数の追加の物質層によって被覆されることになる。示されている例示的な実施形態では、デバイスパネル２４は、グリッドパターンまたはアレイに配列される２１個の正方形形状のデバイス２８を含むが、マイクロ電子デバイスの数、マイクロ電子デバイスの平面図寸法（たとえば、ダイ形状）、およびデバイスがパネル本体２６内で空間的に分配される形態は、実施形態の間で変更されてもよい。図２に示されているように、パネル本体２６は、好都合には、一般的に円形の平面図幾何形状を有する相対的に薄いディスク形状の本体または主要部（mass）として製造されるが、パネル本体２６は任意の所望の形状および寸法を有するように製造されることができる。パネル本体２６は、好適には、完成した積層マイクロ電子パッケージの全体的な垂直プロファイルを最小化するために、マイクロ電子デバイス２８の最大高さ（すなわち、デバイス２８が半導体ダイであるときはダイ高さ）に等しいか、またはそれをわずかにしか超えない厚さを有するように製造される。
デバイスパネル２４は、好都合には、再分配チップパッケージング（ＲＣＰ）製造プロセスのようなファンアウト・ウェハ・レベル・パッケージング（ＦＯ−ＷＬＰ）手法を利用して製造される。非限定的な例として、デバイスパネル２４を製造するのに適した１つのＲＣＰプロセスは、以下のように実行され得る。最初に、マイクロ電子デバイス２８は、支持基板またはキャリア（carrier）の表面上に所望の空間的配列に分配され、たとえば、デバイス２８はキャリア上に図２に示すタイプのグリッドアレイで配置されてよい。所望の場合、もう１つの剥離層が、マイクロ電子デバイスを位置付ける前にキャリアの超表面（carrier’s supper surface）上に被着または他の様態で形成されてもよい。貫通する中央空洞または開口を有する成形フレームが、キャリア上およびマイクロ電子デバイス２８のアレイの周囲に位置付けられる。その後、シリカ充填エポキシ樹脂のような封入物質が、成形フレームの空洞内に注入され、マイクロ電子デバイス２８上に流入する。封入物質がデバイス２８の最上面またはコンタクト非保持面上に流入することを可能にするために、十分な量の封入物質が一般的にマイクロ電子デバイス２８上に注入される。封入物質はその後、マイクロ電子デバイス２８が埋め込まれる固体パネル本体をもたらすために、たとえば、オーブン硬化によって固められ得る。パネル本体は選択される封入物質に応じて剛性であってもよく、または可撓性であってもよい。パネル本体は、その後キャリアから剥離されて、デバイス２８が露出されるパネル本体の裏面、すなわち、図２に示す例示的な実施形態内のデバイス表面３１を露出する。所望される場合、パネル本体の正面は、パネル本体をキャリアから剥離（release）する前に、デバイスパネル２４を所望の厚さにするために研磨または研削されてよい。上記の例にかかわらず、パネル本体２６は、たとえば、圧縮成形およびラミネートプロセスを含む、さまざまな他の既知の製造技法を利用して製造されることができる。
マイクロ電子デバイス２８をパネル本体２６内に封入した後、次に、複数のパッケージ縁部導体がデバイスパネル２４のデバイス表面３１上に製造される。本明細書において利用される場合、「パッケージ縁部導体（package edge conductor）」という用語は、金属配線（metal trace）、ワイヤ、相互接続線、金属充填溝（trench）、ボンドパッドなどのような、パッケージまたはパッケージ層内に埋め込まれるマイクロ電子デバイスに電気的に結合され、パッケージまたはパッケージ層の側壁または縁部まで延在して、図１２および図１８に関連して下記に説明される側壁導体のようなパッケージ側壁導体と接触する、導電性要素を指す。パッケージ縁部導体は、多種多様な異なる形態をとることができ、特定の実施形態では、多数の絶縁層（一般的に「ビルドアップ層」、「金属層」または「再分配層」（ＲＤＬ）と称される）内に形成される多数の導電線（たとえば、金属配線）、ビア、金属プラグなどを含み得、これらはまとめて、封入されるマイクロ電子デバイスとパッケージ側壁との間の導電性経路を提供し、したがってパッケージ側壁上に形成されるパッケージ側壁導体までの導電性経路を提供する。
非限定的な例として、図３は、方法２０のステップ２２（図１）においてパネル２４のデバイス表面３１上に形成されることができる多数のパッケージ縁部導体３２を示し、図４は、図３に認められる線４−４に沿って得られたマイクロ電子デバイスパネル２４の一部の断面図である。この例において、パッケージ縁部導体３２は多数の相互接続線または金属（たとえば、銅）配線の形態をとり、それゆえ、以後「配線３２」と称する。図３に示す例示的な実施形態では、配線３２はパネルに沿ってデバイス表面３１と平行に、すなわち、言い換えれば、座標凡例３６によって図３に認められるｘ−ｙ平面に沿って延在する。配線３２は好適には、標準的なバンピング（bumping）、またはスパッタリングもしくはめっきプロセスのような、半導体産業内で既知のウェハ・レベル・パッケージング製造技法を利用して製造される。容易に諒解されるように、配線３２は一般的には１つまたは複数の絶縁体物質層３０（図４に示されており、図３にはマイクロ電子デバイス２８の配線３２に対する相対的な位置付けをより明瞭に示すために示されていない）内に形成される。図４において最も容易にわかるように、パッケージ縁部導体３２は各マイクロ電子デバイス２８（そのうち１つのみが全体を図４に示されている）上に設けられる多数のランディングパッドまたは他の電気接点３８に電気的に接続される。パッケージ縁部導体３２は、バンピング、ウェハ・レベル・パッケージング、または他の既知の処理技法を利用してパッケージ縁部導体３２下にある絶縁体層を通じて形成される充填ビア、めっきビア、金属プラグなどによってデバイス接点３８（たとえば、パッド）に電気的に接続され得る。特定の実施形態では、配線３２は、当該配線がマイクロ電子デバイス２８の特定の接点３８に選択的に結合されるようにパターニングされる。パッケージ縁部導体３２が形成された後、上層の絶縁体、キャッピング、または保護層４０（図３に部分的に示されており、図４に全体が示されている）が、たとえば、スピンオンコーティング、印刷、ラミネート、または他の堆積技法を利用してパッケージ縁部導体３２上に形成され得る。
引き続き図３および図４を参照すると、複数のパッケージ縁部導体３２は、複数のパッケージ縁部導体３２のそれぞれのマイクロ電子デバイス２８から隣接するダイシングストリート３４まで延在し、当該ダイシングストリートは各デバイス２８を包囲または境界し、一般的に図３において交差する破線の行列によって表されている。ダイシングストリート３４は、デバイス２８の間および周囲に位置するデバイスパネル２４の一部を表し、ダイシングストリート３４には電気的に活性の要素はなく、図１２および図１３に関連して下記に説明されるように、個片化において、ダイシングストリート３４に沿って積層マイクロ電子パッケージが分割される。ダイシングストリート３４は一般的に「ソーストリート」とも称されるが、個片化は機械的ソーイングプロセスを通じて達成されることが好ましいが、下記に説明される個片化プロセスにおいて、たとえば、レーザ切断および打ち抜きによるスクライビングを含む、他のダイシング技法を採用して積層マイクロ電子パッケージを分離することもできることを強調するために、本明細書においては「ダイシングストリート」という用語が使用される。図３および図４に示すように、導体がダイシングストリート３４に沿って延在する同じ軸（すなわち、図３に認められるｘ軸またはｙ軸）上に整列する隣接するパッケージ縁部導体３２は、好適にはダイシングストリート３４内で接続または交わるように形成され、それによって、隣接するマイクロ電子デバイス２８間に連続した導電線が形成されるが、パッケージ縁部導体３２のダイシングストリート３４内に延在する部分は最終的には、プロセス中、特に例示的な方法２０のステップ５２に関連して下記に説明される「ハーフソー（ｈａｌｆ ｓａｗ）」または非貫通溝形成プロセス中に除去されるため、これは決して必須ではない。
例示的な製造方法２０を継続すると、マイクロ電子デバイスパネルは次に統合されたパネルスタックになる（ステップ４２、図１）。図５および図６は、例示的なパネルスタック４６（部分的に図示）を製造するために、デバイスパネル２４が、追加のデバイスパネル４４と垂直に重なり合う関係で位置付けられ得る１つの形態を、それぞれ分解断面図および断面図において示す。説明の便宜上、デバイスパネル４４はデバイスパネル２４と実質的に同一であるように図示され下記に説明されており、たとえば、デバイスパネル２４がそうであるように、デバイスパネル４４は、パネル本体２６と、パネル本体２６内に埋め込まれる多数のマイクロ電子デバイス２８とデバイス２８からダイシングストリート３４まで延在する複数のパッケージ縁部導体３２（たとえば、金属配線）とを含む。しかしながら、デバイスパネル４４およびその中の１つまたは複数のマイクロ電子デバイスは、一般的にデバイスパネル２４とは構造および機能が異なることを諒解されたい。さらに、図５において楕円４８によって示されているように、任意の実際的な数の追加のデバイスパネルもパネルスタック内に含まれてもよい。パネルスタック４６の示されている向きを考慮して、デバイスパネル２４を本明細書で下記において「上側デバイスパネル２４」と称し、一方でデバイスパネル４４を「下側デバイスパネル４４」と称する。この用語は参照の便宜のためにのみ使用されること、および、完成した積層パッケージの向きは概して任意であることを理解されたい。たとえば、完成したマイクロ電子パッケージは一般的に、ＰＣＢまたはより大きな電子システム内に含まれる他の構成要素に対する据え付けの間反転される。
パネル２４および４４がパネルスタック４６内で適切に位置付けられると、デバイスパネル２４および４４のダイシングストリートが、垂直もしくはｚ軸（図３において凡例３６によって認められる）に沿ってとられているように、または、パネルスタックの厚さ（図５において拡大破線ボックス３４によって示されている）を通じてとられているように重なり合う。パネル２４および４４、ならびにパネルスタック４６内に含まれる任意の追加のマイクロ電子デバイスパネルは、有利には、パネルスタック４６の製造中にともにラミネートされる。たとえば、介在する接合層５０が、積層前にマイクロ電子デバイスパネル２４と４４との間に被着または他の様態で配置され得る。接合層５０は、エポキシまたは他の接着剤であることができ、これは、下側デバイスパネル４４の上面上に被着されて、上側デバイスパネル２４を位置付けた後に熱硬化され得る。この例にかかわらず、たとえば、両面接着テープを含む、任意の適切な接着物質または手段がパネル２４および４４を接合するために利用されることができる。マイクロ電子デバイスパネル２４および４４をこのようにともにラミネートすることによって、パネル２４および４４の相対的位置付け、および、それゆえ、パネル２４および４４内に埋め込まれるマイクロ電子デバイス２８の相対的位置付けが、処理中、および別個の積層マイクロ電子パッケージに個片化した後に維持されることができる。
上述のようにマイクロ電子デバイスパネル２４および４４を統合してパネルスタック４６にした後、次に、多数の開口または溝が選択されるロケーションにおいてマイクロ電子パネルスタック４６内に形成される（ステップ５２、図１）。特に、パネルスタック４６内に形成される溝は、その上面を通じて、パネルスタック内に埋め込まれデバイスパネル２４および４４内に含まれるパッケージ縁部導体３２（図５および図６）を横断するように形成される。このように、パネルスタック４６内に形成される溝は、パネルスタック４６の上面を通じてパッケージ縁部導体３２（図５および図６）を露出させ、導電性物質が溝内に堆積されることを可能にし、これは、続いてパターニングされて、下記に説明される様式でパッケージ層を相互接続するパッケージ側壁導体をもたらすことができる。「溝」という用語は、本明細書においては、パネルスタック４６内に形成される開口が一般的には細長い、概して直線的な平面図形状を有することを示すために利用される。しかしながら、これは決して必須ではなく、「溝」という用語は、本明細書に見られるものとしては、すでに定義されているように、マイクロ電子パネルスタック内に形成され１つまたは複数のパッケージ縁部導体を露出させる任意の開口を含むように定義される。
図７および図８は、例示的な実施形態（ステップ５２、方法２０）によって示されるように、複数の溝５４がパネルスタック４６内に形成された後の例示的なパネルスタック４６の、それぞれ上面図および断面図である。上記で示されたように、溝５４は好適には非貫通垂直開口またはスロットとして形成され、これは、デバイスパネル２４の最上面からパネル２４の本体全体を通じて、貫通はせずに下側デバイスパネル４４まで延在する。結果として、下側デバイスパネル４４の下側接続部分５８は溝５４の直下で損傷を受けないままであり、パネルスタック４６が尚早に個片化されることが防止され、それによって、製造効率を増大させるために後続の処理工程を大規模なパネルのレベルで継続して実行することが可能になる。図７および図８に示す例示的な実施形態において、溝５４は線形チャネル、スロット、または溝として形成され、これはダイシングストリート３４（図３〜図５）に沿って延在し、実質的な部分において、部分的に完成された積層マイクロ電子パッケージ５７（そのうち１つのみが図８においてラベリングされている）の垂直な側壁５６（図８に認められる）を画定する。溝５４はさらに、各溝５４が異なるダイシングストリート３４（図３〜図５）の長さに沿って延在するように形成され、したがって、溝５４は集合的に、積層パッケージの、その３つまたは４つの垂直面上での垂直相互接続を可能にするための交差するグリッドまたは格子を形成する。溝５４は、溝幅（図８において「Ｗ１」として認められる）を規定する所定の刃幅を有する従来のダイシングソー（たとえば、水冷式ダイヤモンドソー）を利用して容易に形成されることができる。機械的ソーイングは、特に、溝５４がパネルスタック４６の本体全体にわたって延在する線形切断部として形成される実施形態では、効率の高いプロセスである。しかしながら、容易さおよび効率のために溝５４が機械的ソーイングを利用して製造されることは一般的に好ましいが、溝５４は、たとえば、レーザ切断、ルーティング、および機械的穿孔を含む他の物質除去プロセスを利用して形成されることができる。
示されている例にかかわらず、溝５４はすべての実施形態においてパネルスタック４６の表面全体にわたって延在する必要はない。代わりに、代替的な実施形態において、埋め込みマイクロ電子デバイス２８が下記に説明されるように相互接続することを可能にするために溝５４が交差してパッケージ縁部導体３２を露出させることを前提として、ソーイングによるか、または他の物質除去手段によるかにかかわらず、溝５４は別個のロケーションに形成されてもよい。さらに、便宜上、非貫通または出口のないように形成されているが、溝５４は特定の実施形態においては完全に貫通してもよく、または部分的に貫通してもよい。たとえば、下側デバイスパネル４４がさらに支持基板に剥離可能に接合される実施形態および／または溝５４がパネルスタック４６全体にわたっては延在しない実施形態においては、溝５４は完全に延在してもよい（すなわち、溝５４は下側デバイスパネル４４全体を貫通して延在してもよい）。またさらなる実施形態では、パネルスタック４６はステップ５２（図１）において多数の細長い断片に切断されてもよく、下記に説明されるプロセスステップは、デバイスパネル全体とは対照的に細長いパネル片を使用して実行されてもよい。その上、積層マイクロ電子パッケージの垂直相互接続がパッケージ側壁のうちの１つまたは２つのためにのみ必要とされるか、または所望される実施形態では、単一列の概して平行な交差しない溝が、例示的な方法２０（図１）のステップ５２において形成され得る。
図１、特に流れ図２０のプロセスブロック６０を再び参照すると、次に、導体露出溝５４内に側壁導体が形成されて、パッケージ縁部導体３２が電気的に接続され、それによって、パネル２４および４４内に埋め込まれた積層マイクロ電子デバイス２８が相互接続される。これに関連して、導電性物質が最初に溝５４内に堆積され得、それによって、物質が垂直な溝の側壁を通じて露出されるパッケージ縁部導体３２の末端部に接する（ステップ６２、図１）。溝５４内に堆積される導電性物質は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、または他のめっきプロセスを利用して溝の側壁（すなわち、部分的に画定されたパッケージ側壁）上にめっきされる金属であることができる。しかしながら、溝５４は相対的に大きな寸法および高いアスペクト比を有するように形成されることが多いため、そのような金属めっきプロセスは一般的に望ましくないまでに時間がかかり、実施が煩雑である。加えて、レーザ切断を使用した金属薄膜の除去（例示的な方法２０のステップ６８に関連して下記に説明される方法２０の好ましい実施形態において実行される）は、金属を除去するために望ましくないまでに高いエネルギーレベルを必要とし、望ましくない量の熱を生成する可能性がある。少なくともこの理由によって、いくつかの実施形態では、例示的な方法２０のステップ６２において流動可能導電性物質が溝５４内に注入されることが好ましく、「流動可能導電性物質」という用語は、大きな容量が溝５４に流入し少なくとも部分的に充填することを可能にするためのプロセス条件下で十分に流動可能である任意の物質を示す。結果生じる構造が図９に示されており、導体露出溝５４が導電性物質６４で充填されている。導電性物質６４の溝５４（図７および図８）の領域内への堆積は、理想的には、望ましくない汚染を回避するためにパネルスタック４６の上面上には導電性物質が皆無かそれに近いほど堆積されないように制御される。
上述の溝充填プロセス中に使用するのに適した流動可能導電性物質の非排他的なリストは、ナノ粒子充填インク、導電性ポリマー、はんだペースト、はんだ充填接着剤および金属含有接着剤、または、銀充填エポキシ樹脂、ニッケル充填エポキシ樹脂、および銅充填エポキシ樹脂のようなエポキシ樹脂（本明細書においては「導電性ペースト」と総称する）を含む。適切な流動可能導電性物質は、限定ではないが、インジウムおよびビスマスを含む、３００℃を下回る融点を有する、樹脂または溶剤を含まない、低融点金属および合金をも含む。「流動可能導電性物質」という用語は、ＰＶＤ、ＣＶＤ、または類似の原子レベル堆積プロセスを使用して堆積される、銅およびタングステンのような金属および合金を明確に除外する。側壁導体が、上記で規定されたように流動可能導電性物質から形成されるか、またはめっき金属薄膜から形成されるかによって、結果的に側壁導体の微細構造に構造的差異（たとえば、微細構造が円柱状であるか否か）が生じ、これは、走査型電子顕微鏡または類似の検査具を利用して観察されることができる。
導電性ペーストを溝５４（図７および図８）内に誘導するために、ステンシルまたはスクリーン印刷、スキージ塗布（ｓｑｕｅｅｇｅｅ ａｐｐｌｉｃａｔｉｏｎ）、針注入、噴射などを含むが、これらには限定されない、種々の注入技法が採用されることができる。特定の実施形態では、導電性ペーストは、スクリーン印刷技法を利用して各溝５４を実質的に充填するのに十分な量を溝５４内に注入される銀充填エポキシ樹脂である。導電性物質を溝５４内に堆積した後、必要に応じて熱硬化が実行されてもよい。実行される場合、熱硬化のパラメータは、導電性物質６４の注入される容量および特定の組成（図９）に応じて変化するが、溝５４を充填するために市販の金属充填エポキシ樹脂が利用される一般的な例を提供するために、約１時間の継続時間にわたる約１５０℃〜約２００℃の温度におけるオーブン硬化が実行され得る。図９においてさらに示されているように、複数のはんだボール６６を含むはんだＢＧＡが、導電性物質６４が導体露出溝内に堆積される前または後に、上側デバイスパネル２４の最上面上に形成され得る。ＢＧＡは、絶縁体または保護最上層４０のリソグラフィパターニングおよびこれに続くはんだボール６６の堆積のような、既知の「バンピング」プロセス技法を利用して形成されてよい。さらなる実施形態では、ＢＧＡ形成は、製造プロセス内の異なる時点において実行されてもよく、かつ／または異なるコンタクト構成（たとえば、リード線）が採用されてもよい。
次に、例示的な方法２０のステップ６８（図１）において、導電性物質６４の選択される部分が除去されて、多数の電気的に絶縁された側壁導体が少なくとも部分的に画定される。図１０は、パネルスタック４６の一部を平面視点から示しており、これは、スタック４６が導電性物質６４の選択的除去の後に見られ得る特定の形態を示している。図示のように、導電性物質６４の垂直柱が充填溝から除去されて垂直穴または開口７０の列がもたらされており、これらは、ｘ軸およびｙ軸（図１０において軸凡例３６によって認められる）に沿って直線的に離間されており、実質的な部分において、複数の電気的に絶縁された側壁導体７２を画定する。各垂直開口７０は、導電性物質６４の本体または充填溝にわたって、第１の積層パッケージの垂直側壁から、および可能性としてそれに当接して、隣接する積層パッケージの向かい合う側壁へ、および可能性としてそれに当接して延在する。加えて、各垂直開口７０は、一般的には、軸凡例３６によって認められるｚ軸に沿った垂直方向において得られるように、またはパネルスタック４６の厚さを通じて得られるように、溝内に堆積される導電性物質６４の本体全体を通じて延在する。開口７０は、下部デバイスパネル４４の下側接続部分５６に当接して、またはパネルスタック４６全体を通じて延在し得る。これは、線１１−１１に沿ってとられる、図１０に示すパネルスタック４６の部分を断面図で示す図１１を参照することによってより十分に諒解され得る。開口７０は、より明瞭にするために図１１において平行線模様によって指定されている。各開口をこのように充填溝を通じて、および充填溝にわたって延在するように形成することによって、垂直開口７０は、各部分的に形成された積層パッケージ５７内に含まれる隣接する側壁導体７２間の電気的絶縁を提供する。開口７０は分散され、側壁導体７２と交互配置される。示されている例では一般的に長方形の平面図幾何形状を有するが、開口７０は代替的な実施形態では、丸みを帯びた、長円形の、または正方形形状の幾何形状を含む、さまざまな異なる平面図幾何形状を有するように形成されることができる。
垂直開口７０は、機械的穿孔、ルーティング、または任意の他の適切な物質除去プロセスを利用して例示的な方法２０のステップ６８（図１）において形成されることができる。好ましい実施形態では、物質６４の選択される部分または垂直柱を除去して開口７０を生成するためにレーザ切断が利用される。レーザ切断は、標準的なＵＶまたはＣＯ２レーザ穿孔機を用いて実行されることができる。特に、溝５４（図７および図８）内に堆積される導電性物質が導電性ペーストまたはエポキシ樹脂である実施形態では、レーザ切断プロセスは、ＣＶＤ、ＰＶＤ、または類似の堆積技法を利用して堆積される金属薄膜を除去するのに一般的に必要とされるよりも著しく低いエネルギーにおいて実行されることができる。たとえば、必須のレーザエネルギーは異なる導電性ペーストおよび異なる金属の間では必然的に変更されることを理解した上で、めっき金属薄膜を除去するためには少なくとも約６ワット、一般的には約８ワットを超えるエネルギーレベルが一般的に必要とされるが、本明細書に記載されるタイプの導電性ペーストおよびエポキシ樹脂は、多くの場合、約３ワットを下回るレーザ・エネルギー・レベルにおいて除去されることができる。したがって、溝内に堆積される導電性物質の選択される部分または垂直柱を除去するためにレーザ切断が利用される実施形態では、最大エネルギーレベルは好ましくは約４ワットより小さく、より好ましくは、約３ワットより小さい。垂直開口７０を形成するためにそのような低エネルギーレーザ切断プロセスを採用することによって、そうでなければ、たとえば、積層パッケージまたはパッケージ層の層間剥離および分離を加速させることによってパネルスタック４６に損傷を与えるか、または構造的に劣化させ得る、マイクロ電子パネルスタック４６の周囲部分の望ましくない加熱が回避されることができる。そのようなレーザ切断プロセスをパネルレベルで利用することによって、非常に高い製品収量を達成することができる。
例示的な方法２０（図１）を完了するために、パネルスタックは分離または個片化されて多数の積層マイクロ電子パッケージになる（ステップ７４、図１）。図１２は、個片化されて複数の積層マイクロ電子パッケージ７６がもたらされた後の、例示的なパネルスタック４６の一部の断面図である（そのうち１つのみが図１２において全体を示されている）。個片化は、レーザ切断、機械的ソーイング、および打ち抜きによるスクライビングを含む任意の既知のプロセスを利用して実行され得る。個片化は、隣接するパッケージの側壁導体を接合する導電性物質をさらに除去し、したがって、下記により十分に説明されるように、パッケージ縁部導体３２によって埋め込みマイクロ電子デバイス２８を相互接続する電気的に絶縁された側壁導体７２を（図１０および図１１に示す開口７０の形成と組み合わせて）完全に画定する。レーザ切断、機械的ソーイング、または別の物質除去プロセスが採用される場合、そのようなプロセスによって形成される切断部７５は、好ましくは、所定の一様な溝幅（図８において「Ｗ１」として認められる）よりも狭い、所定の一様な幅（図１２において「Ｗ２」として認められる）を有するように形成される。側壁導体の厚さは、Ｗ１とＷ２との間の差の二分の一に等しくなる。溝５４が所望の溝幅（Ｗ１）に等しい第１の刃厚を有する第１のダイシングソーを利用して形成される特定の実施形態では、パネルスタック４６の個片化は所望の切断幅（Ｗ２）に等しく第１の所定の刃厚（Ｗ１）よりも薄い所定の刃厚を有する第２のダイシングソーを使用したダイシングによって実行される。
例示的な製造方法２０の完了にしたがって、ここにおいて多数の積層マイクロ電子パッケージが形成された。図１３は、特定のそのようなマイクロ電子パッケージ７６を側面図で示す。積層マイクロ電子パッケージ７６は、２つのパッケージまたはパッケージ層７８および８０を含み、これらは、それぞれデバイスパネル２４および４４（図５〜図９、図１１、および図１２）の個片化された部分であり、それらの各々は少なくとも１つの埋め込みマイクロ電子デバイスを含む。各パッケージ層７８、８０は、異なるパッケージ縁部導体３２に接し、したがって電気的に接続するために、示されている垂直パッケージ側壁８２まで延在する多数のパッケージ縁部導体３２（図１３においては物理的に隠れており、したがって破線で示されている）をも含む。このように、パッケージ縁部導体３２はパッケージ層７８および８０内に埋め込まれたマイクロ電子デバイスを相互接続するが、パッケージ縁部導体３２はすべての実施形態においてパッケージ層７８および８０内に埋め込まれたマイクロ電子デバイスを相互接続する必要はなく、代わりに、パッケージ最上層（示されている向きを参照する）、または、パッケージ最下層を除く任意の他のパッケージ層内に含まれる１つまたは複数のマイクロ電子デバイスを、積層パッケージの最下面上に形成されるコンタクト（たとえば、はんだボール、リード線など）に電気的に結合するのに利用されてもよいことに留意されたい。図１３に示す例示的な実施形態では、側壁導体７２は各々、実質的に直線的な幾何形状を有し、パッケージ縁部導体３２の異なる重なり合ったまたは垂直に整列する対を相互接続するが、代替的な実施形態では、側壁導体７２は、図１０〜図１２に関連して上述された開口７０のうちの選択されるものの侵入深さを制限することによって、他の幾何形状（たとえば、Ｌ字形状、Ｕ字形状、およびブロック形状の幾何形状）を与えられることができる。特に、積層マイクロ電子パッケージ７６は、少なくとも１つのいくつかの点において、特定の既知の積層マイクロ電子パッケージと構造的に異なり得る。第１に、少なくとも好ましい実施形態において、側壁導体７２は、上述したタイプの、金属含有エポキシ樹脂またはペーストのような、導電性ペーストから成るか、またはそれから構成される。第２に、側壁導体７２はパッケージ側壁の直上に形成され、パッケージ側壁に密接に接し、たとえば、めっきプロセスに関連して一般的に利用されるタイプのシード層によってそれから分離されない。第３に、図１２および図１３において参照符号８２によって示されているように、下側デバイスパネル４４は、下側突出部または棚（shelf）を含み、これは例示的な方法２０のステップ５２（図１）に関連して上述した溝形成または「ハーフソー」プロセスによって形成され、パネル４４の周縁の周囲に延在し、側壁導体７２が、はんだボール６６が上に形成される積層マイクロ電子パッケージ７６の接触面からこれに向かって延在する。
このように、上記は多数の側壁導体または相互接続を含む複数の積層マイクロ電子パッケージを製造するための方法の実施形態を提供した。上述の製造方法の実施形態は、少なくとも大部分においてパネルまたは部分パネルレベルで実行され、製造効率、費用対効果、スケーラビリティ、および生産性において著しい向上を実現することができる。上述の作製方法の実施形態はまた、ＢＧＡまたは類似のコンタクト構成を利用してパッケージ層間の垂直接続の必要をなくすかまたは低減し、それによって、よりコンパクトな垂直デバイスプロファイルが可能になり、製造複雑度が低減される。さらに、上述の作製方法の実施形態は、パッケージ層を相互接続するために固有に形成される側壁コネクタを採用し、これによって、ＢＧＡまたは類似のコンタクト構成と比較してより優れた層間相互接続性が提供される。
上述の作製方法の特定の実施形態では、垂直パッケージ側壁上に、かつその上に形成される側壁導体に接してさらに絶縁体物質が堆積され得る。この場合、絶縁体物質は好ましくは、隣接する側壁導体間の領域を占める。これは、例示的な方法２０のステップ６８（図１）において実行される上述の物質除去プロセス中に、ステップ７４によって実行される個片化プロセスの前に形成される開口（たとえば、穿孔）内に絶縁体物質を堆積することによって達成され得る。その後、絶縁体物質は、個片化プロセスにおいて側壁相互接続と同一平面にあるように、切断され得る。他の実施形態では、絶縁体物質は、個片化後に側壁導体間に、それに隣接して、かつ／またはその上に堆積され得る。この目的に適したさまざまな異なる絶縁体物質が既知であり、流動可能導電性物質を被着させることによる、たとえば、針注入またはスクリーン印刷技法を含む、上述の被着技法のさまざまなものが、絶縁体を堆積するために採用されることができる。そのような絶縁体物質を堆積することによって、そうでなければ側壁導体が形成される流動可能導電性物質内に含まれる特定の構成成分（たとえば、銀粒子）の表面移動に起因して発生する場合がある樹枝状成長が回避または最小限に抑えられる。加えて、そのような絶縁体物質を側壁導体間に追加することは、追加の機械的ロバスト性を提供し得、側壁導体が形成される導電性物質よりも良好な接着特性を有するように選択され得る。
特定の積層マイクロ電子パッケージタイプに関連して上述したが、例示的な方法２０（図１）の実施形態は、少なくとも２つのマイクロ電子デバイスが異なるレベルまたは異なるパッケージ層に位置し、上述したタイプの電気的に絶縁された側壁導体によって相互接続される、さまざまな異なるタイプの積層マイクロ電子パッケージを製造するために採用されることができることが強調される。この点をさらに強調する、図１４〜図１７は、本発明のまたさらなる例示的な実施形態による、図１に示す方法２０を利用して製造されることができる、種々のタイプの積層マイクロ電子パッケージを示す単純化された断面図である。同様の構造要素を示すために同様の参照符号を使用する、図１４〜図１７は各々、第１のパッケージまたはパッケージ層１０２および第２のパッケージまたはパッケージ層１０４を含む、相対的に単純な積層マイクロ電子パッケージ１００を示す。前述の事例のように、パッケージ層１０２および１０４は、接着テープまたは接合物質のような、介在する接合層１０６によってラミネートされる。パッケージ層１０２および１０４は各々、パッケージ本体１１２内に埋め込まれる、それぞれ少なくとも１つのマイクロ電子デバイス１０８および１１０を含む。パッケージ１０２および１０４は、垂直パッケージ側壁１１８まで延在するとともにそれを通じて露出される、それぞれパッケージ縁部導体１１４および１１６をさらに含む。側壁導体１２０が垂直パッケージ側壁１１８上に形成されてパッケージ縁部導体１１４および１１６の露出末端部、それゆえ積層マイクロ電子デバイス１０８および１１０を電気的に相互接続する。図１４〜図１６にさらに示すように、ＢＧＡアレイ内に含まれる複数のはんだボール１２２も、プリント回路基板またはより大きな電子システム内に含まれる他の構成要素に対する電気的接続を容易にするためにパッケージ１０４のデバイス表面上に形成され得る。
上記のように、積層マイクロ電子パッケージ１００は、図１〜図１３に関連して上述した積層マイクロ電子パッケージ７６とは異なるページング手法を利用して製造される。たとえば、図１４に示すパッケージ１００の場合、パッケージ層１０２および１０４はそれぞれ、ウェハレベル・チップスケール・パッケージング（ＷＬ−ＣＳＰ）およびＲＣＰパッケージングプロセスを利用して製造される。図１５に示す例示的な実施形態では、パッケージ層１０２および１０４は各々、モールデッド・アレイ・プロセス・ボール・グリッド・アレイ（ＭＡＰＢＧＡ）プロセスを利用して製造される。図１６に示す例示的な実施形態では、パッケージ層１０２および１０４はそれぞれ、ハイブリッド・フリップチップ・ボール・グリッド・アレイ（ＦＣＢＧＡ）およびＭＡＰＢＧＡプロセスを利用して製造される。最後に、図１７に示す例示的な実施形態では、パッケージ層１０２および１０４は各々、ソーン・クワッド・フラット・ノーリード（ＱＦＮ）ストリップレベル積層プロセスを利用して製造される。パッケージ縁部導体は、図１４に示す導体１１４の事例のように単一の金属層内に、図１４に示す導体１１６、図１５に示す導体１１４および１１６、ならびに図１６に示す導体１１４および１１６の事例のように複数の絶縁体もしくはビルドアップ層内に形成される導電線、ビアなどの組み合わせとして、図１５に示す導体１１４および１１６ならびに図１６に示す導体１１６の事例のように導電線に電気的に結合されるワイヤボンド１２４として、または、図１７に示す導体１１４および１１６の事例のようにパッケージ側壁を通じて露出されるボンドパッドに電気的に結合されるワイヤボンド１２４として、形成されることができる。
このように、複数のパッケージの積層による優れたレベル間相互接続性、ならびにパッケージ小型化および超高密度パッケージを提供する、積層マイクロ電子パッケージを製造するための方法の複数の例示的な実施形態が提供されたことを諒解されたい。上述の方法の特定の実施形態では、各々複数の半導体ダイ（または他のマイクロ電子デバイス）と、ダイパッドをソースクライブまたはダイシングストリートに接続するパッケージ縁部導体（たとえば、金属配線）とを含むデバイスパネルが製造された。２つ以上のパネルが適切に整列して接合物質を用いてラミネートされた。上述の例示的な実施形態の少なくとも１つにおいて、その後、パネルを切断するための部分ソーイングが最下部パネルに対して適用され、パッケージ側壁導体が露出された。その後、金属含有ペーストのような導電性物質が利用されて、部分ソーイングによって形成された溝が充填された。その後、レーザ切断がパネルスタックの上部またはデバイス面から実行されて、配線間における余分な物質が除去された。最後に、ラミネートされたパネルが単一ユニットに個片化された。
上述の例示的な実施形態のいくつかにおいて、製造方法は、複数のマイクロ電子デバイスパネルをパネルスタック内に配列するステップを含む。各マイクロ電子デバイスパネルは、複数のマイクロ電子デバイスと、それから延在する複数のパッケージ縁部導体とを含む。複数のパッケージ縁部導体を露出させる溝がパネルスタック内に形成され、溝を通じて露出されるパッケージ縁部導体のうちの異なるものを相互接続する複数の側壁導体が形成される。その後、パネルスタックは、各々が積層マイクロ電子パッケージ内に含まれる複数の側壁導体のうちの少なくとも１つによって電気的に相互接続される少なくとも２つのマイクロ電子デバイスを含む、複数の積層マイクロ電子パッケージに分離される。
さらなる実施形態では、方法は、パネルスタックを生成するために少なくとも第１のデバイスパネルおよび第２のデバイスパネルを積層するステップを含む。第１のマイクロ電子デバイスパネルは、パネル本体と、パネル本体内に埋め込まれる複数のマイクロ電子デバイスと、複数のマイクロ電子デバイスを境界するダイシングストリートと、マイクロ電子デバイスからダイシングストリートまで延在する複数のパッケージ縁部導体とを含む。溝は、複数のパッケージ縁部導体を露出させるダイシングストリートに沿ってパネルスタック内へ切断される。その後、溝は、溝の側壁を通じて露出されるパッケージ縁部導体に接する導電性物質を充填される。その後、複数のパッケージ縁部導体に電気的に結合される複数の側壁導体を少なくとも部分的に画定するために、溝を充填する導電性物質を通じて開口が形成される。パネルスタックは複数の積層マイクロ電子パッケージに個片化される。
またさらなる実施形態では、方法は、各々が、上述したタイプのパッケージ縁部導体のような導電性要素を含む複数のデバイスパネルを生成するステップと、導電性物質が埋め込まれるパネルスタックを生成するために複数のデバイスパネルをラミネートするステップとを含む。パネルスタック内に、パッケージ側壁を少なくとも部分的に画定する非貫通開口が形成され、当該開口を通じて埋め込み導電性要素が露出される。非貫通開口内に導電性ペーストが注入される。その後、導電性ペーストの選択される部分が除去されて、非貫通開口を通じて露出される導電性要素を相互接続する複数の電気的に絶縁された側壁導体を少なくとも部分的に画定する。その後、パネルスタックが複数の積層マイクロ電子パッケージに個片化される。
積層マイクロ電子パッケージの実施形態も提供された。特定の実施形態では、積層マイクロ電子パッケージは複数の重なり合うパッケージ層を備える。そして、各パッケージ層は、パッケージ層本体と、パッケージ層本体内に埋め込まれるマイクロ電子デバイスと、電子デバイスからパッケージ本体の側壁まで延在する複数のパッケージ縁部導体とを含む。複数のパッケージ縁部導体はパッケージ層本体の側壁を通じて露出される。積層マイクロ電子パッケージは複数の側壁導体をさらに含み、当該側壁導体は、パッケージ層本体の少なくとも１つの側壁上に堆積される導電性ペーストから成り、それを通じて露出される複数のパッケージ縁部導体と抵抗接触する。
上述の作製方法の実施形態において、パネルスタック内に溝が形成され、金属含有ペーストのような導電性物質を少なくとも部分的に充填される。その後、電気的に絶縁された側壁導体を部分的に画定するために、充填された溝を通じて開口が形成され、その後、積層マイクロ電子パッケージを個片化して側壁導体を完全に画定するために個片化が実行される。製造方法のさらなる実施形態では、パッケージ側壁上に堆積された導電性物質の選択される部分を除去する前にパネルスタックを個片化することも可能である。たとえば、導電性ペーストまたは他の物質を溝内に堆積した後、パネルスタックは、各々が、垂直パッケージ側壁のうちの少なくとも１つの上に重なるパターニングされていない導電性物質層を有する、複数の部分的に完成された積層マイクロ電子パッケージに個片化されてもよい。その後、パターニングされていない導電性物質層は、側壁導体を画定するためにパターニングされてよい。特に、導電性ペーストまたは類似の物質が溝内に堆積される実施形態では、パターニングされていない導電性ペースト層が、積層マイクロ電子パッケージの熱に影響されやすいゾーンが形成されるのを回避するために、上述のタイプの低エネルギーレーザ切断を利用してパターニングされることができる。そのようなパターニングされていない導電性側壁層の個片化後パターニングは、側壁導体がより複雑なパターン化形状を与えられることも可能にする。
前述の詳細な説明の中で少なくとも１つの例示的な実施形態を提示してきたが、膨大な数の変形形態が存在することを諒解されたい。１つ以上の例示的な実施形態は例に過ぎず、本発明の範囲、適用性または構成を限定することは決して意図されていないことも理解されるべきである。そうではなく、前述の詳細な説明は、本発明の例示的な実施形態を実行するための有意義な指針を当業者に提供するものである。添付の特許請求項に記載されている本発明の範囲から逸脱することなく、例示的な実施形態に記載されている要素の機能および構成にさまざまな変更を行うことができることが理解される。
７６，１００…積層マイクロ電子パッケージ、２４，４４…マイクロ電子デバイスパネル、２８，１０８，１１０…マイクロ電子デバイス、３２，１１４，１１６…パッケージ縁部導体、５４…溝、７２，１１８…側壁導体。

Claims (20)

  1. 積層マイクロ電子パッケージの製造方法であって、
    複数のマイクロ電子デバイスパネルをパネルスタック内に配置することであって、各マイクロ電子デバイスパネルは、複数のマイクロ電子デバイスと、該複数のマイクロ電子デバイスから延在する複数のパッケージ縁部導体とを含む、前記配置すること、
    前記パネルスタックに、前記複数のパッケージ縁部導体を露出させる溝を設けること、
    前記溝を通じて露出される前記パッケージ縁部導体と異なるパッケージ縁部導体を相互接続する複数の側壁導体を形成すること、
    前記パネルスタックを、複数の積層マイクロ電子パッケージに個片化することであって、前記複数の積層マイクロ電子パッケージの各々が、前記積層マイクロ電子パッケージ内に含まれる前記複数の側壁導体のうちの少なくとも１つによって電気的に相互接続される少なくとも２つのマイクロ電子デバイスを備える、前記個片化することを備える、製造方法。
  2. 前記形成することは、
    導電性物質を前記複数のパッケージ縁部導体に接する前記溝内に堆積すること、
    前記導電性物質の選択される部分を除去して、前記複数の側壁導体を部分的に画定することを含む、請求項１に記載の製造方法。
  3. 前記堆積することは、導電性ペーストを前記溝内に注入することを含む、請求項２に記載の製造方法。
  4. 前記注入することは、前記溝に少なくとも部分的に金属含有エポキシ樹脂を充填することを含む、請求項３に記載の製造方法。
  5. 前記除去することは、前記導電性ペーストが前記溝内に注入された後に、前記導電性ペースト内に離間された開口の列を穿孔することを含む、請求項３に記載の製造方法。
  6. 前記穿孔することは、レーザ切断プロセスを利用して前記導電性ペーストの垂直柱を除去することを含む、請求項５に記載の製造方法。
  7. 前記配置することは、少なくとも２つの隣接するマイクロ電子デバイスパネルを互いに接合して前記パネルスタックを生成することを含む、請求項１に記載の製造方法。
  8. 前記複数のマイクロ電子デバイスパネルは、
    マイクロ電子デバイスを、前記マイクロ電子デバイスが露出されるデバイス表面を有する封入物質内に埋め込むこと、
    前記デバイス表面上に前記マイクロ電子デバイスに電気的に結合される前記パッケージ縁部導体を形成することを含むプロセスを使用して生成される、請求項１に記載の製造方法。
  9. 前記マイクロ電子デバイスパネルは、ダイシングストリートであって、前記複数のパッケージ縁部導体が前記ダイシングストリートまで延在する、前記ダイシングストリートを備え、
    前記配置することは、前記デバイスパネルの前記ダイシングストリートが、前記パネルスタックの中心線に沿って得られるように少なくとも部分的に重なり合うように、前記デバイスパネルをパネルスタック内に配置することを含む、請求項１に記載の製造方法。
  10. 前記マイクロ電子デバイスパネルは、ダイシングストリートであって、前記複数のパッケージ縁部導体が前記ダイシングストリートまで延在する、前記ダイシングストリートを備え、
    前記形成することは、前記ダイシングストリートに沿って、かつ前記複数のパッケージ縁部導体を横断して、溝を前記パネルスタックに設けることを含む、請求項１に記載の製造方法。
  11. 前記設けることは、第１の所定の幅を有する溝を前記パネルスタックに設けることを含み、
    前記分離することは、前記第１の所定の幅よりも小さい刃厚を有するソーを利用して、前記パネルスタックを複数の積層マイクロ電子パッケージに個片化することを含む、請求項１０に記載の製造方法。
  12. 前記設けることは、前記複数のパッケージ縁部導体の各々の一部分が除去されるように、前記パネルスタックの溝を設けることを含む、請求項１に記載の製造方法。
  13. 前記側壁導体間に絶縁体物質を堆積することをさらに含む、請求項１に記載の製造方法。
  14. 積層マイクロ電子パッケージの製造方法であって、
    少なくとも第１のマイクロ電子デバイスパネルおよび第２のマイクロ電子デバイスパネルを積層してパネルスタックを生成することであって、前記第１のマイクロ電子デバイスパネルは、
    パネル本体と、
    前記パネル本体内に埋め込まれた複数のマイクロ電子デバイスと、
    前記複数のマイクロ電子デバイスを境界するダイシングストリートと、
    前記マイクロ電子デバイスから前記ダイシングストリートまで延在する複数のパッケージ縁部導体とを備える、前記生成すること、
    溝を、前記複数のパッケージ縁部導体を露出させる前記ダイシングストリートに沿って前記パネルスタックに設けること、
    前記溝に、前記溝の側壁を通じて露出される前記パッケージ縁部導体に接する導電性物質を充填すること、
    前記溝を充填する前記導電性物質に開口を形成して、前記複数のパッケージ縁部導体に電気的に結合される複数の側壁導体を少なくとも部分的に画定すること、
    前記パネルスタックを前記複数の積層マイクロ電子パッケージに個片化することを備える、製造方法。
  15. 前記パネルスタックが個片化される前または後に前記複数の積層マイクロ電子パッケージ内に含まれる第１の積層マイクロ電子パッケージ上にコンタクト構成を生成することをさらに含み、
    前記複数の側壁導体のうちの少なくとも１つは、前記第１の積層マイクロ電子パッケージ内に含まれる少なくとも１つのマイクロ電子デバイスを前記コンタクト構成内に含まれるコンタクトに電気的に結合する、請求項１４に記載の製造方法。
  16. 前記個片化することは、前記パネルスタックを前記複数の積層マイクロ電子パッケージに個片化して、前記複数の側壁導体を完全に画定することを含む、請求項１４に記載の製造方法。
  17. 前記充填することは、前記溝内に導電性ペーストを注入して、複数の充填された溝を生成することを含み、
    前記開口を形成することは、前記充填された溝に複数の開口を穿孔することを含み、
    前記複数の開口の各々は、充填された溝にわたって、かつ充填された溝を通じて延在する、請求項１４に記載の製造方法。
  18. 前記設けることは、前記第２のマイクロ電子デバイスパネルを通じて延在するが、前記第１のマイクロ電子デバイスパネルを通じては延在しないように、溝を前記パネルスタック内に設けることを含む、請求項１４に記載の製造方法。
  19. 積層マイクロ電子パッケージであって、
    複数の重なり合うパッケージ層であって、各パッケージ層は、
    パッケージ層本体、
    前記パッケージ層本体内に埋め込まれるマイクロ電子デバイス、
    前記電子デバイスから前記パッケージ層本体の側壁まで延在する複数のパッケージ縁部導体であって、該複数のパッケージ縁部導体は前記パッケージ層本体の前記側壁を通じて露出される、前記複数のパッケージ縁部導体を備える、前記複数の重なり合うパッケージ層と、
    前記パッケージ層本体の少なくとも１つの側壁上に堆積される導電性ペーストから成り、導電性ペーストを通じて露出される前記複数のパッケージ縁部導体と抵抗接触する複数の側壁導体とを備える、積層マイクロ電子パッケージ。
  20. 前記複数の重なり合うパッケージ層のうちの１つの前記パッケージ層本体は、周縁突出部をさらに備え、
    前記複数の側壁導体は、前記積層マイクロ電子パッケージの縁部から前記周縁突出部まで延在する、請求項１９に記載の積層マイクロ電子パッケージ。
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