JP5631328B2 - 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続 - Google Patents

電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続 Download PDF

Info

Publication number
JP5631328B2
JP5631328B2 JP2011540873A JP2011540873A JP5631328B2 JP 5631328 B2 JP5631328 B2 JP 5631328B2 JP 2011540873 A JP2011540873 A JP 2011540873A JP 2011540873 A JP2011540873 A JP 2011540873A JP 5631328 B2 JP5631328 B2 JP 5631328B2
Authority
JP
Japan
Prior art keywords
die
interconnect
dies
stack
margin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011540873A
Other languages
English (en)
Other versions
JP2012511835A (ja
Inventor
レアル，ジェフリー・エス
マクグラス，スコット
パンルレ，シュゼット
Original Assignee
インヴェンサス・コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インヴェンサス・コーポレーション filed Critical インヴェンサス・コーポレーション
Publication of JP2012511835A publication Critical patent/JP2012511835A/ja
Application granted granted Critical
Publication of JP5631328B2 publication Critical patent/JP5631328B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/76—Apparatus for connecting with build-up interconnects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/24998—Reinforcing structures, e.g. ramp-like support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Description

関連出願についてのクロス・リファレンス
[0001] 本願は、2008年12月9日出願され「電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続ターミナル（Semiconductor die interconnect terminal formed by aerosol application of electrically conductive material）」と題したJ.レアルによる米国仮出願の出願番号第61/121,138号を基礎とする優先権を主張し、それは本願明細書にリファレンスとして組み入れられる。本出願はまた、2009年11月11日のS.マクグラス等による米国仮出願「低減された応力相互接続を有するスタックされたダイアセンブリ（Stacked die assembly having reduced stress interconnects）」（仮出願番号第61/280,584号）から一部の優先権を主張し、本願明細書に一部においてリファレンスとして組み入れられる。
[0002] 本発明は、スタックされたダイアセンブリのダイの電気相互接続に関する。
[0003] 典型的な半導体ダイは、集積回路が形成されるフロント（「活性化」）サイドと、バックサイドおよび側壁を有する。側壁は、フロントエッジでフロントサイドとバックエッジでバックサイドを会わせる。半導体ダイは、典型的には、ダイが配備される装置の他の回路を有するダイ上の回路の電気相互接続のためのフロントサイドにある相互接続パッド（ダイパッド）を備えている。提供されるダイのいくつかは、１以上のダイマージンに沿ってフロントサイド上のダイパッドを有し、それらは周辺パッドダイと称される。提供される他のダイは、ダイの中心付近のフロントサイドで１または２の列に配置されるダイパッドを有し、これらはセンターパッドダイと称される。ダイは、１つ以上のダイのマージン（「相互接続マージン」）でまたはその付近で、相互接続パッドの適切な配列を提供するために「リルーティング」される（ルートを変えられる）。
[0004] 半導体ダイは、パッケージの他の回路、例えば、パッケージ基板上のまたはいくつかの手段によるリードフレームと電気的に接続される。かかるｚ相互接続は、例えば、ワイヤボンディング、または、フリップチップ相互接続、または、タブ相互接続によってなされることができる。パッケージ基板またはリードフレームは、パッケージが使用のために取り付けられる装置の下に横たわる回路（第２のレベル相互接続）（例えば印刷回路基板上の回路）に、パッケージの電気接続を提供する。
[0005] 多くの方法は、集積回路チップパッケージの作動中の半導体回路の密度を増やすために提案され、その一方で、パッケージ・サイズ（パッケージフットプリント、パッケージ厚さ）を最小化した。より小さいフットプリントを有する高密度パッケージを作るためのある方法では、同じであるか又は異なる機能性の２つ以上の半導体ダイが別のものの上にスタックされ、取り付けられ、パッケージ基板に接続される。
[0006] ワイヤーボンディングを使用しているスタックされた半導体ダイの電気的相互接続は、多くのチャレンジを提示する。たとえば、スタックの２つ以上のダイは、基板から向きがそれているそれらのフロントサイドを有する基板に載置することができて、結合は、ダイ-to-基板またはダイ-to-ダイのワイヤボンディングによって接続されることができる。ダイ-to-ダイワイヤー接合相互接続は、上ダイがそれが接続される下方ダイのマージンの上に横たわらないように、且つ、充分な水平クリアランスがワイヤボンディングツールに対応するために提供されるように、上方ダイが寸法決めされまたは配置されるようになされる。オフセットがあまりに狭い場合、ワイヤボンディングツールは上方ダイに衝撃を与え、損害を与え得る。加えて、上方ダイ・パッドと下方ダイ・パッドと間の結合導線が上方ダイエッジと接触しないために、オフセットは十分に広くなければならない。例えば、上方ダイのフットプリントが下方ダイより十分に狭い所で、充分なクリアランスが提供される、または、例えば、上方ダイのフットプリントが下方ダイのマージンに関して十分にオフセットされるように、上方ダイが配置される。しかしながら、接合ツールおよび導線のスパンに対応する充分なオフセットの必要条件は、このように実際問題としてスタックされることができるダイの寸法を制限する。相互接続パッドがダイの１つのマージンだけに沿ってある場合、ダイは段階状に相殺されて配置され、全てのダイの相互接続マージンは同じ方向に差し向けられることができ、各々のダイ上の相互接続パッドは上に横たわるダイをオフセットすることによってさらされる。ダイ数が増加するにつれて、スタックのフットプリントは有意に増加するので、接合ツールおよび導線の幅に対応する充分なオフセットの必要条件は、このように実際問題としてスタックされることができるダイの数を制限する。
[0007] 別の実施形態では、スタックのダイは、スタックが取り付けられる共通の基板にそれらを接続することによって間接的に相互接続することができる。スタックの下方ダイが、ダイ-to-基板でワイヤボンディングする場合、および、上方ダイのフットプリントが、下方ダイのマージンの上に横たわる場合、スペーサは、下方ダイの上にワイヤループに対応するように、下方と上方ダイとの間で充分な垂直クリアランスを提供するために挿入され得る。かかる構成では、スペーサおよび上方ダイが上にスタックされる前に、下方ダイのダイ-to-基板ワイヤボンディングは、完了されなければならず、すなわち、ダイは、基板上でその場でスタックされ、ダイは、スタックされ、連続的に接続されなければならない。
[0008] 米国特許第7,245,021号は、「垂直導通エレメント（vertical conducting elements）」によって電気的に相互接続された複数の集積回路ダイを含む垂直にスタックされたダイアセンブリを記載する。ダイは、電気的に絶縁保護コーティングでおおわれている。垂直導通エレメントは、電気伝導ポリマーベース材料から形成され、ダイのエッジに隣接して適用される。ダイは、金属的導通エレメントが設けられ、各々は、ダイ周辺に電気接続ポイントに取り付けられる一端を有し、垂直導通ポリマーエレメントに埋められる他の端を有する。かかる構成では、金属導通エレメントまたは相互接続ターミナルが、提供されるようなダイの周辺ダイパッドである相互接続パッド（ダイパッド）に結合され、若しくは、ダイ回路のリルーティングの結果として、ダイ周辺に、またはその付近に配置され得る。相互接続ターミナルは、ダイエッジを越えて表面上に延び、このように、それは「オフ・ダイ（off-die）」ターミナルと称される。オフ・ダイ相互接続ターミナルは、例えば、（例えば、ワイヤーボンディングオペレーションにおいて形成された）導線またはタブ若しくは（例えば、リボンボンディングオペレーションにおいて形成された）リボンである。
[0009] 別の実施形態では、相互接続ターミナルは、ダイパッド上へ堆積した電気伝導ポリマー材料のバンプまたは塊であってもよい。塊は、それがダイエッジの方に延びるように形成され、それがダイエッジの方へ伸びて、（オフ・ダイターミナルを構成する）ダイエッジを僅かに超えて、またはダイエッジに向かって延び、例えば、それは親指の形をしていてもよい。または、塊は、パッドの上に全体に形成されることができる。例えば、電気伝導ポリマーベース材料は、導電性エポキシのような硬化可能な伝導性のポリマー材料であってもよい。
[0010] 米国特許第7,245,021号に例示されるように、相互接続マージンが垂直に整列配置されるように、ダイが、スタックに配置されることができ（それゆえ、ダイが「垂直にスタックされ」）、相互接続マージンに隣接するダイ側壁は、スタック面を構成する。オフ・ダイ（Off-die）ターミナル（ワイヤ、タブ、リボンまたは塊）は、スタック表面に突き出て、例えば「垂直導通エレメント」を形成するためにスタック表面に適用される電気伝導エポキシのトレースを使用するように、様々な方法によってそれらを接続に使えるようにさせる。電気伝導材料の塊が、スタック表面に延びる場合、塊は様々な方法によって同様に接続に使える。
[0011] オフ・ダイ相互接続ターミナルを備え、または、ダイパッド上の導電材料のバンプまたは塊を備えた構成では、ターミナルは、ダイのフロントサイドの前に立ち、スタックの隣接するダイは、ターミナルに適応するように、下部ダイのフロントサイドと、次の上に横たわるダイのバックサイドとの間にスタンドオフによって分離される。スペーサは、隣接したダイを支持するためにスペースに任意に挿入され、任意に、スペーサは、スペースを満たして、ダイを互いに接着する適切な厚みのフィルム接着剤であってもよい。相互接続ターミナルをブロックしないように、スペーサは、配置され、寸法決めされる（例えば、ダイよりも小さくされ、または、スペーサのエッジは、相互接続マージンをさらすためにオフセットされる）。
[0012] オフセット・ダイ（off-die）ターミナルの必要を除去することは好まししい。したがって、相互接続ターミナルは、ダイの活性化側内または活性化側で形成され、ダイの活性化側がダイ側壁と会うダイのマージンで、またはその付近で形成されることができる。マージンでのかかる相互接続ターミナルは、ダイパッド、または、ダイパッドの拡張であってもよく、例えば、ダイ回路のコースを変更する結果として、ダイマージンで、又はその近くに配置され得る。または、例えば、相互接続ターミナルは、ダイ側壁の上に形成され、ダイパッドの拡張に、または、リルーティング回路に、導電材料のトレースのアタッチメントによってダイの集積回路に接続され得る。または、例えば、フロントサイドダイエッジで（ダイの活性化側を備えたダイ側壁が交差するところで）、面取り部の周りで包むように、相互接続ターミナルは形成されることができる。かかるラップアラウンドターミナルは、部分的に面取り部にあり、および、部分的にダイ側壁上にある。類似したラップアラウンドターミナルは、（ダイのバックサイドを有するダイ側壁の交差するところで）バックサイドダイエッジの上に形成されることができ、ここで、面取り部はない。または、例えば、フロントサイドダイエッジで形成され、バックサイドダイエッジで形成される面取り部周辺で、それが巻きつくように、相互接続ターミナルは形成されることができる。かかるラップアラウンドターミナルは、部分的にフロントエッジ面取り部であり、部分的にダイ側壁上にあり、部分的にバックエッジ面取り部上にある。各々のこれらの構成では、相互接続ターミナルは、ある程度少なくともスタック表面にあり、したがって、例えば「垂直導通エレメント」を形成するためにスタック表面に適用される電気伝導エポキシのトレースを使用するというような、様々な方法によってスタック表面での接続に使える。例えば、さまざまな相互接続ターミナル構成の実施形態は、「電気的に相互接続されてスタックされたダイアセンブリ（Electrically interconnected stacked die assemblies）」と題してS.J.S. McElrea等によって2008年5月20日に出願されたアメリカの特許出願番号第12/124,077号に例示される。あるいは、ダイアレイ処理レベルで、ウェーハ処理レベルのさまざまな相互接続ターミナルの形成のための方法は、例えば、「二次元の製作を使用している集積回路装置の上に形成される三次元回路（Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication）」と題されてL.D.アンドルーズ, Jr.等によって2008年6月20日に出願されたアメリカの特許出願No.12/143,157に記載される。
[0013] 上記したように、周辺のパッドおよび全体的にリルーティングされたダイは、ダイのマージン（「相互接続マージン」）の一つ以上で、又はその近くで、配置される相互接続パッドを有する。相互接続パッドがダイに非常に近い場合、および、スペースが、スタックの隣接したダイの間で提供される場合、相互接続がパッド上で隣接したダイの間に入り込むと仮定するならば、ダイの相互接続は、スタック表面で垂直方向の相互接続によってなされることができる。例えば、（電気伝導エポキシのように）適用される相互接続材料は、ダイの活性化側で、マージンのパッドと電気的に結合させるために、隣接したダイの間のマージンでスペース内に流入する能力を有する。例えば、ダイの間のスペースに流動可能で、硬化可能な相互接続材料の侵入によるダイの相互接続は、2008年5月20日に出願され「律動的に送られて形をなす電気的相互接続（Electrical interconnect formed by pulsed dispense）」と題されたT.キャスキー等によるアメリカ出願番号第12/124,097号に示される。これは、侵入ができるようにするのに十分に隣接したダイの間の分離を提供することを必要とする。
[0014] 本発明のある全体的な態様では、各ダイが活性化側、相互接続マージン、および、相互接続エッジに隣接した相互接続側壁を備え、前記相互接続マージンに配置された相互接続パッドを備えた、複数のダイに相互接続ターミナルを形成するための方法が、スタックにおいて連続するダイがスペーサによって分離されるダイのスタックを形成するステップであって、相互接続側壁が、ダイの活性化側面に対して垂直な面に全体的に配置され、相互接続マージンの少なくとも一部が露出されるように相互接続エッジに関して、前記スペーサがオフセットされるようにダイが配置されることを特徴とする、ステップと、前記ダイの活性化側の面から０度よりも大きく、９０度よりも小さいジェット角でエアゾール化した伝導材料を差し向けるステップと、を有することを特徴とする。
[0015] 各ダイは、下に横たわる間隔があいたダイの露出された相互接続マージンに突き出て、堆積の間、突出は、ジェット角度とダイの間のスペースとに依存する範囲まで、下に横たわる相互接続マージンを「陰にする」。すなわち、所定のジェット角度に関して、スペースがより大きい場合、相互接続マージン上のより遠いインボードに達し；ジェット角度がより小さい場合、堆積は、相互接続マージン上のより遠いインボードに達する。（ダイの活性化側に対して垂直に近い）９０度のジェット角アプローチでは、マージンは、上に横たわるダイの陰によってほとんど完全に占有され；（相互接続壁の平面に対して垂直に近い）０度のジェット角アプローチでは、パッド上にまたは相互接続マージン上に堆積される材料はほとんどない。約45°のジェット角度で、例えば、堆積厚は、全ての露出表面にほとんど均一であると期待され、堆積は、下に横たわるダイエッジから、ダイの間のスペースにほぼ等しい距離までインボードに届くことが期待される。
[0016] ある実施形態では、ダイは分離されることができ、別々に処理されることができる。他の実施形態では、ダイおよびスペーサは、スタックされたダイアセンブリとして更に処理される。
[0017] ある実施形態では、追加のダイは、スペーサを構成する。ある実施形態では、追加的なダイが「ダミー」ダイであり；他の実施形態では、追加的なダイは活性化ダイである。
[0018] 本発明の別の全体的な態様では、各ダイが活性化側、相互接続マージン、および、相互接続エッジに隣接した相互接続側壁を備え、前記相互接続マージンに配置された相互接続パッドを備えた、スタックされたダイのアセンブリの相互接続ターミナルを形成するための方法が、スタックにおいて連続するダイがスペーサによって分離されるダイのスタックを形成するステップであって、相互接続側壁が、ダイの活性化側面に対して垂直な面に全体的に配置され、相互接続マージンの少なくとも一部が露出されるように相互接続エッジに関して、前記スペーサがオフセットされるようにダイが配置されることを特徴とする、ステップと、前記ダイの活性化側の面から０度よりも大きく、９０度よりも小さいジェット角でエアゾール化した伝導材料を差し向けるステップと、を有することを特徴とする。
[0019] ある実施形態では、追加的なダイは、スペーサを構成する。ある実施形態では、追加的なダイは「ダミー」ダイであり；他の実施形態では、追加的なダイは活性化ダイである。追加的なダイが活性化ダイである実施形態では、それらの相互接続側壁が、ダイの活性化側の平面と直角をなす平面に全体的に配置されるように、追加的なダイが配置され、相互接続マージンの少なくとも一部が露出され、追加的なダイはまた、ダイの活性化側の面から０度よりも大きく、９０度よりも小さいジェット角でエアゾール化した伝導材料を差し向けることにより相互接続ターミナルを提供する。
[0020] 本発明の他の全体的な態様では、電気的に相互接続されたスタックされたダイアセンブリを製造するための方法は、スタックされたダイのアセンブリに相互接続ターミナルを形成するステップと、上述したように、その後、相互接続ターミナルを接続するために電気伝導相互接続材料のトレースを適用するステップと、を有する。
[0021] 他の全体的な本発発明の態様は、各ダイが、活性化側、相互接続マージン、および、相互接続エッジに隣接した相互接続側壁を備え、相互接続マージンに相互接続パッドを備え、パッドから相互接続エッジにおよびその上に、並びに、相互接続側壁の上に形成されたラインを構成する相互接続ターミナルを備えた、複数のダイを有することを特徴とする。
[0022] 本発明の他の全体的な態様では、スタックされたダイのアセンブリが、各ダイが、活性化側と、相互接続マージンと、相互接続エッジに隣接した相互接続側壁とを備え、前記相互接続マージンに配置された相互接続パッドを供え、前記スタックの連続したダイがスペーサによって分離され、相互接続側壁がダイの活性化側の面に対して垂直な面に全体的に配置され、スペーサが相互接続エッジに対してオフセットされるようにダイが配置されることを特徴とする、ダイのスタックと、相互接続パッドから、相互接続エッジにおよびその上まで、並びに、相互接続側壁の上にまで形成されたラインを構成する相互接続ターミナルと、を有することを特徴とする。
[0023] 他の全体的な態様では、本発明は、電気的に相互接続されたオフセットダイスタック・アセンブリを有し、オフセットダイアセンブリを相互接続するための方法を有する。この態様によれば、誘電材料は、ヒレを形成するためにダイ側壁および下に横たわる表面によって形成される内部の角度で堆積され、相互接続トレースはヒレの表面の上に通過して形成される。例えば、ダイ側壁は、下部ダイの相互接続側壁であってよく、例えば、下に横たわる表面は、ボンドパッドのインボードで、ダイ側壁に隣接する、基板のダイ取り付け側の領域であってよい。または、例えば、相互接続側壁は、上方ダイの相互接続側壁であってよく、下に横たわる表面は、例えば、上方ダイ側壁に隣接し、下に横たわるダイのダイパッドのインボードに、下に横たわるダイのフロントサイドの電気的に絶縁された領域であってよい。または、例えば、ダイ側壁は、基板上でダイ・ダウン（die-down）に方位付けされたフリップチップダイの側壁であってよく、ダイフットプリントにおいて基板に電気的に接続され、例えば、下に横たわる表面は、ダイ側壁に隣接し、ボンドパッドのインボードに、基板のダイ取り付け側の電気的に絶縁された領域であってよい。または、例えば、相互接続側壁は、フリップチップダイの上にスタックされるダイの相互接続側壁であってよく、例えば、下に横たわる表面は、下に横たわるフリップチップダイのバックサイドの電気的に絶縁された領域であってよい。
[0024] 誘電材料が、横断面において直角三角形に近いヒレを形成するように堆積され、この方法で見ると、三角形の斜辺は、相互接続トレースが形成される上の傾斜した表面であり、三角形の垂直辺は、上方ダイ相互接続エッジでまたはその付近で斜辺と角度を形成する。ヒレの傾斜した表面は、僅かに凹型または凸面でもよく、または、より複雑な僅かに湾曲した表面であってもよい。ヒレの傾斜した表面は、ダイの相互接続エッジで、および、ダイ側壁のバックエッジが下に横たわる表面を満たす内側の角で、険しい角度（ほぼ直角）移行を除去し、ダイからダイへ、または、ダイから基板へ段階的な移行を提供することができる。ある構成では、基板および下部ダイの側壁で形成された第１のヒレは、基板の第１の列のボンドパッドを有する下部ダイ上のパッドを接続している電気的相互接続トレースの第１のセットを支持し、下部ダイおよび上方ダイの側壁で第１のヒレの第１の相互接続トレースの上に形成された追加的なヒレは、基板上の第１の列からのアウトボードで、上方ダイのダイパッドから第２の列のボンドパッドまで相互接続トレースの第２のセットを支持する。
[0025] ヒレに関する誘電材料は、アセンブリを安定させるのを助け、層間剥離効果を減らすために、アセンブリの種々のコンポーネントの種々のＣＴＥの間の妥協を作り、または近似させる熱膨張特性（特に、熱膨張係数、または「ＣＴＥ」）を有するように選択され得る。ヒレのための適切な誘電材料は、流動可能な形態で堆積され、その後、硬化することができまたはヒレを形成するために硬化することができる。かかる材料は、さまざまなポリマー（特に有機ポリマー）を含み、それらは、様々な補正コンポーネント（例えば、充填材など）のいずれかを含み得る。例えば、特に適切な材料は、誘電アンダーフィル材料を含む。アンダーフィル材料は、半導体パッケージングアプリケーションにおいて一般的に使用され、したがって、ヒレが作られるために適切な選択がなされ、一般的に知られている、機械的、物理的、および、化学的特性を有する。それらは、従来のツールを使用して選択された領域の上に差し向けられる方法で適用され得る。
[0026] 相互接続トレースは、第１のパッドと接触するラインにエアゾール化した伝導材料を差し向け、ヒレの表面の上を通過させ、第１のパッドに電気的に接続している第２のパッドを接触させることにより形成される。相互接続トレースのための堆積は、スプレー装置の単一のパスで、または、堆積される材料の量を増やすために２つ以上のパスで作られ得る。材料が複数のパスに堆積される場合、最新のもの（cur）は、１またはそれ以上のパスおよび前から連続するパスに続いて導通され得る。
[0027] 本発明によるダイおよびアセンブリは、コンピュータ、電気通信装置および消費者向けおよび産業エレクトロニクス・デバイスで使用され得る。
[0028] 図１Ａは、ダイのスタックを示す側方部分断面図の概略図である。 [0029] 本発明のある実施形態による相互接続ターミナルを有するダイのスタックを図１Ａに示すように、図１Ｂは側方部分断面図の概略図である。 [0030] 本発明のある実施形態によるダイの相互接続されたスタックを図１Ａが示すように、図１Ｃは側方部分断面図の概略図である。 [0031] 図２は、本発明のある実施形態によるダイ相互接続ターミナルを作るために、適切な一部のエアゾール・アプリケーション・ツールを示す断面図の概略図である。 [0032] 本発明のある実施形態による相互接続材料の堆積の段階を平面図で示す概略図である。 本発明のある実施形態による相互接続材料の堆積の段階を平面図で示す概略図である。 [0034] 図３Ｃは、堆積する相互接続材料の、図３ＢのＣ−Ｃ’で得られる横断面図の概略図である。 [0033] 本発明の他の実施形態による相互接続材料の堆積の段階を平面図で示す概略図である。 本発明の他の実施形態による相互接続材料の堆積の段階を平面図で示す概略図である。 [0035] 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す側方部分断面図の概略図である。 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す部分立面図部分立面図の概略図である。 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す部分的な平面図の概略図である。 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す側方部分断面図の概略図である。 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す概略図である。 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す側方部分断面図の概略図である。 本発明のある実施形態によるダイのスタック上に相互接続ターミナル材料を堆積させる際の段階を示す概略図である。 [0036] 図７は、本発明の他の実施形態によるダイのスタック上へ相互接続ターミナル材料を堆積させる際の段階を示している側方部分断面図の概略図である。 [0037] 図８Ａは、ダイのスタックを示す側方部分断面図の概略図である。 [0038] 図８Ａの本発明のある実施形態による相互接続ターミナルを有するダイのスタックを示すような、図８は側方部分断面図の概略図である。 [0039] 図８Ａの本発明のある実施形態によるダイの相互接続されたスタックを示すような、図８Ｃは側方部分断面図の概略図である。 [0040] 図９Ａは、本発明の他の実施形態によるダイのスタックを示している平面図の概略図である。 [0041] 図９Ａの９Ｂ―９Ｂに示すように断面図の相互に連結したスタックされたダイアセンブリの他の実施形態を示す概略図である。 図９Ａの９Ｂ―９Ｂに示すように断面図の相互に連結したスタックされたダイアセンブリの他の実施形態を示す概略図である。 [0042] 図10Aは、本発明の他の実施形態によるダイのスタックを示している平面図の概略図である。 [0043] 図10Ａの10B―10Bに示す断面図の相互に連結したスタックされたダイアセンブリの他の実施形態を示す概略図である。 図10Ａの10B―10Bに示す断面図の相互に連結したスタックされたダイアセンブリの他の実施形態を示す概略図である。 [0044] 階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。 階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。 階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。 階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。階段構造にオフセットダイを含んでいる電気的に相互接続するスタックされたダイアセンブリの実施形態を例示する。
[0045] 本発明は、本発明の別の実施形態を例示する図面を参照することで更に詳細に記載する。図面は、本発明の特徴および他の特徴および構造に対するそれらの関係を示し、図表では、一定の比率ではない。それらが全ての図において全て直ちに定義可能であるにもかかわらず、プレゼンテーションの改良された明快さのために、本発明の実施形態を例示する図で、他の図面に示される要素に対応する要素は全て特にリナンバーされない。また、プレゼンテーションの特定の特徴の明確さのため、本発明の理解のために必要でない所は、図では示されない。記述のいくつかのポイントでは、「上」、「下」、「下部」、「頂部」、「底」並びに同様な記載のように相対的な位置に関する用語は、図面での方位に関し、かかる用語は、使用においてデバイスの方位を制限するものではない。
[0046] 図１Ａ、１Ｃは、本発明のある実施形態によるスタックされたダイアセンブリのダイの相互接続の連続的なステージを２，４および６で例示する。この例では、4つのダイ10、10’、10”、10'''は、互いに交互にスタックされる。各々のダイは、活性化（「正面（front）」）側12、対向するバックサイド16および側壁14を有する。フロントサイドダイエッジ13は、フロントサイドおよびダイ側壁が交差する所で定められ、バックサイドダイエッジ15は、ダイおよびダイ側壁のバックサイドが交差する所で定められる。相互接続パッド（例えば、18）は、フロントサイドダイに隣接するダイのマージンのダイの活性化側に位置し、したがって、パッドが配置されるダイマージンは、「相互接続マージン（interconnect margin）」と称され、フロントサイドダイエッジは、「相互接続エッジ（interconnect edge）」と称され、相互接続エッジと隣接するダイ側壁は、「相互接続側壁（interconnect sidewall）」と称される。相互接続パッドは、提供されるようなダイに配置される周縁パッドであってもよく、または別ルートが、ダイのダイパッドの最初のアレンジと異なる相互接続パッドのアレンジを提供することができる。スタックの隣接したダイは、スペーサ11、11’、11”によって分離され、該スペーサは、被覆されていないダイパッド１８を残して、スペーサ壁19、19’、19”がダイ側壁に関してレセスを作るように、寸法決めされ、配置される。相互接続エッジが、垂直に全体的に（必然的に正確ではなく）互いに配置され、相互接続側壁が、いずれかのダイの活性化側の平面と全体的に直角をなす平面に（正確ではなく）全体的に横たわるように、ダイは、スタックに配列される。これらの図に示される実施形態では、各々のダイは、絶縁保護コーティング17によって被覆され、例えば、それはパリレンのような有機ポリマーで形成される。
[0047] 例えば、スペーサ11、11’、11”は「ダミー」ダイまたは接着フィルムであってもよい。または、例えば、スペーサ11、11’、11”は、それぞれの相互接続側壁が、ダイ10、10’、10”、10'''の他の側壁を越えて突設するように、方位付けされる追加的に配置された活性化ダイであってもよい。この種のスタックは、ダイの「スタッガードスタック（staggered stack）」と称され、例えば、さまざまなスタッガードスタック構成が、上で参照した米国特許出願番号第12/124,077号において例示される。
[0048] スペーサが、接着フィルムである場合、スペーサはスタックのダイを貼るのに役立つ。スペーサが、「ダミー」ダイであるかまたは配置された活性化ダイである場合、それらは、追加的な接着剤によってスタックに添付され、例えば、ダイ取り付け接着剤であってよく、例えば、それは液体として、または、薄い接着フィルムとして適用されることができる。または、ダイが絶縁保護ポリマーコーティングを設け、絶縁コーティングは、スタックにおいて互いにダイを接着するのに役立つ。
[0049] 図１Ｂは、図１Ａに記載のスタックされたダイアセンブリを４で示し、本発明による各々ダイは、相互接続ターミナル40、40’、40”、40'''を備える。相互接続ターミナルは、電気伝導材料から形成され、下記のように、本発明によるエアゾールにおいて適用される。相互接続ターミナルは、パッド18の表面と電気的結合をなし、相互接続エッジ13のまわりの電気的に絶縁のコーティング17のパッドから、相互接続側壁14にわたって延びる。相互接続ターミナルの材料がエアゾールにて適用されるので、相互接続ターミナルは、表面、すなわち１１８に示すようにダイパッドに、１１３に示すように相互接続エッジの上の絶縁保護コーティングの表面に、および、１１４に示すように相互接続側壁に適合する。この例では、相互接続ターミナルは、スペーサ壁19、19’、19”上へも、また、スペーサ壁から外側のダイのバックサイド上へも伸びない。他の構成において、導電材料は、スペーサ壁を接触させることができる。したがって、隣接したダイの相互接続ターミナルの間に、ダイ-to-ダイ電気連続はない。
[0050] 例えば、図2、3A、3D、4A、4C、5を参照して、相互接続ターミナルを形成する方法を、更に詳細に以下に記載する。相互接続ターミナルのための適切な電気伝導材料は、伝導インク（例えば、さまざまなナノ粒子（nanoparticle）インクなど）のような、エアゾール形式において適用されることができる材料を含む。相互接続ターミナル材料は、硬化可能な材料であってもよい。適切な相互接続材料は、例えば、オハイオ州のFive Star Technologies, Independence Five Star Technologies, Independenceによるインクの「ElectroSperse」シリーズとして供給される。
[0051] 図1Bにおいて例示される段階で、スタックのダイは、もう一方に電気的に接続されない。この段階で、相互接続ターミナルのフルセットを各々備えた個々のダイは、いくつかのアプリケーションでは、ダイ・スペーサ・インタフェースで分離され、その後の処理にその後に曝される。この種のアプリケーションでは、スペーサは、後の分離で放棄され、または、スペーサは、使用環境のダイスペーサとして役立つように選択されたダイに適当なままにされ得る。スペーサが一時的またはそうでないにせよ、分離されたダイは、例えば、サポートに個々に載置され、使用のための環境の回路に電気的に接続される。
[0052] 別の実施形態では、スペーサは、完了され、相互接続するスタック・ダイアセンブリの一部を構成することができる。図１Ｃは、図１Ｂに記載のスタック・アセンブリを６で示し、それぞれの相互接続ターミナル40、40’、40”、40'''を接触させ、このことにより、それぞれのダイ上の相互接続パッドを電気的に接続している電気伝導材料の垂直電気相互接続216を有する。垂直相互接続216は、ダイエッジで、ダイのターミナル表面113、113’、113”、113'''と相互接続を接触させ、ダイ側壁でターミナル表面114、114’、114”、114'''と接触させる。図に示すように、端末が、ダイパッドから相互接続ダイエッジまで、並びに、相互接続ダイエッジおよび相互接続ダイ側壁にわたって電気的連続性を提供するので、相互接続材料を、隣接したダイとのすきまに押し入れる必要がない。
[0053] 垂直電気相互接続のための適切な電気伝導材料は、流動可能な形態で適用され、その後、硬化され、または固くなることができる。垂直相互接続材料は、電気伝導ポリマー、または、伝導インクであってもよい。垂直相互接続材料は、例えば、硬化可能なエポキシのような硬化可能な伝導性のポリマーであってもよく；相互接続プロセスは、所定のパターンに硬化されてない材料のトレースを形成し、その後で、パッドを備えた電気的接点およびそれらの間のトレースの機械的一体性を確保するためにポリマーを硬化させることを含むことができる。相互接続材料は、例えば、注射器またはノズルまたは針のようなアプリケーション・ツールを使用して適用される。材料は、側壁面で全体的にリードエンドの方へ堆積方向にツールによって適用され、ツールは、仕事方向のダイスタック表面の表れたダイ側壁の上を移動する。材料は、連続フローにおいてツールから押出される、または、材料はツールから液滴として出る。ある実施形態では、材料は液滴の噴射としてツールを出て、相互接続ターミナル表面と接触し、または続いて接触する際に合体するドットとして堆積する。ある実施形態では、堆積方向は全体的にダイ側壁面と直角をなし、他の実施形態では、堆積方向は、スタック表面に対して垂直を離れたある角度である。ツールは、接続されるさまざまなパッドの基板上の、および、ダイ上の場所に依存して、全体的に線形仕事方向に、または、ジグザクの仕事方向に移動することができる。
[0054] 任意に、複数の堆積ツールは、連動アセンブリ（ganged assembly）またはツールのアレイに保持され、単一のパスの材料の一つ以上のトレースを堆積するように作動し得る。
[0055] 別の実施形態では、材料は、ピンまたはパッド、または、連動アセンブリ、或いは、ピンまたはパッドのアレイを採用するピン転送またはパッド転送によって堆積することができる。
[0056] 垂直相互接続のための材料のアプリケーションは、自動化されることができ；すなわち、ツールまたは連動アセンブリまたはツールのアレイの運動、および、材料の堆積は、ロボット動作で制御されることができ、オペレータによって適当にプログラムされ得る。
[0057] 別の実施形態では、垂直相互接続のための材料は、印刷することによって塗布されることができ、例えば、（ノズルの適切な列を有し得る）印字ヘッドを使用するか、または、例えばスクリーン印刷またはマスクを使用することによって塗布され得る。例えば、垂直電気相互接続を形成するさまざまな方法は、上記で示されるアメリカ特許出願番号第12/124,097号に記載されている。
[0058] 上述したように、相互接続ターミナル材料は、エアゾールにおいて塗布される。好ましくは、ターミナル材料は、エアゾール・ジェット印刷によって塗布される。エアゾール・ジェット印刷では、材料は、エアゾール化（aerosolized）され、次いで、ターゲット表面上へノズルによって差し向けられることができる空気力学的に焦点合わせされた液滴流として、キャリアにおいて伴出される。適切なエアゾール・ジェット装置は、例えば、ニューメキシコ州アルバカーキのOptomec, Inc.から入手可能なM3Dシステムを含む。図２は、ノズル軸を通しての断面図で、適切なエアゾール・ジェット装置の実施形態のノズルを示す。ノズル８は、一般に管状壁20の内面22によって画定されるルーメン24を有する。エアゾール・ジェット・ヘッド（図では図示せず）は、エアゾール化された材料23の流れを囲んでいるシースガス25の流れを形成する。シースガスのフローおよび伴出されたエアゾール化された材料は、フロー軸27に沿ってノズルの先端26から現れる。エアゾール化された材料のジェットのプロファイル（すなわち横断面の形状）および寸法は、ノズル・ルーメンの寸法を選ぶことによって、そして、フロー軸周辺のさまざまな位置でフローを制御することによって制御しうる。ジェットプロファイルは、一般に、例えば、円形でもよいか卵形でもよい。装置は、ターゲット表面にジェットを向けるために操作され、材料のラインをターゲット表面の上に形成するために矢印29によって示すように、目標およびノズルは、互いに関して移動することができる。
[0059] 図3A、3Cは、結果として生じる材料の線を示す。ここで示される実施形態では、ジェットのプロファイルが細長い丸い形状を有し、その結果、いかなる瞬間でもそれが図3Aの32で例示されるような対応する形状に材料を堆積することを期待される。図3Aの矢印39で示すような方向のターゲット表面の上のノズルチップの運動は、図3Bに示すように、ライン34を形成し、一般にジェットプロファイルの幅に対応する幅wを有する。図3Cは、幅wおよび厚みtを有する、ターゲット表面35上に堆積された材料34のラインの横断面図を示す。
[0060] ジェットのプロファイルは、細長い丸い形状以外の形状を有することができる。図3Dおよび3Eは、ジェットが全体的に円形を備えた実施形態の結果として生じる材料のラインを示し、その結果、いかなる瞬間でも、図3Dに３６で例示されたようた対応する形状に材料を堆積するのが期待される。図3Dの矢印39で示すような方向にターゲット表面の上のノズルチップの運動は、全体的にジェットプロファイルの幅（直径）に対応する幅wを有する、図3Eに示すような、ライン３８を形成する。
[0061] 堆積された材料のラインの厚みは、ある実施形態では、約１０ｎｍ以下の厚さから約４０μｍ以上までのレンジであってよく、通常は、約５μｍ乃至約２０μｍのレンジであり、ある特定の実施形態では、約１０μｍである。堆積された材料のラインの幅は、ある実施形態では、約１μｍ以下から約150μｍ以上までのレンジで変動することができる。
[0062] 図１Bにて図示したような結果については、図１Ａにて図示したように、ダイのスタック上の相互接続ターミナルを形成するための本発明による段階が、図4A、4B、4C; 5A、5Bおよび6A、6Bに示される。図は、図2に関して全体的に記載したように、図1Aに示すようにダイのスタック2の方のジェット軸27に沿ったエアゾール化された材料23のジェットを、ノズルチップ２６から差し向けるノズル８を示す。ノズルは、矢印49によって示される方向に移動し、その結果、ダイのターゲット表面上へ材料のラインを堆積させる。ジェット軸27がダイの活性化側に関して、角度θであるように、ノズルが配置される。図4Aは、可動ジェットが、ダイ10上に堆積された材料（440）のラインを残し：ラインは、ダイパッド18上で418から始まり、相互接続エッジ13の上を413で通過し、相互接続側壁14の上を途中まで414で通過する段階を示す。絶縁保護コーティング17は、コーティングがパッドをさらすように開けられるパッド１８を除くダイを備えた材料の接触を予防する。ダイ10の相互接続マージンは、図4Cの部分的な平面図に示され、ダイ10、10’、10”、10'''のスタックの表面は、図4Bの部分立面図に示される。図4Cおよび4Bでは、相互接続ターミナルの列は、完了されて示され、相互接続ターミナルの次の列は図4Aに示される段階まで始めら、線A-A’は図4Aの断面図を示す。
[0063] 後で、図5Aに示すように、ノズルが軌道49に沿ってより遠くに移動するにつれて、ジェットはバックサイドダイエッジ15を通り過ぎ、ダイ10’上で露出されたパッド18’上の418’に示すように材料を堆積させ始める。ダイ10の突出は「陰（shadow）」を提供し、スポット418’のインボードポイントで下に横たわるダイ10’上の材料の堆積物を予防する。明らかなように、下に横たわるダイで堆積が開始されるスポットの位置は、スペーサのまたはそれら間のダイの厚みによって確立されるように、角度θによって、および、スタックの隣接したダイの間の距離によって決定される。
[0064] 図5Bは、部分立面図の図5Aのスタックを示す。ダイ10上の相互接続ターミナル440は、この段階で完了され、ダイ10’上の相互接続ターミナルは、この見地からまだ現れない。
[0065] また後で、図6Aに示すように、ノズルが、軌道49に沿って更にまだ移動するにつれて、ジェットは、ダイ10’およびダイ10”の露出されたターゲット表面の上を進み、ダイ10'''に露出されたパッド18'''上の418'''に示すように材料を堆積させ始める。スタックの各々のダイの突出は「陰（shadow）」を提供し、最初のスポットのインボードのポイントでそれぞれ隣接して下に横たわるダイの上に材料の堆積を予防する。
[0066] 図6Bは、部分立面図の図6Aのスタックを示す。ダイ10上の相互接続ターミナル440、ダイ10’上の440’、およびダイ10”上の440”は、この段階で完了され、ダイ10'''上の相互接続ターミナルは、この見地ではまだ現れない。
[0067] 図7は、図5Aおよび5Bに示されるのと同様の堆積手順の段階で、より薄いスペーサ51、51’、51”によって分離されたダイ10、10’、10”、10'''のスタック52を例示する。図7は、可動ジェットがダイ10上に堆積された材料（540）のラインを残し、ラインがダイパッド18上の518から始まり、相互接続エッジ13の上の513で通過し、相互接続側壁14の上の514で通過し、ジェットがバックサイドダイエッジ15を通り過ぎ、ダイ10’上の露出されたパッド18’上の518’に示すように材料を堆積させ始めた段階を示す。上の実施形態に記載されているように、ダイ10の突出は「陰（shadow）」を提供し、スポット518’のインボードのポイントで下に横たわるダイ10’上の材料の堆積物を予防する。上記したように、下に横たわるダイの上に堆積が始まるスポットの位置は、それらの間のスペーサの厚みによって確立されるように、角度θによって、および、スタックの隣接したダイの間の距離によって決定される。ここのスタックの隣接したダイの間の距離が、上で示される実施形態より少ないので、ノズルは、ダイの活性化側に関して、より少ない角度で軸に沿ってジェットを差し向けるように配置されなければならない。
[0068] 上の具体例では、ノズルは、ダイの活性化側の平面と全体的に平行して軌道に沿って移動する。他の実施形態では、ノズルは、ダイの活性化側の平面と全体的に直角をなす軌道に沿って移動する。さらに他の実施形態では、ダイの活性化側の平面に関して、他の角度での軌道に沿って、ノズルは移動する。
[0069] 上記で示される米国特許出願番号第12/124,077号は、さまざまなスタッキング構成を有するさまざまな実施形態のスタックされたダイアセンブリおよびスタックされたダイユニットを記載する。ある実施形態では、例えば、各々のダイは、少なくとも第１のダイエッジに沿ってマージンに位置している相互接続パッドを有し、それらのそれぞれの第1のダイエッジがスタックの同一面に向くように、スタックの後続するダイは配置され得る。この構成は「階段（stairstep）」ダイスタックとして表され、相互接続はステップを通じてなされる。他の実施形態では、例えば、各々のダイは、少なくとも第1のダイエッジに沿って相互接続マージンを有するが、それらのそれぞれの第1のダイエッジが、スタックの異なる（例えば、対向する）表面に向くように、スタックの後続のダイは配列される。第１のダイエッジが対向するスタック表面に面する所で、この構成は、「スタッガード（staggered）」ダイスタックとして表され、ここで（スタックの一番下から順番にダイに番号をつけると）奇数番号をつけられた（odd-numbered）第１のダイエッジは、一方のスタック表面の方を向き、対向するスタック面に向いた偶数番号をつけられた（even-numbered）ダイ面の第１のダイエッジの方を向く。スタッガードスタックでは、奇数番号を付けられたダイの第１のダイエッジが、一方のスタック面で垂直に配置され、対応する上に横たわるパッドが、垂直相互接続によって接続され；偶数番号のダイが対抗するスタック面で垂直に配置され、対応する上に横たわるダイが、別の垂直相互接続によって接続される。スタッガードスタック構成では、偶数番号をつけられたダイは、奇数番号をつけられたダイの間のスペーサとして作用し、奇数番号をつけられたダイは、偶数番号をつけられたダイの間のスペーサとして作用する。ダイの間のスペースが比較的高い（ほぼ、挿入されたダイの厚み）ので、相互接続トレースは、サポートされていない相互接続距離の部分を横断するために形成される。さらに他の実施形態では、例えば、Y-寸法より大きいX-寸法を有するダイがスタックされ、続くダイは、上下の垂直に隣接するダイに対する関係で90度で方位付けされてスタックされる。かかる実施形態では、各々のダイは、少なくとも第１のより幅が狭いダイエッジに沿って（典型的には、両方のより幅が狭いダイエッジに沿って）マージンに位置している相互接続パッドを有し、（スタックの一番下から順番にダイに番号をつけ）偶数番号をつけられたダイの第１のダイエッジが、スタックの一方の面の方へ向き、奇数番号をつけられたダイの第１のダイエッジが、第１のスタック面に対して９０度で第２のスタック面の方に向けられる。これらの実施形態では、各々のダイは、第一のものに加えて第２のダイエッジに沿ってマージンに位置している相互接続パッドを追加的に有し、第２のダイエッジは、対向するエッジまたは隣接する（９０度）ダイエッジであってよい。
[0070] 図8A、8Cは、本発明の他の実施形態による、スタックされたダイアセンブリのダイの相互接続における進行段階を82、84および86で例示する。この実施形態では、7つのダイ10、81、10’、81’、10”、81”および10'''は、互いの上にスタックされる。図1A乃至1Cに示される実施形態のように、各々のダイ10、10’、10”、10'''は、活性化（「フロント」）サイド12、対向するバックサイド16および側壁14を有する。フロントサイドダイエッジ13は、フロントサイド12およびダイ側壁14の交差する所で画定され、バックサイドダイエッジ15は、ダイおよびダイ側壁14のバックサイド16の交差する所で画定される。相互接続パッド（例えば18）は、フロントサイドダイエッジに隣接するダイのマージンのダイ10、10’、10”、10'''の活性化側に位置し、したがって、パッドが配置されるダイマージンは、「相互接続マージン」と称され、フロントサイドダイエッジは「相互接続エッジ」と称され、相互接続エッジと隣接するダイ側壁は「相互接続側壁」と称される。相互接続パッドは、周縁パッドであってよく、提供されるようなダイの相互接続マージンに、適切に配置されることができる。または。提供されたようなダイは、中心パッドを有し、または、望ましくないアレンジで周辺のパッドを有し、方位を変える回路は、所望の相互接続マージンの相互接続パッドの適切なアレンジを提供するために、ダイに提供されることができる。スタックのダイ10、10’、10”、10'''は、挿入されたダイ81、81’、81”によって分離され、それらはダミーのダイであってよく、または、ダイ10、10’、10”、10'''とは異なる方位付けされた追加の活性化ダイであってよく、その結果、それらの各々の相互接続側壁は、ここで示されるビューに現れない。すなわち、挿入されたダイが活性化ダイであるところでは、それらは、例えば、ダイ10、10’、10”、10'''に関して９０度または１８０度回転する。挿入されたダイは、側壁89、89’、89”が、ダイ10、10’、10”、10'''の相互接続側壁に関して凹部を作り、ダイパッド18が被覆されずに残るように、寸法決めされ、配置される。挿入されたダイが活性化ダイである実施形態では、相互接続マージン、相互接続エッジ、および、挿入されたダイ81、81’、81”の相互接続側壁が、これらの図において見えない。ダイ10、10’、10”、10'''の相互接続エッジ13が、互いの上に全体的に（正確である必要はない）垂直に位置決めされ、相互接続側壁14が、ダイのいずれか一方の活性化側の面に対して全体的に垂直な面に全体的に（正確でなく）横たわるように、ダイは、スタックに配置される。
[0071] この種のスタックは、ダイの「スタッガードスタック」と称され、さまざまなスタッガードスタック構成は、例えば、上述の米国特許出願番号第12/124,077号に例示され、ここにリファレンスとして組み込まれる。明らかなように、「スタッガードスタック」構成に挿入されたダイは、同様の方法で本発明によって相互接続することができる。図9A、9B、9Cは、スタッガードスタック配置を例示する。図9A、9Bは、それぞれの相互接続エッジが垂直に整列配置されるように、スタックの別のダイが別のものの上に取り付けられる、スタックされたダイアセンブリの実施形態を示す。この構成では、スタックの隣接するダイ（例えば、一番上の2つのダイ91、92）は、対向して方位付けされ（一方は他方に関して１８０度である）、その結果、相互接続マージン93および94は、スタックの対向する側にある。構成は、図9Cに更に詳細に示される。図9Cを参照すると、ダイ91は、ダイ92の上にスタックされる。ダイ91の相互接続マージン93は、図では右に向かって方位付けされ、ダイ92の相互接続マージン94は左に向かって方位付けされる。ダイはオフセットされ、その結果、相互接続マージン94の相互接続ターミナルが露出される。相互接続パッド95、96は、そのサイドで形成された相互接続材料のカラム916、926またはトレースに関してコンタクトアクセスを提供するために、上述したように形成された相互接続ターミナル930、940を各々備える。
[0072] 図9Cに示すように、ダイ91、92の第１の対の各々の相互接続マージン93、94は、下のダイの対の相互接続マージンに覆いかぶさり、かくして、例えば、ダイ91、92の相互接続マージン93、94は、ダイ91'、92’の次の対の相互接続マージン93’、94’に覆いかぶさる。マージン（図の左または右）の各々のセットの構成は、図8Cに中で示される構造物のそれと類似しており、（偶数の番号をつけられた）ダイ92、92’などは、（奇数の番号をつけられた）ダイ91、91’などに関するスペーサとして役立つ。したがって、相互接続トレース926は、ダイ92, 92', 92'', 92'''の間で電気的連続を提供し、そして、相互接続トレース916は、ダイ91, 91', 91'', 91'''の間に電気的連続を提供する。
[0073] これらの図に示される実施形態では、各々のダイは、絶縁保護コーティング97によって被覆され、例えば、それはパリレンのような有機ポリマーで形成されることができる。
[0074] 上記したように、提供されるうないくつかのダイは、１またはそれ以上のダイマージンに沿ってフロントサイド上にダイパッドを有し、これらは、周辺パッドダイと称される。提供されるような他のダイは、ダイの中心の近くのフロントサイドで１、２の列に配列されたダイパッドを有し、これらは、中心パッドダイと称される。提供されるようなダイは、中心パッドを有し、または、望ましくない配置に周辺パッドを有するところで、リルーティング回路は、１またはそれ以上の所望の相互接続マージンに相互接続パッドの適切な配置を提供するために、ダイに提供され得る。図9A-9Cに示した例では、各ダイの相互接続パッドは、ダイエッジの一方に沿ってダイマージンに配置される。必要な場合、提供されたようなダイは、この配置を提供するためにリルーティングされ得る。
[0075] 上記で示した米国特許出願番号第12/124,077号は、スタックされたダイユニットの実施形態、または、さまざまなスタッキング構成を有するスタックされたダイアセンブリを示す。実施形態によっては例えば、各々のダイは第1のダイエッジに沿って少なくともマージンに位置している相互接続パッドを有する、そして、それらのそれぞれの第1のダイエッジがスタックの同一面に面するために、スタックの後続するダイは配置されることができる。この構成は、階段ダイスタックとして表され、相互接続はステップを通じてなされる。
[0076] 図10A、10B、10Cは、スタッガード構成を備えたスタックされたダイアセンブリの例を示し、各々のダイ（例えばダイ101）上の相互接続パッドは、２つの対向するダイエッジに沿って、ダイマージン103、104に配置され、ここでも、提供されるようなダイは、この配置を提供するためにリルーティングされる。この実施形態では、ダイ101、101’、101”、101'''は、全てスタックの同じ方向を有し、その結果、相互接続マージン103および104は、スタックの反対側にある。ダイは、それらの相互接続エッジが垂直に整列配置されるようにスタックされ、ダイはスペーサ102、102’、102”によって分離される。配置を、図10Cに更に詳細に示す。次いで図10Cを参照すると、相互接続パッド105、106は、そのサイドで形成される相互接続材料のカラム1016、1026またはトレースに関するコンタクトアクセスを提供するために、上記の通りに形成され、相互接続ターミナル1030, 1040で各々提供される。
[0077] 例えば、スペーサ102、102’、102”は、スペースを満たして、ダイを互いに添付する適切な厚みのフィルム接着剤であってもよい。または、例えば、スペーサは、挿入されたダイであってよく、それはダミーダイであってもよく、若しくは、ダイ101、101’、101”、101'''とは異なる方向に方位付けされた追加的な活性化ダイであってもよく、その結果、それらのそれぞれの相互接続側壁は、ここで示される図において現れない。挿入されたダイは、スタックのさまざまなダイ上のダイパッドがカバーされてないままにされるように、寸法決めされる。すなわち、挿入されたダイが活性化ダイであるところ、それらは、ダイ101、101’、101”、101'''に関して９０度で回転することができ、かかる実施形態では、挿入されたダイ102、102’、102”の相互接続マージン、相互接続エッジおよび相互接続側壁は、これらの図において見えない。理解されるように、挿入されたダイ上の相互接続パッドは、相互接続ターミナルを備え、スタックのそれらのそれぞれの側で形成される相互接続材料のカラムまたはトレースのためのコンタクトアクセスを提供するように、上記の通りに形成される。図10Cにて図示したように、挿入されたダイは、薄い誘電フィルムで任意におおわれてもよい。
[0078] 前述の実施形態では、スタックされたダイアセンブリは、相互接続ターミナルの以下の他の形成に対する電気的に相互接続するものであるとして示される。明らかなように、他の実施形態では、ダイは、相互接続ターミナルを形成するために一時的にスタックされ、そして、ターミナルの完成に続き、スタックは分解されることができ、相互接続ターミナルを各々提供する個々の多数のダイに結果としてなる。例えば、個々のダイは、その後で、それらをサポートに個々に取り付け、電気的に接続することによって更に処理され、または、例えば、所望のスタックされたダイ構成にそれらを積み重ね、スタックのダイを電気的に相互接続し、および／または、スタックをサポートに電気的に接続することによって更に処理される。
[0079] 上記した実施形態では、エアゾール・スプレー幅は、相互接続ターミナルの幅を構成し、エアゾール・スプレーによって堆積する各々のラインは、相互接続ターミナル（または相互接続ターミナルの垂直シリーズ）を構成する。他の実施形態では、スプレー側面が十分に広くてもよい所で、マスク-アンド-スプレーアプローチ（mask-and-spray approach）は、スプレー・ツールの各々のパスで、2つ以上の相互接続ターミナルを堆積させるのに用いることができる。この種の方法では、スプレープロファイル幅は、ダイ上の2つ以上の隣接した相互接続パッドにわたり、パターン化されたマスクは、隣接したパッド間の望ましくない電気伝導に結果としてなる材料のいかなる堆積をも防止するのに用いられる。ツールの各々のパスにおいて形成されることができた相互接続ターミナルの数は、最大実行可能なスプレー幅によって、そして、相互接続パッドのピッチに制限される。原理的には、ツールの単一のパスのダイエッジの全長に沿って、相互接続ターミナルを形成することが可能である。
[0080] 前述の例示では、相互接続ターミナルは、電気伝導材料のエアゾール・スプレー堆積を使用しているダイの上に形成される。かかるダイのスタックは、スタックの相互接続表面を構成している垂直に整列配置された相互接続側壁で構成され、ダイは、相互接続ターミナルと接触して、ダイスタックの相互接続表面で、電気伝導相互接続材料のカラムまたはトレースを形成することによって電気的に相互接続することができる。同様に、ダイのまたは基板上の回路に対するダイのスタックの電気接続は、相互接続ターミナルおよび基板上のサイトと接触して、電気伝導相互接続材料のカラムまたはトレースを形成することによってなされる。
[0081] 階段構成において相殺されたスタックされたダイを含んでいるスタックのダイを有するアセンブリを示す後の実施形態では、電気相互接続は、相互接続されているダイパッドの間を通り、相互接続トレース接触を形成するようにエアゾール・スプレー堆積を用いてなされる。これらの実施形態では、誘電材料は、ダイ側壁、および、下に横たわる特徴（例えば、下方ダイまたは、基板）によって形成される内部の角度（「インサイドコーナー」（inside corner））でヒレを形成するのに堆積され、相互接続トレースはヒレの上に形成される。
[0082] ヒレに関する誘電材料は、層間剥離の影響を減らし、アセンブリを安定させるのを助けるために、アセンブリのさまざまな構成要素（ダイ、基板、ダイ取り付けフィルムなど）のそれらの間の妥協をなすか、近い熱膨張特徴を有するように選ばれることができる。ヒレのための適切な誘電材料は、流動可能な形式で堆積され、その後、硬化することができ、または、ヒレを形成するために硬化することができる。この種の材料は、さまざまなポリマー、特に有機ポリマーを含み、それらは様々な修正構成要素（例えば充填材など）を含むことができる。例えば、特に適切な材料は、誘電アンダーフィル（underfill）材料を含む。アンダーフィル材料は、半導体パッケージングアプリケーションにおいて共通に使用され、したがって、それらは、ヒレに関して受け入れ可能な選択がなされることができる一般に周知の機械的、物理的および化学的な特性を備える。それらは、従来のツールを使用して選択された領域の上に差し向けられた方法で適用されることができる。以下に続く説明において、材料はアンダーフィル材料として記述され、いかなる適切な誘電材料も使用されることができるのは明らかであろう。
[0083] 図11Aは、ダイ側壁が、上方ダイ1153の相互接続側壁1104であり、下に横たわる表面が、下に横たわるダイ上のダイパッドのインボードで、上方ダイ側壁と隣接して下に横たわるダイ1152のフロントサイドの電気的に絶縁された領域1196である構成を例示する。堆積された誘電材料（例えば、アンダーフィル材料）は、ダイパッドから、上方ダイ相互接続エッジから、ダイパッドからの下に横たわるダイ表面インボードまで延びる段階的に傾斜した表面を提供するヒレ1190を形成し、該ダイパッド上で、電気相互接続トレース1191が形成され、上方ダイ1153のバッドおよび下に横たわるダイ１１５２を基板1500の回路に電気的に接続する（並びに、追加のダイを接続する、例えば、適切なダイ１１５１を接続する）。この例では、上記の通り、電気相互接続トレースは、電気伝導材料のエアゾール・スプレー堆積によって形成される。
[0084] 誘電（例えば、アンダーフィル）材料は、横断面図の右側の三角形状に近いヒレを形成し、この方法で見られるように、三角形状の斜辺は、相互接続トレースが形成されることができる傾斜した表面であり、三角形の垂直側は、上方ダイ相互接続エッジで、又はその近くに斜辺を備えた角度を形成するように、堆積することができる。ヒレの傾斜した表面は、僅かに凹面でもよく凸面でもよく、または、より複雑で僅かにカーブする表面であってもよい。アンダーフィル材料は、層間剥離効果を減らし、アセンブリを安定させるのを助けるために、アセンブリのさまざまな他の構成要素のCTEの間に適度に良好な妥協を構成し、または、近いCTEを有することができる。さらに、上記の通りに形づくられるヒレは、ダイからダイ、または、ダイから基板の段階的な移行を提供し、ダイ側壁のバックエッジが下に横たわる表面を満たす内側コーナーで、および、ダイの相互接続エッジでの突然の角度（ほぼ直角の）移行を除去する。ある構成では、下部ダイおよび基板の側壁で形成された第１のヒレは、下部ダイ上のパッドを基板上の第１の列のボンドパッドと接続する電気相互接続トレースの第１のセットを支持し、上方ダイおよび下部ダイの側壁で第１のヒレ上の第１の相互接続トレースの上に形成された追加的なヒレは、上方ダイ上のダイパッドから、基板上で、第１の列から外側の第２の列のボンドパッドまで相互接続トレースの第２のセットを支持する。
[0085] 標準のアンダーフィル材料は、ヒレを形成するために用いることができ、それはアンダーフィルを適用するための標準の装置を使用して堆積することができる。好適なアンダーフィル材料は、高分子材料であってもく、アセンブリの他の材料のそれらと互換性を持つ熱特性を有する。例えば、ある適切な標準のアンダーフィル材料は、Namics U8439-1の名前で市場に出されている。
[0086] 相互接続材料がエアゾール・スプレーによって堆積される表面に対して、相互接続トレースは、実質的に等角である。ヒレが提供されない所で、例えば、トレースは、ダイエッジおよびダイ側壁および下に横たわる特徴の隣接面に続く。相互接続が非常に薄い構成では、相互接続のひびまたは破壊は、スタックのダイのバックサイドエッジが、下に横たわる材料の表面を満たす「内側コーナー」で、続く熱応力を表す。
[0087] 相互接続トレースがヒレの上に形成される所で、例示して示すように、相互接続トレースが形成される表面において、突然の角が避けられる。特に、例えば、ヒレ（例えば、図11Aのヒレ1190）の表面は、下に横たわる特徴（例えば、図11Aの下に横たわるダイ1152の表面1196）の表面上で段階的に傾斜する。そして、これらの実施形態では、ヒレは、上方のダイ側壁（例えば、図11Aのダイ1153の側壁1104）の最上位で、相互接続エッジを満たし、その結果、相互接続トレースが上方ダイの相互接続エッジで通過する外側の角は直角よりかなり小さい。この種の段階的に等高線を記された表面を通じて形成される相互接続トレースは、トレースが急に曲げられた表面（特に、トレースが非常に薄いところ）を通じて形をなしたものより、強くて信頼性が高い。
[0088] 図11Bは、更なる実施形態を示し、ヒレ1932は、ダイ1153の相互接続側壁と下に横たわるダイ1152の表面との間で形成される内部の角度で形成され、ヒレ1934は、底部ダイ1151の相互接続側壁と下に横たわる基板1550の表面との間で形成される内部の角度で形成されることを示す。この配置では、相互接続トレース1931は、底部ダイ1151を基板1550上のボンドパッドの第１の列に接続するためにヒレ1934に配置され、そして、その後、ヒレ1936は、ヒレ1934およびトレース1931の上に形成され、その後、相互接続トレース1941は、上方ダイ1153をダイ1152および第２の外側の、基板1550上のボンドパッドに接続するためにヒレ1932およびヒレ1936の上に形成される。
[0089] 図11Cは、ダイ1151および1152が、基板1555にダイ・ダウン（die-down）で取り付けられたフリップチップダイ1161の上にダイ・アップ（die-up）で取り付けられ、ヒレ1900が、ダイ1151およびフリップチップダイ1161の側壁1914と、ボンドパッドからインボードに、下に横たわる基板1555の表面1916とによって形成される内部の角度で形成される構成を示す。この例では、追加的なヒレ1902は、ダイ1152の相互接続側壁と、ボンドパッドからインボードに、下に横たわるダイ1151の表面とによって形成される内部の角度で形成される。ヒレ1900、1902は、上方ダイ１１５２相互接続エッジから、ダイパッドからインボードに、下に横たわるダイ表面まで延び、次いで、ダイ１１５１相互接続エッジから、ボンドパッドからインボードに、下に横たわる基板表面まで延びている段階的に傾斜した表面を提供し、電気的相互接続トレース1911は、下に横たわるダイ１１５１および上方ダイ１１５２上のパッドを、基板１５５５の回路に電気的に接続するように形成される。
[0090] 図11Cの実施形態では、ダイ1151の相互接続側壁1914は、下に横たわるフリップチップダイ1161の下に横たわる側壁1924と垂直に配置されるように示される。他の実施形態では、これらの特徴は、垂直に整列配置されない。例えば、図11Dは、フリップチップダイ1171の側壁1964が、上に横たわるダイ1151の側壁1914を越えて突設する実施形態を示す。第１のヒレ1962は、ダイ1152の相互接続側壁と下に横たわるダイ1151の表面との間で形成される内部の角度で形成される。第２のヒレ1966は、ダイ1151の相互接続側壁1914と、フリップチップダイ1171の突設している表面との間に形成され、並びに、フリップチップダイ1171の側壁1964と、ボンドパッドからインボードに、下に横たわる基板1565の表面との間に形成される内部の角度を満たすように形成される。ヒレ1966、1962は、上部ダイ1152相互接続エッジから、ボンドパッドからインボードに基体表面に延びて段階的に傾斜した表面を提供し、電気相互接続トレース1961は、下に横たわるダイ1151および上方ダイ1152上のパッドを、基板1555の回路に電気的に接続するように構成される。
[0091] 上記したように、エアゾール・スプレーで堆積される相互接続材料は、それが堆積される表面とかなり共形である。表面が電気的に絶縁される場合を除き、かかる表面は、回路配線と電気に接触することができる。したがって、相互接続トレースを接触させることができ、電気的接点が要求されないダイの表面が、電気的に絶縁されなければならないと理解される。例えば、これは表面の上に誘電保護フィルムを塗布することによって達成することができ、次いで、電気的接点が要求されるフィルムの開口部を形成する。誘電フィルムは、図11Aないし11Dの何にも示されず、適切なフィルムは本願明細書において他の図に示される。特に適切な誘電フィルムは、パリレンフィルムであり、フィルムは、スタックのアセンブリの前に、または、１またはそれ以上のヒレを形成する前であるがアセンブリの後、もしくは、１またはそれ以上の相互接続トレースを形成する前にダイに適用されることができる。
[0092] 明らかなように、制御された方法で誘電材料を堆積することは、ヒレ材料を通る開口部を形成する必要を避けながら、下に横たわる特徴上のパッドからインボードに表面の上に良好なヒレ表面プロファイルによって、電気的接続に関するパッドの露出を保証させる。
[0093] エアゾール・スプレーによって相互接続ターミナルまたは相互接続トレースを形成する際に、不十分な量の材料は、スプレー・ツールの単一のパスにおいて適用されることができる。（相互接続材料の特性およびスプレーのパラメータによって）充分な量を確立するために、材料を２つ以上のパスに堆積することは、望ましく、必要である。スプレー・ツールは、第１のパスとして第一の方向に移動することができ、次いで、第２のパとしての反対方向に移動する。または、ツールは繰り返し同じ方向に、同じ経路の上を動くことができる。例えば、10ものパスが、必要である場合がある。
[0094] 繰り返されたパスがなされる所で、材料の物理的な特徴に従い、次のパスによって、材料が流れるにつれて、堆積物を広げることができる。かかる状況では、一つ以上の後に続くパス、および、次のパスの前に、材料を硬化させるかまたは部分的に硬化させることは望ましく、硬化または部分的な硬化は、各々のパスに続いて行われることができ、または、パスの指定された数に続いて行われることができる。この種の硬化または部分的な硬化は、結果として生じる材料堆積物の幅を拘束するのを助ける。多数のパスから生じているトレースの横方向のプロファイルは、エッジよりも中心に近くで厚い。
[0095] パスが繰り返される所で、より大きな質量の材料は、始めと終わりのポイントで堆積され、該材料は、これらの位置でより大きなトレース幅まで広がり−すなわち、トレースはこれらの位置で膨張する。レースのあまりに大きなスプレッドまたは膨張は、隣接したトレースが互いを接触させるという可能性を増やす。かかるスプレッドの範囲を減らすために、多数のパスが所定のトレースにおいてなされる所で、パスの始めと終わりのポイントはスタッガードされ得る。すなわち、全てのパスが、トレースに沿って同じ位置から開始し、終わるという必要性はない。その結果、完了されたトレースの終わりの近くに、１つの大きなふくらみではなく、２つ以上のより小さいふくらみがあってもよく、より小さいふくらみは、それらの位置であまり大きなトレース幅に、結果としてなることはない。パスは、パッドの中心で、又はその近くで、始まる必要はなく、パッドが、トレースの方向に細長く、さまざまなパスが、パッド長に沿ってさまざまなポイントから始まることができる。さらに、パスはパッドで始まる必要はなく、それらは（例えば、ダイ上の）パッドのインボードで、または（例えば、基板上の）パッドのアウトボードで開始することができる。
[0096] または、繰り返されたパスがなされる所で、隣接したトレースの始めと終わりのポイントはスタッガードされ、その結果、1つのトレース上のふくらみまたは膨張は隣接したトレース上のふくらみまたは膨張からアウトボードにまたはインボードに位置する。単純な実施形態では、各々のトレースに関するパスは、トレース終了のところで始まりおよび終わることができ、トレースの始めと終わりが、隣接したトレースの始めと終わりからインボードにまたはアウトボードにあってもよい。明らかなように、堆積パスのスタガリング開始及び終了ポイントと、終了したトレースのスタガリング開始及び終了ポイントの組み合わせを採用することができる。
[0097] 図11Cおよび11Ｄに示される実施形態では、従来のアンダーフィルは、フリップチップダイと基板との間で追加的に提供されるとして示される。ある所で、ヒレにおいて、および、従来のアンダーフィルにおいて使用されるさまざまな誘電材料は同じ材料であってもよく、または、それらは異なる材料で構成することもできる。従来のアンダーフィルは、別々のアンダーフィルの施行手順において、任意に提供することができる。また、別の実施形態では、フリップチップダイの次のヒレが、従来のアンダーフィルと同じ材料であり、アンダーフィルおよびヒレは、下のアンダーフィルヒレ（図11Cの1900、図11Dの1966）が形成される手順を施行するアンダーフィルにおいて任意に形成される。
[0098] スタックのダイは同じであるか類似した機能性を有することができ、または、それらの一つ以上は他と異なる機能性を有することができる。例えば、図11Cおよび11Dに関して、フリップチップダイはプロセッサ機能性を含むことができ、それを通じてスタックされるダイはメモリダイであってもよい。他のダイの組合せは、企図される。
[0099] 追加的なダイは、スタックされることができ、ヒレを備え、上記の通りに相互接続することができる。
[00100] 明らかなように、相互接続トレースが形成されることができる段階的に等高線を記された表面を提供するヒレの使用は、図11A乃至11Dの実施形態として例示されるそれら以外のダイスタック装置で使用されることができる。たとえば、スタックの最低のダイの上にスタックされる一つ以上のダイは、スタックの最低のダイとは異なる方向であり、および／または、最低のダイの上にスタックされた他のダイと異なる方向に方位付けさ
[00101] 本願明細書において参照される全ての特許出願は、リファレンスとして本願明細書に組み入れたものとする。他の実施形態は、以下の特許請求の範囲に含まれる。

Claims (13)

  1. 各ダイが活性化側、相互接続マージン、および、相互接続エッジに隣接した相互接続側壁を備え、前記相互接続マージンに配置された相互接続パッドを備えた、複数のダイに相互接続ターミナルを形成するための方法であって、
    スタックにおいて連続するダイがスペーサによって分離されるダイのスタックを形成するステップであって、相互接続側壁が、ダイの活性化側面に対して垂直な面に全体的に配置され、相互接続マージンの少なくとも一部が露出されるように相互接続エッジに関して、前記スペーサがオフセットされるようにダイが配置されることを特徴とする、ステップと、
    複数の相互接続ターミナルを形成するステップであって、スタックの個々のダイの相互接続パッドと接触する伝導材料の個々のラインを堆積させ、そこから相互接続エッジにわたり、個々のダイの相互接続側壁の上に延びるように、前記ダイの活性化側の面から０度よりも大きく、９０度よりも小さいジェット角でエアゾール化した伝導材料を差し向けることにより各相互接続ターミナルが形成されることを特徴とする、ステップと、
    を有することを特徴とする方法。
  2. 前記相互接続ターミナルの形成に続くステップであって、前記ダイが、分離され、別々に処理されることを特徴とする、請求項１に記載の方法。
  3. 前記ダイ及びスペーサが更に、スタックされたダイアセンブリとして処理されることを特徴とする請求項１に記載の方法。
  4. 追加のダイが前記スペーサを構成することを特徴とする請求項１に記載の方法。
  5. 前記追加のダイが、ダミーダイであることを特徴とする請求項４に記載の方法。
  6. 追加のダイが活性化ダイであることを特徴とする請求項４に記載の方法。
  7. 各ダイが活性化側、相互接続マージン、および、相互接続エッジに隣接した相互接続側壁を備え、前記相互接続マージンに配置された相互接続パッドを備えた、スタックされたダイのアセンブリの相互接続ターミナルを形成するための方法であって、
    スタックにおいて連続するダイがスペーサによって分離されるダイのスタックを形成するステップであって、相互接続側壁が、ダイの活性化側面に対して垂直な面に全体的に配置され、相互接続マージンの少なくとも一部が露出されるように相互接続エッジに関して、前記スペーサがオフセットされるようにダイが配置されることを特徴とする、ステップと、
    複数の相互接続ターミナルを形成するステップであって、スタックの個々のダイの相互接続パッドと接触する伝導材料の個々のラインを堆積させ、そこから相互接続エッジにわたり、個々のダイの相互接続側壁の上に延びるように、前記ダイの活性化側の面から０度よりも大きく、９０度よりも小さいジェット角でエアゾール化した伝導材料を差し向けることにより各相互接続ターミナルが形成されることを特徴とする、ステップと、
    を有することを特徴とする方法。
  8. 追加のダイが前記スペーサを構成することを特徴とする請求項７に記載の方法。
  9. 前記追加のダイが、ダミーダイであることを特徴とする請求項７に記載の方法。
  10. 追加のダイが活性化ダイであることを特徴とする請求項７に記載の方法。
  11. それらの相互接続側壁が、前記ダイの活性化側の面に対して垂直な面に全体的に全て配置されるように、追加のダイが配置され、それらの相互接続マージンの少なくとも一部が露出されることを特徴とする請求項１０に記載の方法。
  12. 前記追加のダイが、前記追加のダイの活性化側の面から０度よりも大きく、９０度よりも小さいジェット角でエアゾール化した伝導材料を差し向けることにより相互接続ターミナルを提供することを特徴とする請求項１０に記載の方法。
  13. 請求項７に記載したように、スタックされたダイのアセンブリに相互接続ターミナルを形成するステップと、
    その後、相互接続ターミナルを接続するために電気伝導相互接続材料のトレースを適用するステップと、
    を有することを特徴とする、電気的に相互接続されたスタックされたダイアセンブリを製造するための方法。
JP2011540873A 2008-12-09 2009-12-09 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続 Expired - Fee Related JP5631328B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US12113808P 2008-12-09 2008-12-09
US61/121,138 2008-12-09
US28058409P 2009-11-04 2009-11-04
US61/280,584 2009-11-04
PCT/US2009/067386 WO2010068699A2 (en) 2008-12-09 2009-12-09 Semiconductor die interconnect formed by aerosol application of electrically conductive material

Publications (2)

Publication Number Publication Date
JP2012511835A JP2012511835A (ja) 2012-05-24
JP5631328B2 true JP5631328B2 (ja) 2014-11-26

Family

ID=42230183

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011540873A Expired - Fee Related JP5631328B2 (ja) 2008-12-09 2009-12-09 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続

Country Status (5)

Country Link
US (1) US20100140811A1 (ja)
JP (1) JP5631328B2 (ja)
KR (1) KR101566573B1 (ja)
CN (1) CN102246298A (ja)
WO (1) WO2010068699A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7001482B2 (ja) 2018-01-22 2022-01-19 日鉄建材株式会社 集水井における水位計測センサ取付構造、及び水位計測センサ取付方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
WO2009114670A2 (en) * 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
JP5902102B2 (ja) * 2010-02-22 2016-04-13 インターポーザーズ ゲーエムベーハー 半導体モジュールを製造するための方法およびシステム
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
US10388584B2 (en) * 2011-09-06 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming Fo-WLCSP with recessed interconnect area in peripheral region of semiconductor die
US9966319B1 (en) 2011-10-27 2018-05-08 Global Circuit Innovations Incorporated Environmental hardening integrated circuit method and apparatus
US9935028B2 (en) 2013-03-05 2018-04-03 Global Circuit Innovations Incorporated Method and apparatus for printing integrated circuit bond connections
US10002846B2 (en) 2011-10-27 2018-06-19 Global Circuit Innovations Incorporated Method for remapping a packaged extracted die with 3D printed bond connections
US10128161B2 (en) 2011-10-27 2018-11-13 Global Circuit Innovations, Inc. 3D printed hermetic package assembly and method
US10177054B2 (en) 2011-10-27 2019-01-08 Global Circuit Innovations, Inc. Method for remapping a packaged extracted die
US10109606B2 (en) 2011-10-27 2018-10-23 Global Circuit Innovations, Inc. Remapped packaged extracted die
US9870968B2 (en) 2011-10-27 2018-01-16 Global Circuit Innovations Incorporated Repackaged integrated circuit and assembly method
US10147660B2 (en) 2011-10-27 2018-12-04 Global Circuits Innovations, Inc. Remapped packaged extracted die with 3D printed bond connections
TWI467731B (zh) * 2012-05-03 2015-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9093457B2 (en) 2012-08-22 2015-07-28 Freescale Semiconductor Inc. Stacked microelectronic packages having patterned sidewall conductors and methods for the fabrication thereof
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
WO2014063287A1 (en) 2012-10-22 2014-05-01 Sandisk Information Technology (Shanghai) Co., Ltd. Wire tail connector for a semiconductor device
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
KR102001880B1 (ko) 2013-06-11 2019-07-19 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
KR102099878B1 (ko) 2013-07-11 2020-04-10 삼성전자 주식회사 반도체 패키지
US9036363B2 (en) 2013-09-30 2015-05-19 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9025340B2 (en) 2013-09-30 2015-05-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with in-trench package surface conductors and methods of their fabrication
US9305911B2 (en) 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9263420B2 (en) 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9876152B2 (en) 2014-05-27 2018-01-23 Epistar Corporation Light emitting device with an adhered heat-dissipating structure
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US20170348903A1 (en) * 2015-02-10 2017-12-07 Optomec, Inc. Fabrication of Three-Dimensional Materials Gradient Structures by In-Flight Curing of Aerosols
KR102444204B1 (ko) * 2015-02-10 2022-09-19 옵토멕 인코포레이티드 에어로졸의 비행 중 경화에 의해 3차원 구조를 제조하는 방법
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10636767B2 (en) * 2016-02-29 2020-04-28 Invensas Corporation Correction die for wafer/die stack
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10373932B2 (en) * 2017-04-20 2019-08-06 Nanya Technology Corporation Stacked semiconductor structure
US10632746B2 (en) 2017-11-13 2020-04-28 Optomec, Inc. Shuttering of aerosol streams
US10115645B1 (en) 2018-01-09 2018-10-30 Global Circuit Innovations, Inc. Repackaged reconditioned die method and assembly
US10790172B2 (en) * 2018-08-17 2020-09-29 Jabil Inc. Apparatus, system, and method of providing a ramped interconnect for semiconductor fabrication
US10903153B2 (en) 2018-11-18 2021-01-26 International Business Machines Corporation Thinned die stack
US11742284B2 (en) * 2018-12-12 2023-08-29 Intel Corporation Interconnect structure fabricated using lithographic and deposition processes
KR102644598B1 (ko) * 2019-03-25 2024-03-07 삼성전자주식회사 반도체 패키지
CN110349933A (zh) * 2019-07-23 2019-10-18 上海先方半导体有限公司 一种晶圆键合堆叠芯片的封装结构及制备方法
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods
US11939905B2 (en) 2020-05-20 2024-03-26 Board Of Trustees Of Michigan State University Internal combustion engine including multiple fuel injections external to a pre-chamber
US11508680B2 (en) 2020-11-13 2022-11-22 Global Circuit Innovations Inc. Solder ball application for singular die
KR20230023852A (ko) * 2021-08-10 2023-02-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
US5880530A (en) * 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
US20030006493A1 (en) * 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4081666B2 (ja) * 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
KR100499289B1 (ko) * 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
JP3772984B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
KR20050009036A (ko) * 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
DE102004008135A1 (de) * 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP2005302763A (ja) * 2004-04-06 2005-10-27 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
US7215018B2 (en) * 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
JP2007073803A (ja) * 2005-09-08 2007-03-22 Toshiba Corp 半導体装置及びその製造方法
KR100813624B1 (ko) * 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP5018024B2 (ja) * 2006-11-08 2012-09-05 セイコーエプソン株式会社 電子部品の実装方法、電子基板、及び電子機器
US8154881B2 (en) * 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
JP5080295B2 (ja) * 2007-01-26 2012-11-21 帝人株式会社 放熱性実装基板およびその製造方法
JP5110995B2 (ja) * 2007-07-20 2012-12-26 新光電気工業株式会社 積層型半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7001482B2 (ja) 2018-01-22 2022-01-19 日鉄建材株式会社 集水井における水位計測センサ取付構造、及び水位計測センサ取付方法

Also Published As

Publication number Publication date
CN102246298A (zh) 2011-11-16
WO2010068699A3 (en) 2010-08-26
KR20110103413A (ko) 2011-09-20
WO2010068699A2 (en) 2010-06-17
JP2012511835A (ja) 2012-05-24
KR101566573B1 (ko) 2015-11-05
US20100140811A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
JP5631328B2 (ja) 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続
US11735563B2 (en) Package-on-package assembly with wire bond vias
US9490230B2 (en) Selective die electrical insulation by additive process
TWI570879B (zh) 半導體總成及晶粒堆疊總成
US8723332B2 (en) Electrically interconnected stacked die assemblies
US8178978B2 (en) Support mounted electrically interconnected die assembly
US8940630B2 (en) Method of making wire bond vias and microelectronic package having wire bond vias
US20150380375A1 (en) Microelectronic package having wire bond vias and stiffening layer
US20090068790A1 (en) Electrical Interconnect Formed by Pulsed Dispense
KR20130113334A (ko) 적층된 다이 어셈블리들을 위한 ｚ-상호연결와 다이 패드 간의 전기 커넥터
TWI570864B (zh) 具有焊線通孔的微電子封裝、其之製造方法以及用於其之硬化層
TW201327700A (zh) 接合楔
TWI514543B (zh) 由導電材料的氣溶膠施加所形成的半導體晶粒互連線
WO2010132338A2 (en) Flip-chip underfill

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121206

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20121226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141007

R150 Certificate of patent or registration of utility model

Ref document number: 5631328

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees