JP2005302763A - 半導体装置及びその製造方法並びに電子機器 - Google Patents
半導体装置及びその製造方法並びに電子機器 Download PDFInfo
- Publication number
- JP2005302763A JP2005302763A JP2004112043A JP2004112043A JP2005302763A JP 2005302763 A JP2005302763 A JP 2005302763A JP 2004112043 A JP2004112043 A JP 2004112043A JP 2004112043 A JP2004112043 A JP 2004112043A JP 2005302763 A JP2005302763 A JP 2005302763A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor chip
- semiconductor
- wiring pattern
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24105—Connecting bonding areas at different heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
- H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/24998—Reinforcing structures, e.g. ramp-like support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2512—Layout
- H01L2224/25175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/76—Apparatus for connecting with build-up interconnects
- H01L2224/7615—Means for depositing
- H01L2224/76151—Means for direct writing
- H01L2224/76155—Jetting means, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
- H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】 製造効率の高い半導体装置の製造方法及び半導体装置並びに電子機器を提供する。
【解決手段】 ベース基板10と、複数の第1のパッド24を有しベース基板10に搭載された第1の半導体チップ20と、第1の半導体チップ20の側方に形成された第1の絶縁部30と、第1のパッド24と電気的に接続された第1の配線パターン40とを有する半導体モジュール100を用意する。半導体モジュール100に、複数の第2のパッド54を有する第2の半導体チップ50を、第2のパッド54が設けられた面とは反対側の面が第1の半導体チップ20と対向するように搭載する。第2の半導体チップ50の側方に第2の絶縁部60を形成する。その後、第2のパッド54と電気的に接続された第2の配線パターン70を、第2の絶縁部60上を通るように形成する。
【選択図】 図4
【解決手段】 ベース基板10と、複数の第1のパッド24を有しベース基板10に搭載された第1の半導体チップ20と、第1の半導体チップ20の側方に形成された第1の絶縁部30と、第1のパッド24と電気的に接続された第1の配線パターン40とを有する半導体モジュール100を用意する。半導体モジュール100に、複数の第2のパッド54を有する第2の半導体チップ50を、第2のパッド54が設けられた面とは反対側の面が第1の半導体チップ20と対向するように搭載する。第2の半導体チップ50の側方に第2の絶縁部60を形成する。その後、第2のパッド54と電気的に接続された第2の配線パターン70を、第2の絶縁部60上を通るように形成する。
【選択図】 図4
Description
本発明は、半導体装置及びその製造方法並びに電子機器に関する。
半導体チップが搭載された基板を積層して、複数の半導体チップを有する半導体装置を製造する方法が知られている。基板を利用することなく半導体チップを積層することができれば、半導体装置の製造効率を高めることができる。
本発明の目的は、半導体装置及び、製造効率の高い半導体装置の製造方法、並びに電子機器を提供することにある。
特開平7−176684号公報
(1)本発明に係る半導体装置の製造方法は、ベース基板と、複数の第1のパッドを有し前記ベース基板に搭載された第1の半導体チップと、前記第1の半導体チップの側方に形成された第1の絶縁部と、前記第1のパッドと電気的に接続された第1の配線パターンとを有する半導体モジュールを用意すること、
前記半導体モジュールに、複数の第2のパッドを有する第2の半導体チップを、前記第2のパッドが設けられた面とは反対側の面が前記第1の半導体チップと対向するように搭載すること、
前記第2の半導体チップの側方に第2の絶縁部を形成すること、及び、その後、
前記第2のパッドと電気的に接続された第2の配線パターンを、前記第2の絶縁部上を通るように形成することを含む。本発明によると、インターポーザ等の積層用基板を利用することなく半導体チップを積層することができる。そのため、半導体装置を効率よく製造することができる。また、第2の半導体チップを搭載した後に第2の配線パターンを形成することから、第2の配線パターンの引き回しの自由度を高めることができる。そのため、容易に第2の配線パターンを最適経路で形成することが可能となり、電気的な信頼性の高い半導体装置を製造することができる。
(2)この半導体装置の製造方法において、
前記第1の半導体チップは、前記第1のパッドが形成された面とは反対側の面が前記ベース基板と対向するように搭載されていてもよい。
(3)この半導体装置の製造方法において、
前記第1の半導体チップは、前記第1のパッドが形成された面が前記ベース基板に対向するように搭載されていてもよい。
(4)この半導体装置の製造方法において、
前記第2の配線パターンを、前記第1の配線パターンと電気的に接続するように形成してもよい。
(5)この半導体装置の製造方法において、
前記第2の配線パターンを、前記第1の配線パターンと電気的に接続しないように形成してもよい。
(6)この半導体装置の製造方法において、
前記第2の配線パターンを、導電性微粒子を含有する溶剤を利用して形成してもよい。
(7)本発明に係る半導体装置は、ベース基板と、複数の第1のパッドを有し前記ベース基板に搭載された第1の半導体チップと、前記第1の半導体チップの側方に形成された第1の絶縁部と、前記第1のパッドと電気的に接続された第1の配線パターンとを有する半導体モジュールと、
複数の第2のパッドを有し、前記半導体モジュールに、前記第2のパッドが設けられた面とは反対側の面が前記第1の半導体チップと対向するように搭載された第2の半導体チップと、
前記第2の半導体チップの側方に形成された第2の絶縁部と、
前記第2のパッドと電気的に接続されてなり、前記第2の絶縁部上を通るように形成された第2の配線パターンと、
を含む。本発明によると、半導体チップは、インターポーザ等の積層用基板を利用することなく積層されてなる。そのため、厚みが薄く、実装性に優れた半導体装置を提供することができる。
(8)本発明に係る電子機器は、上記半導体装置を有する。
前記半導体モジュールに、複数の第2のパッドを有する第2の半導体チップを、前記第2のパッドが設けられた面とは反対側の面が前記第1の半導体チップと対向するように搭載すること、
前記第2の半導体チップの側方に第2の絶縁部を形成すること、及び、その後、
前記第2のパッドと電気的に接続された第2の配線パターンを、前記第2の絶縁部上を通るように形成することを含む。本発明によると、インターポーザ等の積層用基板を利用することなく半導体チップを積層することができる。そのため、半導体装置を効率よく製造することができる。また、第2の半導体チップを搭載した後に第2の配線パターンを形成することから、第2の配線パターンの引き回しの自由度を高めることができる。そのため、容易に第2の配線パターンを最適経路で形成することが可能となり、電気的な信頼性の高い半導体装置を製造することができる。
(2)この半導体装置の製造方法において、
前記第1の半導体チップは、前記第1のパッドが形成された面とは反対側の面が前記ベース基板と対向するように搭載されていてもよい。
(3)この半導体装置の製造方法において、
前記第1の半導体チップは、前記第1のパッドが形成された面が前記ベース基板に対向するように搭載されていてもよい。
(4)この半導体装置の製造方法において、
前記第2の配線パターンを、前記第1の配線パターンと電気的に接続するように形成してもよい。
(5)この半導体装置の製造方法において、
前記第2の配線パターンを、前記第1の配線パターンと電気的に接続しないように形成してもよい。
(6)この半導体装置の製造方法において、
前記第2の配線パターンを、導電性微粒子を含有する溶剤を利用して形成してもよい。
(7)本発明に係る半導体装置は、ベース基板と、複数の第1のパッドを有し前記ベース基板に搭載された第1の半導体チップと、前記第1の半導体チップの側方に形成された第1の絶縁部と、前記第1のパッドと電気的に接続された第1の配線パターンとを有する半導体モジュールと、
複数の第2のパッドを有し、前記半導体モジュールに、前記第2のパッドが設けられた面とは反対側の面が前記第1の半導体チップと対向するように搭載された第2の半導体チップと、
前記第2の半導体チップの側方に形成された第2の絶縁部と、
前記第2のパッドと電気的に接続されてなり、前記第2の絶縁部上を通るように形成された第2の配線パターンと、
を含む。本発明によると、半導体チップは、インターポーザ等の積層用基板を利用することなく積層されてなる。そのため、厚みが薄く、実装性に優れた半導体装置を提供することができる。
(8)本発明に係る電子機器は、上記半導体装置を有する。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
(第1の実施の形態)
図1〜図5は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明するための図である。本実施の形態に係る半導体装置の製造方法は、図1に示す、半導体モジュール100を用意することを含む。半導体モジュール100は、ベース基板10を有する。ベース基板10の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。ベース基板10は、フレキシブル基板であってもよく、リジッド基板であってもよい。ベース基板10は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。ベース基板10は、図示しない配線パターンを有していてもよい。また、ベース基板10の外形も特に限定されるものではない。
図1〜図5は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法を説明するための図である。本実施の形態に係る半導体装置の製造方法は、図1に示す、半導体モジュール100を用意することを含む。半導体モジュール100は、ベース基板10を有する。ベース基板10の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。ベース基板10は、フレキシブル基板であってもよく、リジッド基板であってもよい。ベース基板10は、積層型の基板であってもよく、あるいは、単層の基板であってもよい。ベース基板10は、図示しない配線パターンを有していてもよい。また、ベース基板10の外形も特に限定されるものではない。
半導体モジュール100は、第1の半導体チップ20を有する。第1の半導体チップ20には、図1に示すように、集積回路22が形成されていてもよい。集積回路22の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。第1の半導体チップ20は、複数の第1のパッド24を有する。第1のパッド24は、第1の半導体チップ20の内部と電気的に接続されていてもよい。あるいは、第1の半導体チップ20の内部と電気的に接続されていないパッドを含めて、第1のパッド24と称してもよい。第1の半導体チップ20の第1のパッド24が形成された面を、第1の面26と称してもよい。第1の面26の外形は矩形(正方形を含む)であってもよい。第1のパッド24は、第1の面26の周縁部(端部)に形成されていてもよい。例えば、第1のパッド24は、第1の面26の4辺に沿って配列されていてもよいし、2辺に沿って配列されていてもよい。あるいは、少なくとも1つの第1のパッド24が、第1の面26の中央部に配置されていてもよい。第1のパッド24は、例えばAu又はAlによって、薄く平らに形成されていてもよい。第1のパッド24の平面形状は、矩形をなしていてもよく、あるいは円形をなしていてもよい。第1の半導体チップ20は、図1に示すように、ベース基板10に搭載されてなる。第1の半導体チップ20は、ベース基板10に、第1のパッド24が形成された面(第1の面26)とは反対側の面(第2の面28)がベース基板10と対向するように搭載されてなる。すなわち、第1の半導体チップ20は、ベース基板10に、フェースアップ実装されていると言える。第1の半導体チップ20は、絶縁性の接着剤によって、ベース基板10に固着されていてもよい。なお、第1の半導体チップ20の第1の面26には、図示しない保護膜が形成されていてもよい。保護膜は、電気的な絶縁膜であってもよい。保護膜を、パッシベーション膜と称してもよい。
半導体モジュール100は、第1の絶縁部30を有する。第1の絶縁部30は、第1の半導体チップ20の側方に形成されてなる。第1の絶縁部30を形成する方法は特に限定されず、例えば、ディスペンサを利用して絶縁性のペーストを滴下して、これを硬化させることで第1の絶縁部30を形成してもよい。第1の絶縁部30は、図1に示すように、第1の半導体チップ20の第1の面26上に至るように形成してもよい。
半導体モジュール100は、第1の配線パターン40を有する。第1の配線パターン40は、第1のパッド24と電気的に接続されてなる。第1の配線パターン40は、図1に示すように、第1の絶縁部30上を通るように形成されていてもよい。第1の配線パターン40を形成する方法は特に限定されず、後述する第2の配線パターン70を形成する方法と同じ方法を適用してもよい。すなわち、第1の配線パターン40は、導電性微粒子を含有する溶剤を利用して形成してもよい。
本実施の形態に係る半導体装置の製造方法は、図2に示すように、半導体モジュール100に、第2の半導体チップ50を搭載することを含む。第2の半導体チップ50の構成は特に限定されないが、第1の半導体チップ20と同じ構成をなしていてもよい。第2の半導体チップ50は、集積回路52を有してもよい。そして、第2の半導体チップ50は、複数の第2のパッド54を有する。第2の半導体チップ50の第2のパッド54が形成された面を、第1の面56と称してもよい。本実施の形態に係る半導体装置の製造方法では、第2の半導体チップ50を、第2のパッド54が設けられた面(第1の面56)とは反対側の面(第2の面58)が第1の半導体チップ20と対向するように搭載する。すなわち、第2の半導体チップ50を、半導体モジュール100に、フェースアップ実装する。第2の半導体チップ50は、例えば接着層51を介して半導体モジュール100に搭載してもよい。このとき、第2の半導体チップ50は、接着層51を介して第1の半導体チップ20上に搭載してもよい。この方法によれば、インターポーザ等を利用することなく、半導体チップを積層することができる。そのため、第2の半導体チップ50を搭載する領域を自由に設定することができる。
本実施の形態に係る半導体装置の製造方法は、図3に示すように、第2の半導体チップ50の側方に第2の絶縁部60を形成することを含む。第2の絶縁部60を形成する方法は特に限定されず、第1の絶縁部30を形成する方法と同じ方法を適用してもよい。第2の絶縁部60は、図3に示すように、第2の半導体チップ50の第1の面56上に至るように形成してもよい。また、第2の絶縁部60は、第1の配線パターン40の少なくとも一部を覆うように形成してもよい。このとき、図3に示すように、第2の絶縁部60を、第1の配線パターン40のすべてを覆うように形成してもよい。これにより、後述する第2の配線パターン70と、第1の半導体チップ20又は第1の配線パターン40との電気的なショートを防止することができる。なお、第2の絶縁部60を、第1の絶縁部30のすべてを覆うように形成してもよい。
本実施の形態に係る半導体装置の製造方法は、図4に示すように、第2のパッド54と電気的に接続された第2の配線パターン70を形成することを含む。本工程は、第2の絶縁部60を形成する工程の後に行う。第2の配線パターン70は、第2の絶縁部60上を通るように形成する。第2の絶縁部60上を通るように形成するため、第2の配線パターン70を、第2のパッド54から下方へ向かって(ベース基板10へ向かって)引き出すことが容易となる。第2の配線パターン70を、第1の配線パターン40と電気的に接続しないように形成してもよい。第2の絶縁部60が第1の配線パターン40のすべてを覆うように形成された場合、第1の配線パターン40と第2の配線パターン70との絶縁を確保することができるため、信頼性の高い半導体装置を効率よく製造することができる。本実施の形態に係る半導体装置の製造方法では、第2の配線パターン70を、導電性微粒子を含有する溶剤を利用して形成してもよい。ここで、導電性微粒子は、金や銀等の酸化しにくく、電気抵抗の低い材料から形成されていてもよい。金の微粒子を含む溶剤として、真空冶金株式会社の「パーフェクトゴールド」、銀の微粒子を含む溶剤として、同社の「パーフェクトシルバー」を使用してもよい。なお、微粒子とは、特に大きさを限定したものではなく、分散媒とともに吐出できる粒子である。また、導電性微粒子は、反応を抑制するために、コート材によって被覆されていてもよい。溶剤は、乾燥しにくく再溶解性のあるものであってもよい。導電性微粒子は、溶剤中に均一に分散していてもよい。第2の配線パターン70を形成する工程は、溶剤を吐出することを含んでもよい。導電性微粒子を含有する溶剤の吐出は、インクジェット法やバブルジェット(登録商標)法等によって行ってもよい。あるいは、マスク印刷やスクリーン印刷あるいはディスペンサによって、溶剤を吐出してもよい。そして、分散媒を揮発させる工程や、導電性微粒子を保護しているコート材を分解する工程等を経て、導電部材を形成してもよい。これらの工程によって、あるいはこれらの工程を繰り返すことによって、第2の配線パターン70を形成してもよい。
以上の工程によって、図4及び図5に示す、半導体装置1を製造してもよい。先に説明したように、この方法によれば、積層用の基板等を利用しないで第2の半導体チップ50を半導体モジュール100に搭載する。すなわち、インターポーザ等を利用することなく第2の半導体チップ50を搭載することができる。そのため、効率よく半導体装置を製造することができる。また、この方法によれば、第2の半導体チップ50を積層した後に第2の配線パターン70を形成することから、第2の配線パターン70の設計の自由度が高くなる。そのため、最適経路で第2の配線パターン70を形成することが可能になり、電気的な信頼性の高い半導体装置を製造することができる。なお、半導体装置1上(第2の半導体チップ50上)にさらに別の半導体チップを搭載して、3段以上に積層された半導体チップを有する半導体装置を製造してもよい(図示せず)。半導体装置1は、半導体モジュール100を含む。半導体モジュール100は、ベース基板10と、ベース基板10に搭載された第1の半導体チップ20と、第1の半導体チップ20の側方に形成された第1の絶縁部30と、第1のパッド24と電気的に接続された第1の配線パターン40とを有する。半導体装置1は、第2の半導体チップ50を含む。第2の半導体チップ50は、半導体モジュール100に、第2のパッド54が設けられた面(第1の面56)とは反対側の面(第2の面58)が第1の半導体チップ20と対向するように搭載されてなる。半導体装置1は、第2の半導体チップ50の側方に形成された第2の絶縁部60を含む。半導体装置1は、第2の配線パターン70を含む。第2の配線パターン70は、第2のパッド54と電気的に接続されてなる。第2の配線パターン70は、第2の絶縁部60上を通るように形成されてなる。半導体装置1では、インターポーザ等の積層用の基板を利用することなく半導体チップが積層されてなる。そのため、厚みが薄く、実装性に優れた半導体装置を提供することができる。なお、図4は、半導体装置1の断面図であり、図5は、半導体装置1の斜視図である。そして、半導体装置1を有する電子機器として、図6にノート型パーソナルコンピュータ1000を、図7には携帯電話2000を、それぞれ示す。
なお、本発明を適用した第1の実施の形態に係る半導体装置の製造方法はこれに限られるものではなく、種々の変形が可能である。図8及び図9は、本発明を適用した第1の実施の形態の変形例に係る半導体装置の製造方法を説明するための図である。本変形例に係る半導体装置の製造方法では、図8に示すように、第2の絶縁部62を、第1の配線パターン40の一部が露出するように形成する。第2の絶縁部62の材料の量を調整することによって、第2の絶縁部62の形状を制御してもよい。そして、図9に示すように、第2の配線パターン72を、第1の配線パターン40に接触するように形成する。すなわち、第2の配線パターン72を、第1の配線パターン40と電気的に接続するように形成する。この方法によれば、第1及び第2のパッド24,54が電気的に接続された半導体装置2を、効率よく製造することができる。
(第2の実施の形態)
以下、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図10〜図12は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明するための図である。
以下、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。図10〜図12は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法を説明するための図である。
本実施の形態に係る半導体装置の製造方法は、図10に示す、半導体モジュール200を用意することを含む。半導体モジュール200は、ベース基板10を有する。半導体モジュール200は、第1の配線パターン80を有する。第1の配線パターン80は、ベース基板10上に設けられていてもよい。半導体モジュール200は、複数の第1のパッド24を有しベース基板10に搭載された第1の半導体チップ20を有する。図10に示すように、第1の半導体チップ20は、第1のパッド24が形成された面(第1の面26)が、ベース基板10に対向するように搭載されてなる。すなわち、第1の半導体チップ20は、ベース基板10に、フェースダウン実装されているといえる。そして、第1のパッド24は、それぞれ、第1の配線パターン80に対向して電気的に接続されていてもよい。半導体モジュール200は、第1の半導体チップ20の側方に形成された第1の絶縁部90を有する。第1の絶縁部90は、図10に示すように、第1の半導体チップ20の第1のパッド24が形成された面(第1の面26)とは反対側の面(第2の面28)上に至るように形成されていてもよい。第1の絶縁部90は、図10に示すように、第1の半導体チップ20をすべて覆うように形成されていてもよい。また、第1の絶縁部90は、第1の配線パターン80をすべて覆うように形成されていてもよい。これにより、電気的なショートの発生しにくい、信頼性の高い半導体装置を製造することができる。ただし、第1の絶縁部90は、第1の配線パターン80の少なくとも一部が露出するように形成されていてもよい(図示せず)。
本実施の形態に係る半導体装置の製造方法は、半導体モジュール200に、第2の半導体チップ50を、第2のパッド54が形成された面(第1の面56)とは反対側の面(第2の面58)が第1の半導体チップ20と対向するように搭載することを含む(図11参照)。すなわち、第2の半導体チップ50を、半導体モジュール200に、フェースアップ実装する。そして、半導体装置の製造方法は、第2の半導体チップ50の側方に第2の絶縁部95を形成することを含む(図11参照)。なお、第2の半導体チップ50を搭載する工程と、第2の絶縁部95を形成する工程とを、同時に行ってもよい。すなわち、第2の絶縁部95によって、第2の半導体チップ50を半導体モジュール200に固着してもよい。例えば、半導体モジュール200に絶縁性のペーストを設ける。そして、該ペーストを流動させながら第2の半導体チップ50を搭載する。その後、該ペーストを硬化させて第2の絶縁部95を形成するとともに、第2の半導体チップ50を半導体モジュール200に固着してもよい。
本実施の形態に係る半導体装置の製造方法は、図12に示すように、第2のパッド54と電気的に接続された第2の配線パターン85を、第2の絶縁部95上を通るように形成することを含む。図12に示すように、第2の配線パターン85を、第1の絶縁部90上を通るように形成してもよい。第2の配線パターン85を、第1の配線パターン80と電気的に接続しないように形成してもよい。あるいは、第1の絶縁部90が第1の配線パターン80の一部を露出させるように形成されている場合、第2の配線パターン85を、第1の配線パターン80と電気的に接続されるように形成してもよい(図示せず)。以上の工程によって、図12に示す、半導体装置3を形成してもよい。この方法によっても、信頼性の高い半導体装置を効率よく製造することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
10 ベース基板、 20 第1の半導体チップ、 24 第1のパッド、 30 第1の絶縁部、 40 第1の配線パターン、 50 第2の半導体チップ、 54 第2のパッド、 60 第2の絶縁部、 70 第2の配線パターン、 100 半導体モジュール
Claims (8)
- ベース基板と、複数の第1のパッドを有し前記ベース基板に搭載された第1の半導体チップと、前記第1の半導体チップの側方に形成された第1の絶縁部と、前記第1のパッドと電気的に接続された第1の配線パターンとを有する半導体モジュールを用意すること、
前記半導体モジュールに、複数の第2のパッドを有する第2の半導体チップを、前記第2のパッドが設けられた面とは反対側の面が前記第1の半導体チップと対向するように搭載すること、
前記第2の半導体チップの側方に第2の絶縁部を形成すること、及び、その後、
前記第2のパッドと電気的に接続された第2の配線パターンを、前記第2の絶縁部上を通るように形成することを含む半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の半導体チップは、前記第1のパッドが形成された面とは反対側の面が前記ベース基板と対向するように搭載されてなる半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の半導体チップは、前記第1のパッドが形成された面が前記ベース基板に対向するように搭載されてなる半導体装置の製造方法。 - 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
前記第2の配線パターンを、前記第1の配線パターンと電気的に接続するように形成する半導体装置の製造方法。 - 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
前記第2の配線パターンを、前記第1の配線パターンと電気的に接続しないように形成する半導体装置の製造方法。 - 請求項1から請求項5のいずれかに記載の半導体装置の製造方法において、
前記第2の配線パターンを、導電性微粒子を含有する溶剤を利用して形成する半導体装置の製造方法。 - ベース基板と、複数の第1のパッドを有し前記ベース基板に搭載された第1の半導体チップと、前記第1の半導体チップの側方に形成された第1の絶縁部と、前記第1のパッドと電気的に接続された第1の配線パターンとを有する半導体モジュールと、
複数の第2のパッドを有し、前記半導体モジュールに、前記第2のパッドが設けられた面とは反対側の面が前記第1の半導体チップと対向するように搭載された第2の半導体チップと、
前記第2の半導体チップの側方に形成された第2の絶縁部と、
前記第2のパッドと電気的に接続されてなり、前記第2の絶縁部上を通るように形成された第2の配線パターンと、
を含む半導体装置。 - 請求項7記載の半導体装置を有する電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004112043A JP2005302763A (ja) | 2004-04-06 | 2004-04-06 | 半導体装置及びその製造方法並びに電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004112043A JP2005302763A (ja) | 2004-04-06 | 2004-04-06 | 半導体装置及びその製造方法並びに電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005302763A true JP2005302763A (ja) | 2005-10-27 |
Family
ID=35333944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004112043A Withdrawn JP2005302763A (ja) | 2004-04-06 | 2004-04-06 | 半導体装置及びその製造方法並びに電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005302763A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7911045B2 (en) | 2007-08-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor element and semiconductor device |
JP2012511835A (ja) * | 2008-12-09 | 2012-05-24 | ヴァーティカル・サーキツツ・インコーポレーテッド | 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続 |
CN110034157A (zh) * | 2017-12-29 | 2019-07-19 | 乐金显示有限公司 | 微芯片和显示装置 |
-
2004
- 2004-04-06 JP JP2004112043A patent/JP2005302763A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7911045B2 (en) | 2007-08-17 | 2011-03-22 | Kabushiki Kaisha Toshiba | Semiconductor element and semiconductor device |
JP2012511835A (ja) * | 2008-12-09 | 2012-05-24 | ヴァーティカル・サーキツツ・インコーポレーテッド | 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続 |
CN110034157A (zh) * | 2017-12-29 | 2019-07-19 | 乐金显示有限公司 | 微芯片和显示装置 |
CN110034157B (zh) * | 2017-12-29 | 2023-04-18 | 乐金显示有限公司 | 微芯片和显示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4484035B2 (ja) | 半導体装置の製造方法 | |
KR100667145B1 (ko) | 적층형 마이크로 전자 패키지 | |
JP3688249B2 (ja) | 半導体装置の製造方法 | |
JP2006060128A (ja) | 半導体装置 | |
JP2006203079A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2006196709A (ja) | 半導体装置およびその製造方法 | |
JP5018024B2 (ja) | 電子部品の実装方法、電子基板、及び電子機器 | |
JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2004055965A (ja) | 配線基板及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器 | |
JP2004079951A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2005302763A (ja) | 半導体装置及びその製造方法並びに電子機器 | |
JP4206779B2 (ja) | 半導体装置の製造方法 | |
JP2005026639A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
TW201025523A (en) | Chip package structure and packaging method | |
JP2004259749A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
TW200525656A (en) | Stacked semiconductor device | |
JP2005294720A (ja) | 半導体装置及びその製造方法並びに電子機器 | |
JP4692720B2 (ja) | 配線基板、半導体装置及びその製造方法 | |
JP2005223067A (ja) | 電子デバイス及びその製造方法 | |
JP4692719B2 (ja) | 配線基板、半導体装置及びその製造方法 | |
JP2004288815A (ja) | 半導体装置及びその製造方法 | |
JP3943037B2 (ja) | 半導体装置の製造方法 | |
JP2004039667A (ja) | スルーホールが形成された半導体素子の製造方法、及び、半導体パッケージの製造方法 | |
JP2005235834A (ja) | 電子デバイス及びその製造方法 | |
JP3844079B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060112 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |