CN112447606A - 一种应用于系统级封装的去耦电容放置方法 - Google Patents

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徐江涛
于东哲
聂凯明
高静
高志远
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Abstract

一种应用于系统级封装的去耦电容放置方法，首先通过优化互联方式，进一步节省了3D系统级封装的空间效率，并且由于减少了金线互联的使用，稍微提高了信号传输的质量。然后通过利用封装内的剩余空间，放置去耦电容，解决了去耦电容空间占据过大的问题，进一步提高了信号完整性。本发明通过优化系统级封装不同层与芯片之间的互联方式，为去耦电容提供放置空间，最终优化系统的电源与信号完整性性能。

Description

一种应用于系统级封装的去耦电容放置方法
技术领域
本发明涉及集成电路领域，尤其涉及利用去耦电容抑制电源噪声的设计即一种应用于系统级封装的去耦电容放置方法。
背景技术
电源噪声一直是信号质量研究中的重点。电源噪声可以导致信号高低电平模糊，信号抖动等问题。电源地平面对中存在诸如寄生电感，寄生电阻，寄生电容，电导等多种寄生参数，与常规仿真中的理想电源地平面对有很大差别。电源地平面对中常因为元件充放电电流而形成电压波动。设计人员常采用去耦电容来解决这类电源噪声问题。无论是片上电容还是片外电容都具有同一个特点，就是相对其他元件尺寸巨大。而去耦电容的放置问题也成为一个检测方和设计方经常争论的问题。
系统级封装(SIP)，与片上系统（SOC）相比，对系统的空间利用率更高。在当今集成电路设计中，由于PCB的尺寸无法继续缩小，并且电容尺寸收到漏电的限制，一些集成电路设计已经无法跟上摩尔定律的步伐。以至于现在的集成电路器件如DRAM，在很多设计中已经无法大跨越式的采用尺寸更小工艺，现在的尺寸大多停留在16nm，17nm，18nm级别。所以采用系统及封装将是未来提供集成电路集成度的一条蹊径。
3D系统级封装如图1所示，采用3D堆叠方式极大削减了封装尺寸和PCB板尺寸。在提高集成度的同时，由于取消了对信号传输性能有极大影响的PCB走线，整个系统的信号完整性性能也得到了极大的提高。但是由于利用金线进行互联十分占用空间，所以仍可对系统级封装进行优化，为去耦电容提供放置空间。
发明内容
针对现有技术存在的问题，本发明一种应用于系统级封装的去耦电容放置方法，通过优化系统级封装的互联方式，为去耦电容提供放置空间，最终优化系统的信号完整性性能。
一种应用于系统级封装的去耦电容放置方法，具体为：
步骤一，根据总体的走线需求，预置基底Sub1和Sub2；
步骤二，将最底层chip1翻转，舍弃原用的金线互联方式，采用扇出式（fan out）互联方式，如图2，充分利用最下层基底（Sub1）空间；由于另外两个chip不具有扇出互联条件，仍采用金线互联方式；
步骤三，将原本的金线互联位置调整为chip2连接到Sub1，chip3连接到Sub2；这种调整首先可以空出Sub3的空间，另外金线走线更加陡峭，减少了空间的浪费；
步骤四，将原本Sub3的位置替换为环形电容，如图3，按芯片正常尺寸来讲，此电容将足够系统的去耦需要；根据需要对电容进行切割，然后通过Sub2过孔互联将切割后的电容分配到各个引脚；
步骤五，对系统进行封装，完成系统级封装的设计制作。
这种应用于系统级封装的去耦电容放置方法，首先通过优化互联方式，进一步节省了3D系统级封装的空间效率，并且由于减少了金线互联的使用，稍微提高了信号传输的质量。然后通过利用封装内的剩余空间，放置去耦电容，解决了去耦电容空间占据过大的问题，进一步提高了信号完整性。
附图说明
图1是3D系统级封装原理图与实物图；
图2是fan-out连接方式简图；
图3是专利结果截面原理图。
具体实施方式
一种应用于系统级封装的去耦电容放置方法，具体为：
步骤一，根据总体的走线需求，预置基底Sub1和Sub2；
步骤二，将最底层chip1翻转，舍弃原用的金线互联方式，采用扇出式（fan out）互联方式，如图2，充分利用最下层基底（Sub1）空间；由于另外两个chip不具有扇出互联条件，仍采用金线互联方式；
步骤三，将原本的金线互联位置调整为chip2连接到Sub1，chip3连接到Sub2；这种调整首先可以空出Sub3的空间，另外金线走线更加陡峭，减少了空间的浪费；
步骤四，将原本Sub3的位置替换为环形电容，如图3，按芯片正常尺寸来讲，此电容将足够系统的去耦需要；根据需要对电容进行切割，然后通过Sub2过孔互联将切割后的电容分配到各个引脚；
步骤五，对系统进行封装，完成系统级封装的设计制作。

Claims (1)

1.一种应用于系统级封装的去耦电容放置方法，其特征在于：具体为：
步骤一：采用堆叠技术制作所有Sub层，同时考虑扇出互联，金线引脚，以及内部互联进行走线设计，并且预留重新设计之后需要与去耦电容连接的sub2中的通孔；
步骤二：依次放置chip1，2，3，其中chip1采用倒置放置，对chip1与Sub层之间采用bump互联并对chip2，3同Sub之间采用金线互连；
步骤三：在空置出的顶层sub3层位置制作环形电容，按需要切割电容后占据原sub3的环形空位，并形成与sub2之间的连接关系；
步骤四：进行系统级封装，完成制作。
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