CN116127905B - 用于设计基板的方法、基板及晶圆级芯粒集成结构 - Google Patents

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Abstract

本发明涉及一种用于设计基板的方法、基板及晶圆级芯粒集成结构，所述基板包括依次堆叠的第一焊盘组、互联层和第二焊盘组；芯粒贴装于芯粒焊盘上，所述芯粒焊盘用于键合至所述第二焊盘组，以使所述芯粒、所述芯粒焊盘和所述基板构成晶圆级芯粒集成结构；PCB焊盘的两面分别用于键合PCB板和所述第一焊盘组，以使所述PCB板、所述PCB焊盘和所述晶圆级芯粒集成结构构成目标交换系统。芯粒通过互联层内部三维布线作为和PCB板之间的信号传输过渡，避免了芯粒和PCB板之间直接信号传输，也就避免了芯粒和PCB板之间因尺寸不匹配或者热膨胀系数等原因造成的信号传输迟延，从而提升信号传输性能。

Description

用于设计基板的方法、基板及晶圆级芯粒集成结构
技术领域
本发明涉及芯片设计领域，特别是涉及用于设计基板的方法、基板及晶圆级芯粒集成结构。
背景技术
现阶段一方面随着芯片制造工艺越来越逼近物理极限，摩尔定律逐渐失效，依靠更先进的工艺来提升芯片性能将变得越来越困难，硬件功能的扩展不断受到挑战，另一方面超大规模计算中心和人工智能设计对芯片的运算效能和数据传输要求不断地提高。
解决上述矛盾的一个重要方式就是进一步对芯片进行集成化，但是现阶段存在如下几个问题，对芯片的进一步集成化产生了制约：
1.无法在最先进节点实现模拟电路或射频电路，芯片系统中仅有一部分需要或者可以从先进节点受益，而全系统采用先进节点费用过于昂贵；
2.SerDes、DDR或PCIe等网络互连协议暂时不可用；
3.大面积单片集成成本过高；
4.单片集成无法得到足够大的内存；
5.芯片接口和PCB板接口之间存在较大的尺寸、热膨胀系数等参数差距，影响芯粒与PCB板之间的信号传输。
发明内容
基于此，有必要针对如何获得更高集成度的芯片，乃至晶圆级芯粒的问题，提供一种用于设计基板的方法、基板及晶圆级芯粒集成结构。
用于设计基板的方法，
所述基板包括依次堆叠的第一焊盘组、互联层和第二焊盘组；
芯粒贴装于芯粒焊盘上，所述芯粒焊盘用于键合至所述第二焊盘组，以使所述芯粒、所述芯粒焊盘和所述基板构成晶圆级芯粒集成结构；
PCB焊盘的两面分别用于键合PCB板和所述第一焊盘组，以使所述PCB板、所述PCB焊盘和所述晶圆级芯粒集成结构构成目标交换系统；
所述方法包括：
确定所述目标交换系统的芯粒布局约束参数；
根据所述芯粒布局约束参数确定所述目标交换系统的交换网络逻辑拓扑结构；
根据所述芯粒布局约束参数和所述交换网络逻辑拓扑结构确定所述晶圆级芯粒集成结构的芯粒布局；
根据所述芯粒布局确定所述第二焊盘组的第二焊盘布局；
根据目标交换系统的PCB焊盘约束参数确定所述第一焊盘组的第一焊盘布局；以及
根据所述第一焊盘布局、所述第二焊盘布局和所述交换网络逻辑拓扑结构确定所述互联层的逻辑分区以及三维互连布线方式。
本发明所述芯粒布局约束参数包括所述互联层的尺寸参数、所述第二焊盘组的尺寸参数、所述芯粒的尺寸参数、所述芯粒的对内交换速率、所述芯粒的对外交换速率、所述芯粒的对内互连长度和所述芯粒的对外互连长度、所述互联层内的布线层数工艺上限和所述互联层的厚度工艺上限。
本发明根据所述芯粒布局约束参数确定所述目标交换系统的交换网络逻辑拓扑结构包括：
确定目标交换系统的跳数、延时和带宽需求；
根据所述芯粒布局约束参数和所述目标交换系统的跳数、延时和带宽需求确定所述交换网络逻辑拓扑结构的维度以及各维度对应的芯粒数量。
本发明若所述芯粒为异质异构芯粒，则所述芯粒布局约束参数还包括所述芯粒的对内交换容量和对外交换容量。
本发明所述PCB焊盘约束参数包括电磁性能仿真结果和应力性能仿真结果。
本发明所述互联层内信号线和屏蔽线之间间距，以及所述信号线和所述屏蔽线在所述互联层内占据的布线层数，均基于所述电磁性能仿真结果确定。
本发明所述互联层内至少部分电源电压管脚合并，和/或至少部分地线管脚合并。
本发明所述互联层内的布线采用同层绕线的方式对障碍物进行避让。
基板，由用于设计基板的方法设计得到。
晶圆级芯粒集成结构，包括基板、键合至所述第二焊盘组上的芯粒焊盘以及贴装于所述芯粒焊盘上的芯粒。
本发明的有益效果包括下述至少一个：
1、基于基板的物理拓扑，确定第一焊盘组的第一焊盘布局和第二焊盘组的第二焊盘布局，并通过判断各逻辑分区应该位于互联层中的层级位置，建立起互联层中的三维互连布线，实现满足晶圆级芯粒集成结构要求的基板设计。
2、在基板加工工艺约束带来的互连线长度、金属线宽度等参数限制下，可实现不同规模晶圆级的目标交换系统，提升了目标交换系统的规模扩展能力。
3、可利用现有半导体制造及封装技术，实现晶圆级芯粒集成，在基板上根据特定的逻辑拓扑实现芯粒的灵活集成，形成的晶上系统可应用于人工智能、智能计算、晶上网络交换等领域。
4、芯粒通过互联层内部三维布线作为和PCB板之间的信号传输过渡，避免了芯粒和PCB板之间直接信号传输，也就避免了芯粒和PCB板之间因尺寸不匹配或者热膨胀系数等原因造成的信号传输迟延，从而提升信号传输性能。
附图说明
图1为本发明实施例的晶圆级芯粒集成结构的平面结构示意图；
图2为图1中第一焊盘组在其中一个芯粒正下方的部分对应的局部平面示意图；
图3为本发明实施例的用于设计基板的方法的流程图；
图4为本发明实施例的第二焊盘组的平面结构示意图；
图5为本发明实施例互联层内部其中一层布线中地线管脚的布线方式示意图；
图6为本发明实施例互联层内部其中一层布线中电源电压管脚的布线方式示意图；
图7为本发明实施例互联层内部其中一层布线中高速信号管脚的排布方式示意图；
图8为本发明另一实施例中互联层内布线结构示意图；
图9为图8对应的电源电压管脚排布结构示意图；
图10为本发明另一实施例中互联层内布线结构示意图；
图11为图10对应的电源电压管脚排布结构示意图；
图12为本发明另一实施例中互联层内布线结构示意图；
图13为图12对应的电源电压管脚排布结构示意图。
附图标记：
1、基板；2、芯粒；3、对内互连线；4、对外互连线；5、第一焊盘；6、第二焊盘；7、互联层；8、地线管脚；9、地线管脚连线；10、电源电压管脚；11、电源电压管脚连线；12、高速信号管脚；13、其他类型管脚；14、过孔；15、TSV；16、电源电压管脚并线区域。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
实施例：
参见图1-图2，本实施例的目的是为了获得一种目标交换系统，该目标交换系统包括PCB板、PCB焊盘和晶圆级芯粒集成结构，晶圆级芯粒集成结构包括芯粒2、芯粒焊盘和基板1，基板1包括依次堆叠的第一焊盘组、互联层7和第二焊盘组。其中PCB板即系统配置板。
芯粒2数量与芯粒焊盘数量相同，芯粒2贴装在对应的芯粒焊盘上。第二焊盘组包括多个第二焊盘6，第二焊盘6在互联层7上的排布方式即第二焊盘组的第二焊盘布局。第二焊盘6的数量与芯粒焊盘数量保持一致，芯粒焊盘背离芯粒2的一面键合至对应的第二焊盘6上。待所有芯粒焊盘都键合完成后，芯粒2、芯粒焊盘和基板1也就构成了晶圆级芯粒集成结构。
第一焊盘组包括多个第一焊盘5，第一焊盘5在互联层7上的排布方式即第一焊盘组的第一焊盘布局。PCB焊盘的数量与第一焊盘5的数量保持一致，PCB焊盘的一面键合至PCB板，另一面键合至对应的第一焊盘5。待所有PCB焊盘的两面均键合完成后，PCB板、PCB焊盘和晶圆级芯粒集成结构就构成了目标交换系统。芯粒2依次通过芯粒焊盘、基板1、PCB焊盘实现与PCB板之间的信号互传。
基板1是芯粒2和PCB板之间信号传输的重要中介，基板1内部结构的设计对芯粒2和PCB板之间信号传输质量至关重要，同时基板1还是不同芯粒2之间信号传输的重要中介。基于此，参见图3，本实施例提供了用于设计基板1的方法，该方法是基于目标交换系统的性能参数倒推设计基板1内部结构，因此利用该方法设计得到的基板1，最终组装得到的目标交换系统能够达到目标性能参数。
参见图3，该用于设计基板1的方法具体包括如下步骤：
步骤S1：确定目标交换系统的芯粒布局约束参数，本实施例中芯粒布局约束参数至少包括互联层7的尺寸参数、第二焊盘组的尺寸参数、芯粒2的尺寸参数、芯粒2的对内交换速率、芯粒2的对外交换速率、对内互连线3（相邻的芯粒2通过对内互连线3进行信号传输）长度、对外互连线4（芯粒2和互联层7通过对外互连线4进行信号传输）长度、互联层7内的布线层数工艺上限、互联层7的厚度工艺上限；
基于实际基板1的结构要求，对内互连线3长度远大于对外互连线4长度；
其中，芯粒2的对内交换速率为相邻两个芯粒2之间的信号传输速率，也就是对内互连线3中的信号传输速率，芯粒2的对外交换速率为PCB板和芯粒2之间的信号传输速率，也就是对外互连线4中的信号传输速率，芯粒2的对内交换速率和芯粒2的对外交换速率均为人为依据实际需要进行设定的数值，以满足目标交换系统的信号传输速率需求；
互联层7的尺寸参数、第二焊盘组的尺寸参数、芯粒2的尺寸参数也均为人为选择的数值；
互联层7内的布线层数工艺上限和互联层7的厚度工艺上限均为进行微纳加工平台设备自身的限制参数；
如果芯粒2为异质异构芯粒，则芯粒布局约束参数还包括芯粒2的对内交换容量和芯粒2的对外交换容量，并且基于晶圆光罩周期性重复工艺约束，芯粒焊盘需要结合转接板构成标准件后，才能够进行后续步骤。
步骤S2：根据芯粒布局约束参数确定目标交换系统的交换网络逻辑拓扑结构，交换网络逻辑拓扑结构的维度数量以及各维度对应的芯粒2数量如果确定，那么交换网络逻辑拓扑结构也就确定了，通过芯粒布局约束参数确定交换网络逻辑拓扑结构，确保了最终交换网络逻辑拓扑结构理论上能够在基板1上进行实现；
交换网络逻辑拓扑结构除了要基于芯粒布局约束参数进行构建之外，还可以额外考虑目标交换系统的跳数、延时和带宽需求等因素的影响，以确保最终交换网络逻辑拓扑结构能够满足目标交换系统的实际设计要求。
步骤S3：根据芯粒布局约束参数和交换网络逻辑拓扑结构确定晶圆级芯粒集成结构的芯粒布局，从而确保芯粒布局能够实现和满足交换网络逻辑拓扑结构的信号传输要求以及物理拓扑限制；
芯粒布局在设计和确定过程中，需要综合考虑芯粒2的对内交换速率和对外交换速率限制，以及互联层7的尺寸参数对芯粒2的数量及分布限制。
步骤S4：根据芯粒布局确定第二焊盘组的第二焊盘布局；
第二焊盘6和芯粒2为一一对应的关系，芯粒2沿互联层7的垂线方向投影至对应的第二焊盘6，故而当芯粒布局，即芯粒2的排布方式确定之后，对应的第二焊盘6在互联层7上的布局方式，即第二焊盘布局也就相应确定了；
待第二焊盘布局确定后，互联层7上表面的管脚布局也就确定；
其中，如果芯粒2为同质同构芯粒，则芯粒2可以通过芯粒焊盘直接贴装至第二焊盘6上，如果芯粒2为异质异构芯粒，则芯粒焊盘需要通过转接板键合至第二焊盘6上；
参见图4，其展示的是本实施例中第二焊盘6对应的第二焊盘布局。
步骤S5：根据目标交换系统的PCB焊盘约束参数确定第一焊盘组的第一焊盘布局，可以理解的是，第一焊盘布局确定后，互联层7下表面的管脚布局也就相应确定了；
其中，PCB焊盘约束参数包括电磁性能仿真结果和应力性能仿真结果；
具体的，电磁性能仿真结果是在不同的第一焊盘布局下得到的目标交换系统的特征阻抗、传播常数、串扰等参数的仿真结果，应力性能仿真结果是在不同的第一焊盘布局下得到的目标交换系统的应力分析结果；
选择较好的电磁性能仿真结果对应的第一焊盘布局，尽可能确保第一焊盘5的排布方式满足芯粒2之间，以及芯粒2和PCB板之间的信号传输要求；选择较好的应力性能仿真结果对应的第一焊盘布局，减少因第一焊盘5的排布方式错误导致第一焊盘组键合至互联层7后目标交换系统因应力不均发生破裂情况的发生；综合考虑不同第一焊盘布局下的电磁性能仿真结果和应力性能仿真结果，以最终确定使用何种第一焊盘布局；
参见图2，其展示的是在本实施例中第一焊盘组中部分第一焊盘5的布局方式；
如果最终选择的第一焊盘布局仍然无法完全满足需求，可以进一步在第一焊盘组的下方设置重布线层，以重新计算电磁性能仿真结果和应力性能仿真结果。
步骤S6：根据第一焊盘布局、第二焊盘布局和交换网络逻辑拓扑结构确定互联层7的逻辑分区以及三维互连布线方式。互联层7内部具有不同布线，每一层布线包括多个管脚和多种线路，不同层的管脚之间可以通过过孔14实现信号传输，所有管脚和线路在互联层7内的排布方式即三维互连布线方式，由不同的管脚和线路配合形成各个逻辑分区；
其中第二焊盘布局确定了互联层7上表面的管脚布局，第一焊盘布局确定了互联层7下表面的管脚布局，互联层7上表面的管脚和下表面的管脚通过互联层7内的管脚实现信号连接，并以此实现芯粒2和PCB板之间的信号互传，以及相邻芯粒2之间的信号互传。
参见图5，其为本实施例互联层7内部其中一层布线中地线管脚8的连接方式示意图，同一层布线中不同的地线管脚8之间通过地线管脚连线9实现连接。
参见图6，其为本实施例互联层7内部其中一层布线中核心的电源电压管脚10的连接方式示意图，同一层布线中不同的电源电压管脚10之间通过电源电压管脚连线11实现连接。
参见图7，其为本实施例互联层7内部其中一层布线中高速信号管脚12的排布方式示意图。
每一层布线在进行管脚位置设计的过程中，可能会碰到障碍物，此时可以对管脚进行弯曲，使得管脚在其所处布线层内部进行弯曲，即采用同层绕线的方式对障碍物进行避让，以此实现该管脚在同层布线中的信号传输，如果该障碍物为金属线，就可以有效减少短路情况的发生。相应的，该管脚也就不需要通过过孔14配合其他布线层的管脚实现信号传输，从而减少过孔14的使用，从而提升基板1内各处电阻和电容的均一性。
互联层7内一部分布线为信号线和屏蔽线，信号线和屏蔽线之间的间距，以及信号线和屏蔽线占据的布线层数，需要基于选择的电磁性能仿真结果进行确定；同时互联层7的边缘还需要预留一部分进行对内互连以及对外互连的信号线和屏蔽线；
优选的，针对具有上下关系的相邻两层布线而言，位于上层布线中的多个管脚可以进行平移，或者改变尺寸，或者通过连线，从而通过过孔14与位于下层布线中的同一个管脚实现电信号连接，即位于下层布线中的管脚进行了合并，以此减少位于下层布线中的管脚数量，从而更好地对bump进行避让。当然下层布线中的单个管脚也可以通过平移或者改变尺寸的方式与上层布线中的多个管脚通过过孔14分别电连接，同样能够实现下层布线中的管脚合并。也就是说，可以仅通过改变上层布线中的管脚，或者仅通过改变下层布线中的管脚，又或者同时改变上层布线和下层布线中的管脚，都能实现下层布线中的管脚合并。
例如，下层布线中的一部分电源电压管脚10合并，使得下层布线中电源电压管脚10数量少于上层布线中电源电压管脚10数量，下层布线中一部分电源电压管脚10会与上层布线中至少两个电源电压管脚10通过过孔14连接，下层布线中的一部分地线管脚8合并，使得下层布线中地线管脚8数量少于上层布线中地线管脚8数量，下层布线中一部分地线管脚8会与上层布线中至少两个地线管脚8通过过孔14连接。
参见图8-图9，其展示的是在一其他具体实施例中电源电压管脚10的并线方式。不同布线层中其他类型管脚13通过过孔14连接，最底部设置TSV15，而位于互联层7中间的电源电压管脚10的尺寸增加，使得互联层7底部的电源电压管脚10数量减少。发生并线的电源电压管脚10位于电源电压管脚并线区域16内。
参见图10-图11.其展示的是在另一其他具体实施例中电源电压管脚10的并线结构和并线方式。
参见图12-图13，其展示的是在另一其他具体实施例中电源电压管脚10以及地线管脚8的并线结构和并线方式。
通过管脚合并，使得基板1底部的管脚数量降低，相应的单个芯粒2对应的第一焊盘5尺寸也可以获得增大，从而更好满足对芯粒2的供电需求。针对核心的电源电压管脚10，采用总线的方式进行核心电压网络搭建，地线管脚8也可以采用总线的方式进行地网络的搭建。
PCB板上的接口尺寸和芯粒2尺寸并不能很好匹配，即芯粒焊盘和PCB焊盘难以直接进行键合，且由于PCB板的热膨胀系数和芯粒2相差较大，因此现有技术中芯粒2直接设置在PCB板上，芯粒2和PCB板之间的信号传输速率就会很差。与之相对的，由于本实施例中芯粒2并非直接与PCB板实现信号互连，而是通过基板1作为信号传输的过渡媒介，也就是通过互联层7内部三维布线方式同时满足了芯粒2和PCB板的接口尺寸需求，提升了芯粒2和PCB板之间的信号传输要求，进而获得目标交换系统。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.用于设计基板的方法，其特征在于，
所述基板包括依次堆叠的第一焊盘组、互联层和第二焊盘组；
芯粒贴装于芯粒焊盘上，所述芯粒焊盘用于键合至所述第二焊盘组，以使所述芯粒、所述芯粒焊盘和所述基板构成晶圆级芯粒集成结构；
PCB焊盘的两面分别用于键合PCB板和所述第一焊盘组，以使所述PCB板、所述PCB焊盘和所述晶圆级芯粒集成结构构成目标交换系统；
所述方法包括：
确定所述目标交换系统的芯粒布局约束参数；
根据所述芯粒布局约束参数确定所述目标交换系统的交换网络逻辑拓扑结构；
根据所述芯粒布局约束参数和所述交换网络逻辑拓扑结构确定所述晶圆级芯粒集成结构的芯粒布局；
根据所述芯粒布局确定所述第二焊盘组的第二焊盘布局；
根据目标交换系统的PCB焊盘约束参数确定所述第一焊盘组的第一焊盘布局；以及
根据所述第一焊盘布局、所述第二焊盘布局和所述交换网络逻辑拓扑结构确定所述互联层的逻辑分区以及三维互连布线方式；
所述芯粒布局约束参数包括所述互联层的尺寸参数、所述第二焊盘组的尺寸参数、所述芯粒的尺寸参数、所述芯粒的对内交换速率、所述芯粒的对外交换速率、所述芯粒的对内互连线长度、所述芯粒的对外互连线长度、所述互联层内的布线层数工艺上限和所述互联层的厚度工艺上限，所述对内互连线用于供相邻的芯粒进行信号传输，所述对外互连线用于供芯粒和互联层进行信号传输；
对内互连线长度大于对外互连线长度。
2.根据权利要求1所述的用于设计基板的方法，其特征在于，根据所述芯粒布局约束参数确定所述目标交换系统的交换网络逻辑拓扑结构包括：
确定目标交换系统的跳数、延时和带宽需求；
根据所述芯粒布局约束参数和所述目标交换系统的跳数、延时和带宽需求确定所述交换网络逻辑拓扑结构的维度以及各维度对应的芯粒数量。
3.根据权利要求1所述的用于设计基板的方法，其特征在于，若所述芯粒为异质异构芯粒，则所述芯粒布局约束参数还包括所述芯粒的对内交换容量和对外交换容量。
4.根据权利要求1所述的用于设计基板的方法，其特征在于，所述PCB焊盘约束参数包括电磁性能仿真结果和应力性能仿真结果。
5.根据权利要求4所述的用于设计基板的方法，其特征在于，所述互联层内信号线和屏蔽线之间间距，以及所述信号线和所述屏蔽线在所述互联层内占据的布线层数，均基于所述电磁性能仿真结果确定。
6.根据权利要求1所述的用于设计基板的方法，其特征在于，所述互联层内至少部分电源电压管脚合并，和/或至少部分地线管脚合并。
7.根据权利要求1所述的用于设计基板的方法，其特征在于，所述互联层内的布线采用同层绕线的方式对障碍物进行避让。
8.一种基板，其特征在于，由如权利要求1-权利要求7任一权利要求所述的用于设计基板的方法设计得到。
9.一种晶圆级芯粒集成结构，其特征在于，包括如权利要求8所述的基板、键合至所述第二焊盘组上的芯粒焊盘以及贴装于所述芯粒焊盘上的芯粒。
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