CN111354718B - 含多芯片封装结构的芯片排列布线方法、装置及电子设备 - Google Patents

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Abstract

本发明公开了一种含多芯片封装结构的芯片排列布线方法、装置及电子设备，该方法包括：获取待封装的每颗芯片的关键信号引脚的位置信息以及关键信号引脚之间的导电互连信息；根据位置信息和导电互连信息对多颗芯片进行排布，使封装结构内各芯片的关键信号引脚之间的导电互连距离的总值最小。通过施行该方法，能够使各芯片之间需要导电互连的关键信号引脚之间的总的互连导线最短，也即，能够使封装结构内芯片之间传输的关键信号的损耗最小，使封装结构能够满足高性能封装的要求。

Description

含多芯片封装结构的芯片排列布线方法、装置及电子设备
技术领域
本发明涉及半导体集成电路封装技术领域，尤其涉及到一种含多芯片封装结构的芯片排列布线方法、装置及电子设备。
背景技术
随着电子装置设备的集成度越来越高，市场也日益需求体积小、密度高、封装薄的微电子产品，在对于多芯片的系统集成封装结构进行设计时，目前也都着眼于封装结构的表面积的最小化集成设计。经过表面积最小化集成设计得到的封装结构确实能够满足市场对小体积微电子产品的需求，但是由于此种设计模式下的首要考虑因素为封装结构的尺寸，而非其中的每一个芯片的功能以及各种功能的芯片之间的互连关系，因此在很多情形下，表面积最小化集成设计得到的封装结构中的芯片之间的互连距离较长，从而导致用以实现芯片互连的互连线较长，而由于互连线越长，该互连线中传递的信号的损耗也就越大，因此，现有经过表面积最小化集成设计得到的封装结构的性能往往较差，不能满足对高性能封装结构的要求。
发明内容
有鉴于此，本发明实施例提供了一种含多芯片封装结构的芯片排列布线方法、装置及电子设备，以解决现有经过表面积最小化集成设计得到的封装结构的性能往往较差，不能满足对高性能封装结构的要求的问题。
根据第一方面，本发明实施例提供了一种含多芯片封装结构的芯片排列布线方法，包括如下步骤：获取待封装的每颗芯片的关键信号引脚的位置信息以及关键信号引脚之间的导电互连信息；根据位置信息和导电互连信息对多颗芯片进行排布，使封装结构内各芯片的关键信号引脚之间的导电互连距离的总值最小。
通过将封装结构内的各个芯片的关键信号引脚的位置信息以及关键信息引脚之间的互连信息作为芯片排布时的主要依据，对封装结构内的芯片进行排布，使各个芯片之间需要互连的关键信号引脚之间的互连距离的总值最小，从而实现关键信号引脚之间连接线的总长度最短，也即，能够使封装结构内芯片之间传输的关键信号的损耗最小，使封装结构能够满足高性能封装结构的要求。
可选地，当关键信号引脚之间的导电互连距离的总值最小时对应多个布局图型时，将对应的封装结构的横截面积最小的布局图型作为多颗芯片的排布结果。
通过在关键信号引脚之间的最短互连的芯片排布图形具有多种选择时候，将对应的封装结构的横截面积最小的芯片排布结果作为封装结构的芯片排布结果，能够在保证封装结构能够满足高性能封装要求的同时，使封装结构的体积也较小。
可选地，含多芯片封装结构的芯片排列布线方法还包括：获取待封装的每颗芯片的尺寸信息；根据各芯片的尺寸信息获取封装结构的当前横截面积；当当前横截面积超过预设面积阈值时，根据尺寸信息对多颗芯片的排布结果进行调整，以减小封装结构的横截面积。
通过获取待封装的每颗芯片的尺寸信息，进而得到封装结构的当前横截面积，当当前的横截面积大于预设面积阈值时，调整多颗芯片的排布结果，可以使得在保证封装结构能够满足高性能封装要求的同时，使封装结构的体积也较小。
可选地，根据尺寸信息对多颗芯片的排布结果进行调整，包括：以尺寸最大的芯片为基准，将其他尺寸较小的芯片旋转90或180度，和/或，将离封装结构的边缘最近的芯片按照朝向封装结构中心的方向平移。
通过在根据引脚信息实现对封装结构内的芯片最短互连距离的排布后，将其他尺寸较小的芯片旋转90或180度，和/或，将离封装结构的边缘最近的芯片按照朝向封装结构中心的方向平移，对排布后的芯片进行微调，进一步减小封装结构的横截面积的大小，且由于仅是微调，因此，导致的芯片之间的互连距离的增加量也较为微小，也即对封装结构的性能的影响也较为微小。
可选地，根据位置信息和导电互连信息对多颗芯片进行排布，使封装结构内所有芯片的关键信号引脚之间的导电互连距离的总值最小的步骤，包括：根据位置信息和导电互连信息确定需要互连的第一关键信号引脚和第二关键信号引脚分别所在的第一芯片和第二芯片，并确定第一芯片中与第一关键引脚距离最近的第一边缘以及第二芯片中与第二关键信号引脚距离最近的第二边缘；排布第一芯片和第二芯片，使第一边缘和第二边缘相邻。
可选地，关键信号引脚为用以传输高频信号的引脚。
根据第二方面，本发明实施例提供了一种含多芯片封装结构的芯片排列布线装置，包括：信息获取模块，用于获取待封装的每颗芯片的关键信号引脚的位置信息以及关键信号引脚之间的导电互连信息；芯片排布模块，用于根据位置信息和导电互连信息对多颗芯片进行排布，使封装结构内各芯片的关键信号引脚之间的导电互连距离的总值最小。
可选地，含多芯片封装结构的芯片排列布线装置还包括：第二获取模块，用于获取待封装的每颗芯片的尺寸信息；第三获取模块，用于根据各芯片的尺寸信息获取封装结构的当前面积；排布调整模块，用于当当前面积超过预设面积阈值时，根据尺寸信息对多颗芯片的排布结果进行调整，以减小封装结构的横截面积。
根据第三方面，本发明实施例提供了一种电子设备，包括：存储器和处理器，存储器和处理器之间互相通信连接，存储器中存储有计算机指令，处理器通过执行计算机指令，从而执行第一方面或第一方面任意实施方式中的含多芯片封装结构的芯片排列布线方法。
根据第四方面，本发明实施例提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机指令，计算机指令用于使计算机执行第一方面或第一方面任意实施方式中的含多芯片封装结构的芯片排列布线方法。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1提供的一种含多芯片封装结构的芯片排列布线方法的一种方法流程图；
图2A为本发明实施例1提供的一种封装结构内的芯片的引脚信息示意图；
图2B为图2A中的封装结构内的芯片经过排布后的位置关系示意图；
图3A为本发明实施例1提供的另一种封装结构内的芯片的引脚信息示意图；
图3B为图3A中的封装结构内的芯片经过排布后的位置关系示意图；
图4为本发明实施例1提供的一种含多芯片封装结构的芯片排列布线方法的另一种方法流程图；
图5为本发明实施例2提供的一种含多芯片封装结构的芯片排布布线装置的原理框图；
图6为本发明实施例提供的一种电子设备的硬件结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
图1示出了本发明实施例的含多芯片封装结构的芯片排列布线方法的流程图，如图1所示，该方法可以包括如下步骤：
S101：获取待封装的每颗芯片的关键信号引脚的位置信息以及关键信号引脚之间的导电互连信息。
在本发明实施例中，是通过电子设备(例如计算机)实现含多芯片封装结构的芯片排列布线方法的，对于多芯片封装结构的芯片排布结果是一种模型，在实现多芯片的封装时，是根据多芯片封装结构的芯片排布结果模型将各芯片进行具体的排布之后再进行封装的。多个芯片为排布于封装结构内的同一平面上的芯片。具体地，以封装结构内的芯片为如图2A所示的4个芯片为例，则图2A中的芯片1～芯片4排布于封装结构内的同一平面上。
在本发明实施例中，关键信号引脚为用以传输高频信号的引脚，关键信号引脚的位置信息一般通过关键信号引脚的引脚号来表示。具体地，仍以封装结构为图2A所示的结构为例，则需要获取芯片1的关键信号引脚的位置信息(以芯片1的关键信号引脚包括引脚1-a和引脚1-b为例)，芯片2的关键信号引脚的位置信息(以芯片2的关键信号引脚包括引脚2-a和引脚2-b为例)，芯片3的关键信号引脚的位置信息(以芯片3的关键信号引脚包括引脚3-a和引脚3-b为例)和芯片4的关键信号引脚的位置信息(以芯片4的关键信号引脚包括引脚4-a和引脚4-b为例)，并获取芯片1～芯片4的关键信号引脚之间的互连信息，具体地，引脚1-a和引脚4-a相连接，引脚1-b和引脚2-a相连接，引脚2-b和引脚3-a相连接，引脚3-b和引脚4-b相连接(图2A中示出了表面最小化集成设计得到的芯片1～芯片4的排布结果)。
S102：根据位置信息和导电互连信息对多颗芯片进行排布，使封装结构内各芯片的关键信号引脚之间的导电互连距离的总值最小。
在本发明实施例中，可以通过以下步骤实现封装结构中任意两个需要互连的芯片的排布，从而在多次重复执行以下步骤完成封装结构中的多个芯片的排布，以使关键信号引脚之间的互连距离的总值最小，也即实现步骤S102：
步骤A：根据位置信息和互连信息确定两个需要互连的第一关键信号引脚和第二关键信号引脚分别所在的第一芯片和第二芯片，并获取第一芯片中与第一关键引脚距离最近的第一边缘以及第二芯片中与第二关键信号引脚距离最近的第二边缘。
具体地，以第一关键信号引脚为图2A中的引脚1-a、第二关键信号引脚为图2中的引脚4-a为例，芯片1中与引脚1-a距离最近的边缘为边缘1-Ⅰ，芯片4中距离最近的边缘为边缘4-Ⅰ。
步骤B：排布第一芯片和第二芯片，使第一边缘和第二边缘相邻。
具体地，沿用上例，则排布芯片1和芯片4，以使芯片1中的边缘1-Ⅰ和芯片4中的边缘4-Ⅰ相邻；同样地，使芯片1的边缘1-Ⅱ(芯片1中与引脚1-b距离最近的边缘)和芯片1的边缘2-Ⅰ(芯片2中与引脚2-a距离最近的边缘)相邻，使芯片2的边缘2-Ⅱ(芯片2中与引脚2-b距离最近的边缘)与芯片3的边缘3-Ⅰ(芯片3中与引脚3-a距离最近的边缘)相邻，使芯片3中的边缘3-Ⅱ与芯片4中的边缘4-Ⅱ相邻，经过上述排布后，芯片1～芯片4之间的位置关系如图2B所示。
在本发明实施例中，需要说明的是，上述芯片1～芯片4的具体排布方式仅为方便本领域技术人员理解本发明的技术方案所举的一种具体示例，本领域技术人员应当可以理解，执行上述相邻排布的目的仍是为了减小关键信号引脚之间的互连距离，也即，上述相邻排布并非仅仅是相邻即可，而是使相邻两边缘对应的关键信号引脚(如引脚1-a和引脚4-a)之间的互连距离尽可能小(使对应的引脚尽之间的互连线尽可能垂直与芯片边缘)。
此外，通过上述相邻排布的最终结果是实现对封装结构中所有芯片的排布，而非使所有需要互连的关键信号引脚对应的两个边缘均相邻，具体地，若上述芯片1中还存在一个关键信号引脚1-c，芯片4中还存在一个关键信号引脚4-c，且若芯片1中与引脚1-c距离最近的边缘1-Ⅲ为与边缘1-Ⅰ不同的边缘，或者芯片4中与引脚4-c距离最近的边缘4-Ⅲ为与边缘4-Ⅰ不同的边缘，或者芯片1中与引脚1-c距离最近的边缘1-Ⅲ为与边缘1-Ⅰ不同的边缘且片4中与引脚4-c距离最近的边缘4-Ⅲ为与边缘4-Ⅰ不同的边缘时，则并非使引脚1-a和引脚4-a对应的两个边缘相邻且使引脚1-c和引脚4-c对应的两个边缘相邻(也不可能实现)，而是，根据使引脚1-a和引脚4-a对应的两个边缘相邻实现对芯片1和芯片4的对应排布，或者根据使引脚1-c和引脚4-c对应的两个边缘相邻实现对芯片1和芯片4的对应排布即可，具体地，采用上述两种排布方式的哪一种，可以根据哪一种排布方式下所有关键信号引脚之间的互连距离的总值更小决定。
在本发明实施例中，通过将封装结构内的各个芯片的关键信号引脚的位置信息以及关键信息引脚之间的互连信息作为芯片排布时的主要依据，对封装结构内的芯片进行排布，使各个芯片之间需要互连的关键信号引脚之间的互连距离的总值最小，从而实现关键信号引脚之间连接线的总长度最短，也即，能够使封装结构内芯片之间传输的关键信号的损耗最小，使封装结构能够满足高性能电子器件的要求。
作为本实施例的一种可选实施方式，当关键信号引脚之间的导电互连距离的总值最小时对应多个布局图型时，将对应的封装结构的横截面积最小的布局图型作为多颗芯片的排布结果。
具体地，封装结构的横截面与多颗芯片排布后的平面属于同一平面。布局图型对应的封装结构的横截面积为多颗芯片排布后的布局图型对应的面积。若封装结构中各个芯片的关键信号引脚的位置信息和关键信号引脚之间的互连信息为如图3A所示的情形时(芯片1中包括关键信号引脚1-RF1和1-RF2，芯片2中包括关键信号引脚2-RF3和3-RF4，芯片3中包括关键信号引脚3-RF1、3-RF2和3-RF4，芯片4中包括关键信号引脚4-RF3，且引脚1-RF1和引脚3-RF1需要互连，引脚1-RF2和引脚3-RF2需要互连，引脚2-RF4和引脚3-RF4需要互连，引脚2-RF3和引脚4-RF3需要互连；图3A中芯片1～芯片4为采用表面最小化集成设计时芯片1～芯片4之间的排布方式)，且使与引脚1-RF1和引脚3-RF1对应的两个边缘(芯片1中与引脚1-RF1距离最近的边缘，以及芯片3中与引脚3-RF1距离最近的边缘)相邻时各个关键引脚之间的互连距离的总值，以及使与引脚1-RF2和引脚3-RF2对应的两个边缘(芯片1中与引脚1-RF2距离最近的边缘，以及芯片3中与引脚3-RF2距离最近的边缘)相邻时各个关键引脚之间的互连距离的总值均能够出现最小值时，则将上述两种排布方式下对应的封装结构的横截面积最小的芯片排布结果作为封装结构的芯片排布结果(图3B示出了封装结构的芯片排布结果，此时引脚1-RF2和引脚3-RF2对应的两个边缘相邻)。
在本发明实施例中，当关键信号引脚之间的总互连长度最短时的芯片排布图型是多种情形时，将对应的封装结构的横截面积最小的芯片排布图型作为封装结构的芯片排布最终结果，保证封装结构能够满足高性能封装要求的同时，使封装结构的体积也较小。
作为本实施例的一种可选实施方式，如图4所示，本发明实施例中的封装结构内的芯片排布方法还可以包括如下步骤：
步骤S103：获取待封装的每颗芯片的尺寸信息。
具体地，待封装的每颗芯片的尺寸信息包括芯片的长、宽、高信息。
步骤S104：根据各芯片的尺寸信息获取封装结构的当前横截面积。
具体地，在多芯片形成布局图型之后，各芯片的位置以及结构关系已经确定，在此基础上，根据各芯片的尺寸信息可以计算得到封装结构当前的横截面积。
步骤S105：当当前横截面积超过预设面积阈值时，根据尺寸信息对多颗芯片的排布结果进行调整，以减小封装结构的横截面积。
具体地，出于对芯片的高性能的要求，各芯片各个关键引脚之间的互连距离的总值最小为最好，但是这样，可能使得封装结构的横截面积过大，导致不能满足市场对于小微电子产品的需求。因此，在考虑各芯片各个关键引脚之间的互连距离的总值最小时，应该兼顾封装结构的横截面积的大小，使得封装结构的性能和封装的横截面积达到一个平衡。因此，当当前横截面积超过预设面积阈值时，可以根据芯片的尺寸信息对多颗芯片的排布结果进行调整，以减小封装结构的横截面积。
通过获取待封装的每颗芯片的尺寸信息，进而得到封装结构的当前横截面积，当当前的横截面积大于预设面积阈值时，调整多颗芯片的排布结果，可以使得在保证封装结构能够满足高性能封装要求的同时，使封装结构的体积也较小。
作为本实施例的一种可选实施方式，步骤S105中，根据尺寸信息对多颗芯片的排布结果进行调整，包括如下步骤：以尺寸最大的芯片为基准，将其他尺寸较小的芯片旋转90或180度，和/或，将离封装结构的边缘最近的芯片按照朝向封装结构中心的方向平移。
具体地，仍以封装结构中各个芯片的关键信号引脚的位置信息和关键信号引脚之间的互连信息为如图2A所示的情形为例，则图2B所示的封装结构的芯片排布结果即为对使关键信号引脚之间的互连距离的总值最小的芯片排布进行调整后的结果。
在本发明实施例中，通过在根据引脚信息实现对封装结构内的芯片最短互连距离的排布后，将其他尺寸较小的芯片旋转90或180度，和/或，将离封装结构的边缘最近的芯片按照朝向封装结构中心的方向平移，对排布后的芯片进行微调，进一步减小封装结构的横截面积的大小，且由于仅是微调，因此，导致的芯片之间的互连距离的增加量也较为微小，也即对封装结构的性能的影响也较为微小。
实施例2
图5示出了本发明实施例的一种含多芯片封装结构的芯片排列布线装置的原理框图，该装置可以用于实现实施例1或者其任意可选实施方式所述的封装结构内的芯片排布方法。如图5所示，该装置包括：信息获取模块10和芯片排布模块20。
信息获取模块10用于获取待封装的每颗芯片的关键信号引脚的位置信息以及关键信号引脚之间的导电互连信息。在本发明实施例中，引脚信息包括各个芯片中的关键信号引脚的位置信息以及关键信息引脚之间的互连信息，且多个芯片为排布于封装结构内的同一横截面上的芯片。详细内容可参见上述方法实施例的步骤S101的相关描述。
芯片排布模块20用于根据位置信息和导电互连信息对多颗芯片进行排布，使封装结构内各芯片的关键信号引脚之间的导电互连距离的总值最小。详细内容可参见上述方法实施例的步骤S102的相关描述。
本发明实施例提供的含多芯片封装结构的芯片排列布线装置，能够使各颗芯片之间需要互连的关键信号引脚之间总的互连距离最短，也即实现高频信号引脚之间连接线的总长度最短，这样封装结构内芯片之间传输的关键信号的损耗最小，封装结构能够满足高性能电子器件的要求。
本发明实施例还提供了一种电子设备，如图6所示，该电子设备可以包括处理器61和存储器62，其中处理器61和存储器62可以通过总线或者其他方式连接，图6中以通过总线连接为例。
处理器61可以为中央处理器(Central Processing Unit，CPU)。处理器61还可以为其他通用处理器、数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等芯片，或者上述各类芯片的组合。
存储器62作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态计算机可执行程序以及模块，如本发明实施例中的含多芯片封装结构的芯片排列布线方法对应的程序指令/模块(如图5中的信息获取模块10、和芯片排布模块20)。处理器61通过运行存储在存储器62中的非暂态软件程序、指令以及模块，从而执行处理器的各种功能应用以及数据处理，即实现上述方法实施例中的含多芯片封装结构的芯片排列布线方法。
存储器62可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储处理器61所创建的数据等。此外，存储器62可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施例中，存储器62可选包括相对于处理器61远程设置的存储器，这些远程存储器可以通过网络连接至处理器61。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
所述一个或者多个模块存储在所述存储器62中，当被所述处理器61执行时，执行如图1-图4所示实施例中的含多芯片封装结构的芯片排列布线方法。
上述电子设备具体细节可以对应参阅图1至图4所示的实施例中对应的相关描述和效果进行理解，此处不再赘述。
本领域技术人员可以理解，实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)、随机存储记忆体(Random AccessMemory，RAM)、快闪存储器(Flash Memory)、硬盘(Hard Disk Drive，缩写：HDD)或固态硬盘(Solid-State Drive，SSD)等；所述存储介质还可以包括上述种类的存储器的组合。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种含多芯片封装结构的芯片排列布线方法，其特征在于，包括如下步骤：
获取待封装的每颗芯片的关键信号引脚的位置信息以及所述关键信号引脚之间的导电互连信息；
根据所述位置信息和导电互连信息对多颗所述芯片进行排布，使所述封装结构内各所述芯片的关键信号引脚之间的导电互连距离的总值最小。
2.根据权利要求1所述的含多芯片封装结构的芯片排列布线方法，其特征在于，当所述关键信号引脚之间的导电互连距离的总值最小时对应多个布局图型时，将对应的封装结构的横截面积最小的布局图型作为多颗所述芯片的排布结果。
3.根据权利要求1所述的含多芯片封装结构的芯片排列布线方法，其特征在于，还包括：
获取待封装的每颗芯片的尺寸信息；
根据各所述芯片的尺寸信息获取所述封装结构的当前横截面积；
当所述当前横截面积超过预设面积阈值时，根据所述尺寸信息对多颗所述芯片的排布结果进行调整，以减小所述封装结构的横截面积。
4.根据权利要求3所述的含多芯片封装结构的芯片排列布线方法，其特征在于，所述根据所述尺寸信息对多颗所述 芯片的排布结果进行调整，包括：
以尺寸最大的芯片为基准，将其他尺寸较小的芯片旋转90或180度，和/或，将离所述封装结构的边缘最近的芯片按照朝向所述封装结构中心的方向平移。
5.根据权利要求1-4任一项所述的含多芯片封装结构的芯片排列布线方法，其特征在于，所述根据位置信息和导电互连信息对多颗所述芯片进行排布，使所述封装结构内所有芯片的关键信号引脚之间的导电互连距离的总值最小的步骤，包括：
根据所述位置信息和导电互连信息确定需要互连的第一关键信号引脚和第二关键信号引脚分别所在的第一芯片和第二芯片，并确定所述第一芯片中与所述第一关键信号引脚距离最近的第一边缘以及所述第二芯片中与所述第二关键信号引脚距离最近的第二边缘；
排布所述第一芯片和所述第二芯片，使所述第一边缘和所述第二边缘相邻。
6.根据权利要求1所述的含多芯片封装结构的芯片排列布线方法，其特征在于，所述关键信号引脚为用以传输高频信号的引脚。
7.一种含多芯片封装结构的芯片排列布线装置，其特征在于，包括：
信息获取模块，用于获取待封装的每颗芯片的关键信号引脚的位置信息以及所述关键信号引脚之间的导电互连信息；
芯片排布模块，用于根据所述位置信息和导电互连信息对多颗所述芯片进行排布，使所述封装结构内各所述芯片的关键信号引脚之间的导电互连距离的总值最小。
8.根据权利要求7所述的含多芯片封装结构的芯片排列布线装置，其特征在于，还包括：
第二获取模块，用于获取待封装的每颗芯片的尺寸信息；
第三获取模块，用于根据各所述芯片的尺寸信息获取所述封装结构的当前面积；
排布调整模块，用于当所述当前面积超过预设面积阈值时，根据所述尺寸信息对多颗所述 芯片的排布结果进行调整，以减小所述封装结构的横截面积。
9.一种电子设备，其特征在于，包括：
存储器和处理器，所述存储器和所述处理器之间互相通信连接，所述存储器中存储有计算机指令，所述处理器通过执行所述计算机指令，从而执行权利要求1-6任一项所述的含多芯片封装结构的芯片排列布线方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使所述计算机执行权利要求1-6任一项所述的含多芯片封装结构的芯片排列布线方法。
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