CN112582286B - 一种封装方法、装置、设备及介质 - Google Patents
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Abstract
本发明实施例提供了一种封装方法、装置、设备及介质，由于本发明实施例调整主芯片DIE中的双倍速率同步动态随机存储器DDR的第一焊盘的顺序与已知合格芯片KGD中的动态随机存储器DRAM的第二焊盘的顺序一致，将该第一焊盘与该第二焊盘通过引线键合在一起。在本发明实施例中，对DDR的第一焊盘与DRAM的第二焊盘进行引线键合(Wirebond)，即直接将DDR的第一焊盘与DRAM的第二焊盘连接在一起，减少了DQ高速信号的传输时间，提高了BGA芯片的工作效率，同时通过这种键合方式减小了BGA芯片的尺寸，提高了用户的使用感受。
Description
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种封装方法、装置、设备及介质。
背景技术
随着半导体行业的快速发展，系统级封装(System In Package，SIP)技术被广泛应用在半导体制作技术领域。现有技术中，在对球栅阵列结构(Ball Grid Array，BGA)芯片进行封装时，针对主芯片(DIE)上的双倍速率同步动态随机存储器(Double Datarate，DDR)与已知合格芯片(Known good die，KGD)中的动态随机存储器(Dynamic Random AccessMemory，DRAM)进行连接时，先要将DDR的焊盘与基板相连，然后再将DRAM的焊盘与基板相连，从而实现DQ高速信号在该DDR和该DRAM上的连接通信。对于这种封装方法，DQ高速信号的传输时间长，影响BGA芯片的正常工作，同时这种封装方式的占用面积大，不利于BGA芯片的小型化发展。
发明内容
本发明实施例提供了一种封装方法、装置、设备及介质，用以解决现有的封装技术中，DQ高速信号的传输时间长，影响BGA芯片的正常工作，封装方式的占用面积大的问题。
本发明实施例提供一种封装方法，所述方法包括：
识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘。
进一步地，所述连接每个第一焊盘与对应的第二焊盘包括：
针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
进一步地，所述引线为钯铜线。
进一步地，所述钯铜线的直径为18微米。
本发明实施例还提供一种封装装置，所述装置包括：
识别模块，用于识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
封装模块，用于根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘。
进一步地，所述封装模块，具体用于针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
进一步地，所述引线为钯铜线。
进一步地，所述钯铜线的直径为18微米。
本发明实施例还提供一种电子设备，所述电子设备至少包括处理器和存储器，所述处理器用于执行存储器中存储的计算机程序时实现上述任一的封装方法的步骤。
本发明实施例还提供一种计算机可读存储介质，其存储有计算机程序，所述计算机程序被处理器执行时实现上述任一的封装方法的步骤。
由于本发明实施例调整主芯片DIE中的双倍速率同步动态随机存储器DDR的第一焊盘的顺序与已知合格芯片KGD中的动态随机存储器DRAM的第二焊盘的顺序一致，将该第一焊盘与该第二焊盘通过引线键合在一起。在本发明实施例中，对DDR的第一焊盘与DRAM的第二焊盘进行引线键合(Wirebond)，即直接将DDR的第一焊盘与DRAM的第二焊盘连接在一起，减少了DQ高速信号的传输时间，提高了BGA芯片的工作效率，同时通过这种键合方式减小了BGA芯片的尺寸，提高了用户的使用感受。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种封装方法的过程示意图；
图2为现有技术提供的封装示意图；
图3为现有技术提供的封装模型示意图；
图4为本发明实施例提供的封装示意图；
图5为本发明实施例提供的封装模型示意图；
图6为现有技术的封装方法的实际封装图；
图7为本发明实施例提供的封装方法的实际封装图；
图8a为本发明实施例提供的S11回波损耗的对比图；
图8b为本发明实施例提供的S21插入损耗的对比图；
图9为本发明实施例提供的一种封装装置的结构示意图；
图10为本发明实施例提供的一种电子设备结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为了降低了DQ高速信号的传播速度，减小BGA芯片的体积，本发明实施例提供了一种封装方法、装置、设备及介质。
实施例1：
图1为本发明实施例提供的一种封装方法的过程示意图，该过程包括以下步骤：
S101：识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘。
本发明实施例提供的一种封装方法是基于引线键合设备的。
在本发明实施例中，在进行封装之前，即在进行BGA芯片内部结构设计时，将DDR中的第一引脚与DRAM中的第二引脚对应排序，避免在进行连接时，出现两条引线交叉导致短路的现象，减少失误率。
例如，在本发明实施例中将DDR中数据输入/输出的引脚DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7，数据选通时钟差分引脚DQS+和DQS-，以及数据掩码引脚DM称为第一引脚，为了便于与该第一引脚区分将DRAM中数据输入/输出引脚DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7，数据选通时钟差分引脚DQS+和DQS-，以及数据掩码引脚DM称为第二引脚。其中，在进行引脚键合封装时，需要将DQ0与DQ0连接，将DQS+与DQS+连接，将DQS-与DQS-连接，将DM与DM连接，将DQ1与DQ1连接，将DQ2与DQ2连接，往后依次类推。因此，在进行BGA芯片设计时，若该DDR的第一引脚的顺序为DQS+、DQS-、DM、DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7，则应该将该DRAM的第二引脚的顺序设计为与该第一引脚对应的顺序，即DQS+、DQS-、DM、DQ0、DQ1、DQ2、DQ3、DQ4、DQ5、DQ6、DQ7。
在本发明实施例中，在进行封装时，在连接两个引脚时，是将该两个引脚所在的焊盘进行连接，因此在进行连接之前，需要引线键合机识别DIE中的DDR的每个第一引脚对应的第一焊盘，以及KGD中的DRAM的每个第二引脚对应的第二焊盘。
S102：根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘。
在本发明实施例中，在引线键合机中保存有第一引脚与第二引脚的对应关系，该对应关系为第一引脚与第二引脚的连接关系。例如，用户预先在连接中设置了DQS+与DQS+连接、DQS-与DQS-连接、DM与DM连接、DQ0与DQ0相连、DQ1与DQ1相连、DQ2与DQ2相连、DQ3与DQ3相连、DQ4与DQ4相连、DQ5与DQ5相连、DQ6与DQ6相连、DQ7与DQ7相连。
引线键合机在进行连接时，根据识别到的第一焊盘与第二焊盘，以及第一引脚与第二引脚的连接关系，将预先设置的相连的第一引脚与第二引脚的对应的第一焊盘和第二焊盘连接在一起。
由于本发明实施例调整主芯片DIE中的双倍速率同步动态随机存储器DDR的第一焊盘的顺序与已知合格芯片KGD中的动态随机存储器DRAM的第二焊盘的顺序一致，将该第一焊盘与该第二焊盘通过引线键合在一起。在本发明实施例中，对DDR的第一焊盘与DRAM的第二焊盘进行引线键合(Wirebond)，即直接将DDR的第一焊盘与DRAM的第二焊盘连接在一起，减少了DQ高速信号的传输时间，提高了BGA芯片的工作效率，同时通过这种键合方式减小了BGA芯片的尺寸，提高了用户的使用感受。
实施例2：
为了实现提高DQ高速信号的传输时间，在上述实施例的基础上，在本发明实施例中，所述连接每个第一焊盘与对应的第二焊盘包括：
针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
在本发明实施例中，针对每个第一焊盘，在将第一焊盘与其对应的该第二焊盘进行连接时，是将该第一焊盘与该第二焊盘进行引线键合。
为了实现提高DQ高速信号的传输时间，在上述各实施例的基础上，在本发明实施例中，所述引线为钯铜线。
为了实现提高DQ高速信号的传输时间，在上述各实施例的基础上，在本发明实施例中，所述钯铜线的直径为18微米。
在本发明实施例中，在进行引线键合时，采用的引线为钯铜PdCu线。其中，该PdCu线的直径与第一焊盘和第二焊盘的尺寸有关，在进行引线键合之前，可以根据该第一焊盘和第二焊盘的尺寸确定所要使用的PdCu线的直径。具体的，该PdCu线的直径可以为直径为18μm(0.7mil)。
图2为现有技术提供的封装示意图，如图2所示，在现有技术中，将DDR中的第一引脚引线键合在放置该DDR和DRAM的基板(Substarate)上，在将该DRAM的第二引脚引线键合在该Substarate上，在通过Substarat中的走线(layout)实现DDR和DRAM的封装，即现有技术中DDR和DRAM的封装方法为引线+走线+引线(Wirebond Layout Wirebond，WLW)。其中，在本发明实施例中，Substarat中layout的直径为800μm。
图3为现有技术提供的封装模型示意图，如图3所示，在现有技术中，DDR和DRAM进行封装时，是通过Substarate进行连接的。
图4为本发明实施例提供的封装示意图，如图4所示，在本发明实施例中，DDR和DRAM被放置在基板上，将该DDR的第一引脚与该DRAM中对应的第二引脚进行引线键合，即在本发明实施例中DDR和DRAM的封装方法为引脚+引脚(Pad to Pad Wirebond，P2P)。
图5为本发明实施例提供的封装模型示意图，如图5所示，在本发明实施例中，DDR和DRAM进行封装时，是直接进行引线键合的。
图6为现有技术的封装方法的实际封装图，如图6所示，现有的WLW封装方法中，引线键合的占用的面积较大，会导致封装完成的BGA芯片的面积过大。
图7为本发明实施例提供的封装方法的实际封装图，如图7所示，本发明实施例提供的P2P封装方法中，引线键合的占用的面积较小，从而减小了封装完成的BGA芯片的面积。
图8a-图8b为本发明实施例提供的WLW和P2P两种封装方法的仿真示意图，其中，图8a为本发明实施例提供的S11回波损耗的对比图，图8b为本发明实施例提供的S21插入损耗的对比图，由图8a-图8b可知，P2P封装方法的性能优于WLW封装方法。
实施例3：
图9为本发明实施例提供的一种登录状态的维护装置的结构示意图，该装置包括：
识别模块901，用于识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
封装模块902，用于根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘。
在一种可能的实施方式中，所述封装模块902，具体用于针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
在一种可能的实施方式中，所述引线为钯铜线。
在一种可能的实施方式中，所述钯铜线的直径为18微米。
实施例4：
图10为本发明实施例提供的一种电子设备结构示意图，在上述各实施例的基础上，本发明实施例还提供了一种电子设备，如图10所示，包括：处理器1001、通信接口1002、存储器1003和通信总线1004，其中，处理器1001，通信接口1002，存储器1003通过通信总线1004完成相互间的通信；
所述存储器1003中存储有计算机程序，当所述程序被所述处理器1001执行时，使得所述处理器1001执行如下步骤：
识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘。
在一种可能的实施方式中，所述连接每个第一焊盘与对应的第二焊盘包括：
针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
在一种可能的实施方式中，所述引线为钯铜线。
在一种可能的实施方式中，所述钯铜线的直径为18微米。
由于上述电子设备解决问题的原理与封装方法相似，因此上述电子设备的实施可以参见方法的实施，重复之处不再赘述。
上述电子设备提到的通信总线可以是外设部件互连标准(Peripheral ComponentInterconnect，PCI)总线或扩展工业标准结构(Extended Industry StandardArchitecture，EISA)总线等。该通信总线可以分为地址总线、数据总线、控制总线等。为便于表示，图中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
通信接口1002用于上述电子设备与其他设备之间的通信。
存储器可以包括随机存取存储器(Random Access Memory，RAM)，也可以包括非易失性存储器(Non-Volatile Memory，NVM)，例如至少一个磁盘存储器。可选地，存储器还可以是至少一个位于远离前述处理器的存储装置。
上述处理器可以是通用处理器，包括中央处理器、网络处理器(NetworkProcessor，NP)等；还可以是数字指令处理器(Digital Signal Processing，DSP)、专用集成电路、现场可编程门陈列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。
实施例5：
在上述各实施例的基础上，本发明实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质内存储有可由处理器执行的计算机程序，当所述程序在所述处理器上运行时，使得所述处理器执行时实现如下步骤：
识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘。
在一种可能的实施方式中，所述连接每个第一焊盘与对应的第二焊盘包括：
针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
在一种可能的实施方式中，所述引线为钯铜线。
在一种可能的实施方式中，所述钯铜线的直径为18微米。
由于上述提供的计算机可读取介质解决问题的原理与封装方法相似，因此处理器执行上述计算机可读取介质中的计算机程序后，实现的步骤可以参见上述其他实施例，重复之处不再赘述。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (8)
1.一种封装方法，其特征在于，所述方法包括：
识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘；
所述连接每个第一焊盘与对应的第二焊盘包括：
针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
2.根据权利要求1所述的方法，其特征在于，所述引线为钯铜线。
3.根据权利要求2所述的方法，其特征在于，所述钯铜线的直径为18微米。
4.一种封装装置，其特征在于，所述装置包括：
识别模块，用于识别主芯片DIE中的双倍速率同步动态随机存储器DDR的每个第一引脚对应的第一焊盘，以及已知合格芯片KGD中的动态随机存储器DRAM的每个第二引脚对应的第二焊盘；
封装模块，用于根据每个所述第一焊盘、第二焊盘以及预先保存的第一引脚与第二引脚的对应关系，连接每个第一焊盘与对应的第二焊盘；
所述封装模块，具体用于针对每个第一焊盘，将该第一焊盘与对应的第二焊盘进行引线键合。
5.根据权利要求4所述的装置，其特征在于，所述引线为钯铜线。
6.根据权利要求5所述的装置，其特征在于，所述钯铜线的直径为18微米。
7.一种电子设备，其特征在于，所述电子设备至少包括处理器和存储器，所述处理器用于执行存储器中存储的计算机程序时实现根据权利要求1-3中任一所述封装方法的步骤。
8.一种计算机可读存储介质，其特征在于，其存储有计算机程序，所述计算机程序被处理器执行时实现根据权利要求1-3中任一所述封装方法的步骤。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037182A (zh) * | 2018-09-12 | 2018-12-18 | 深圳三地芯电子有限责任公司 | 芯片封装结构和存储器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437512B2 (en) * | 2011-10-07 | 2016-09-06 | Mediatek Inc. | Integrated circuit package structure |
| CN104615555B (zh) * | 2015-01-26 | 2018-02-02 | 北京海尔集成电路设计有限公司 | 一种主从芯片共享大容量片外存储单元的通信装置 |
| JP7242366B2 (ja) * | 2019-03-22 | 2023-03-20 | キオクシア株式会社 | 半導体装置 |
| CN111354718B (zh) * | 2020-03-23 | 2022-02-25 | 江苏中科智芯集成科技有限公司 | 含多芯片封装结构的芯片排列布线方法、装置及电子设备 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109037182A (zh) * | 2018-09-12 | 2018-12-18 | 深圳三地芯电子有限责任公司 | 芯片封装结构和存储器件 |
Also Published As
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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