CN217214707U - 一种ddr3微组件 - Google Patents

一种ddr3微组件 Download PDF

Info

Publication number
CN217214707U
CN217214707U CN202220903393.7U CN202220903393U CN217214707U CN 217214707 U CN217214707 U CN 217214707U CN 202220903393 U CN202220903393 U CN 202220903393U CN 217214707 U CN217214707 U CN 217214707U
Authority
CN
China
Prior art keywords
ddr3
micro
component
chip
rewiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202220903393.7U
Other languages
English (en)
Inventor
张�诚
毛臻
余国良
周军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN202220903393.7U priority Critical patent/CN217214707U/zh
Application granted granted Critical
Publication of CN217214707U publication Critical patent/CN217214707U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Wire Bonding (AREA)

Abstract

本实用新型涉及一种DDR3微组件，包括塑封基板、绝缘胶、再布线后的DDR3芯片A、DDR3芯片B、金丝、塑封体以及焊球，所述的DDR3芯片A通过再布线设计将焊盘扇出至一端，DDR3芯片B通过再布线设计将焊盘扇出至另一端，所述的DDR3芯片A通过金丝以键合的方式与基板建立电气连接，并使用绝缘胶粘接在基板上。本实用新型所述的DDR3微组件，基于再布线技术改变原有DDR3裸芯的接线点位置以此适应所需要的封装结构，通过键合的方式以此为5片完成再布线后堆叠放置的DDR3芯片与塑封基板间建立物理连接，达到集成度高，以及增加元件可靠性、微小型化、低功耗。

Description

一种DDR3微组件
技术领域
本实用新型涉及存储器技术领域，尤其是指一种DDR3微组件。
背景技术
在计算机系统中，存储器性能是整机性能的关键因素之一。随着微电子技术的快速发展，处理器的工作主频和总线带宽在成倍的提高，因此需要存储器提供很高的数据传输速率与存储容量来与此相适配。在处理器运算时所需要的数据都需要从存储器中获取，如果存储器无法及时给处理器提供数据，处理器将会处于等待状态，将造成硬件资源浪费，无法发挥出最大性能。
在传统的设计中，为了满足整机超大容量的需求，通常会设计多个DDR3存储器，通过在PCB板平铺DDR3存储器的方式与处理器间建立数据传输通道，这样的方式将带来大尺寸、低集成度、低可靠性等问题。
实用新型内容
为解决上述技术问题，本实用新型的一种DDR3微组件，包括塑封基板、绝缘胶、再布线后的 DDR3芯片A、DDR3芯片B、金丝、塑封体以及焊球，所述的DDR3芯片A通过再布线设计将焊盘扇出至一端，DDR3芯片B通过再布线设计将焊盘扇出至另一端，所述的DDR3芯片A通过金丝以键合的方式与基板建立电气连接，并使用绝缘胶粘接在基板上。
在本实用新型的一个实施例中，所述设计的DDR3微组件体积仅为12.5mm*14mm*2.08mm。
在本实用新型的一个实施例中，所述的DDR3芯片B以堆叠的方式通过绝缘胶粘接A上，再通过金丝以键合的方式与基板建立电气连接。
在本实用新型的一个实施例中，所述的DDR3微组件内总共放置3片DDR3芯片A、2片DDR3 芯片B，且最后，在其表面注塑形成塑封体，完成DDR3微组件背面的焊球。
本实用新型的上述技术方案相比现有技术具有以下优点：本实用新型所述的DDR3微组件，基于再布线技术改变原有DDR3裸芯的接线点位置以此适应所需要的封装结构，通过键合的方式以此为5 片完成再布线后堆叠放置的DDR3芯片与塑封基板间建立物理连接，达到集成度高，以及增加元件可靠性、微小型化、低功耗。
附图说明
为了使本实用新型的内容更容易被清楚的理解，下面根据本实用新型的具体实施例并结合附图，对本实用新型作进一步详细的说明。
图1是本实用新型所述的DDR3微组件的原理框图；
图2是本实用新型DDR3微组件的结构示意图；
图3是本实用新型所述的DDR3微组件堆叠工序的示意流程结构图，其中的(a)、第一道工序(b)、第二道工序，(c)、第三道工序，(d)、第四道工序，(e)、第五道工序。
如图所示，1、塑封基板，2、绝缘胶，3、DDR3芯片A，4、DDR3芯片B，5、金丝，6、塑封体，7、焊球，8、A1脚标记。
具体实施方式
如图2所示，本实施例提供一种DDR3微组件，包括塑封基板1、绝缘胶2、再布线后的DDR3芯片A 3、DDR3芯片B 4、金丝5、塑封体6以及焊球7，所述的DDR3芯片A 3通过再布线设计将焊盘扇出至一端，DDR3芯片B4通过再布线设计将焊盘扇出至另一端，所述的DDR3芯片A3通过金丝5以键合的方式与基板1建立电气连接，并使用绝缘胶2粘接在基板1上。
如图1为DDR3微组件的原理框图。DDR3微组件内部裸芯为RDL后的裸芯片，部分功能引脚并联使用，包括A15:A0，BA2:0，WE，CKE，CAS，RST，CK，ODT，VREF和RAS。电源脚VDD，VDDQ和地VSS为提高过流能力，同时减小封装复杂度，在RDL时已部分合并。DQS[0:9]和DM[0:9] 信号每两路分别接到Die上。DQ[0:79]信号每16路分别对应1个Die，本微组件设计中为提高兼容性， 80bit位宽数据信号全部引出。
所述设计的DDR3微组件体积仅为12.5mm*14mm*2.08mm；所述的芯片B4以堆叠的方式通过绝缘胶2粘接A3上，再通过金丝5以键合的方式与基板1建立电气连接。
所述的DDR3微组件内总共放置3片DDR3芯片A3、2片DDR3芯片B4，且最后，在其表面注塑形成塑封体6，完成DDR3微组件背面的焊球7。
所述塑封基板具有互连层数多、集成密度大、电学性能优、机械应力强、形状稳定等特点，可满足高密度布线的要求，特别适用于航空航天及军用电子器件。
另外，如图3中a、b、c、d、e所示，DDR3微组件堆叠工序，其包含：
按照图示A1脚标记8方向，放置基板1，分为五道工艺；
3片DDR3芯片A3、2片DDR3芯片B4交替放置，每一片DDR3芯片A、DDR3芯片B4在放置后引出焊线；
DDR3芯片A3通过再布线设计将焊盘扇出统一至左边，DDR3芯片B4通过再布线设计将焊盘扇出统一至右边；
其中片DDR3芯片A、DDR3芯片B4连接基板1的焊线弧高依次增大。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。

Claims (4)

1.一种DDR3微组件，其特征在于，包括塑封基板(1)、绝缘胶(2)、再布线后的DDR3芯片A(3)、DDR3芯片B(4)、金丝(5)、塑封体(6)以及焊球(7)，所述的DDR3芯片A(3)通过再布线设计将焊盘扇出至一端，DDR3芯片B(4)通过再布线设计将焊盘扇出至另一端，所述的DDR3芯片A(3)通过金丝(5)以键合的方式与基板(1)建立电气连接，并使用绝缘胶(2)粘接在基板(1)上。
2.根据权利要求1所述的DDR3微组件，其特征在于：所述设计的DDR3微组件体积仅为12.5mm*14mm*2.08mm。
3.根据权利要求2所述的DDR3微组件，其特征在于：所述的DDR3芯片B(4)以堆叠的方式通过绝缘胶(2)粘接DDR3芯片A(3)上，再通过金丝(5)以键合的方式与基板(1)建立电气连接。
4.根据权利要求2所述的DDR3微组件，其特征在于：所述的DDR3微组件内总共放置3片DDR3芯片A(3)、2片DDR3芯片B(4)，且最后在其表面注塑形成塑封体(6)，完成DDR3微组件背面的焊球(7)。
CN202220903393.7U 2022-04-19 2022-04-19 一种ddr3微组件 Active CN217214707U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202220903393.7U CN217214707U (zh) 2022-04-19 2022-04-19 一种ddr3微组件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202220903393.7U CN217214707U (zh) 2022-04-19 2022-04-19 一种ddr3微组件

Publications (1)

Publication Number Publication Date
CN217214707U true CN217214707U (zh) 2022-08-16

Family

ID=82774963

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202220903393.7U Active CN217214707U (zh) 2022-04-19 2022-04-19 一种ddr3微组件

Country Status (1)

Country Link
CN (1) CN217214707U (zh)

Similar Documents

Publication Publication Date Title
KR100652397B1 (ko) 매개 인쇄회로기판을 사용하는 적층형 반도체 패키지
US7964946B2 (en) Semiconductor package having discrete components and system containing the package
TWI502723B (zh) 多晶粒堆疊封裝結構
CN101355067B (zh) 多芯片模块的改进的电连接
US20070222050A1 (en) Stack package utilizing through vias and re-distribution lines
WO2007146307A2 (en) Stack die packages
JPH08213546A (ja) 積層形パッケージ
CN206282838U (zh) 无源器件与有源器件的集成封装结构
CN101359659A (zh) 半导体封装及制造方法、半导体模块和包括该模块的装置
US20080237833A1 (en) Multi-chip semiconductor package structure
KR20080101070A (ko) 칩 삽입형 매개 기판 및 이를 이용한 반도체 패키지
US20030057540A1 (en) Combination-type 3D stacked IC package
CN217214707U (zh) 一种ddr3微组件
KR20160047841A (ko) 반도체 패키지
US20080237831A1 (en) Multi-chip semiconductor package structure
CN111508921B (zh) 具有双面对外接点的半导体芯片组
CN201000885Y (zh) 一种无引线集成电路芯片封装
US20080251936A1 (en) Semiconductor device
CN111883499A (zh) 多芯片封装的半导体器件及其形成方法
KR20010025861A (ko) 적층형 칩 스케일 반도체 패키지
Koh Memory device packaging-from leadframe packages to wafer level packages
CN219393394U (zh) 基于双裸芯堆叠的dram模组封装结构
CN219267652U (zh) 一种ddr2微组件
US20080237832A1 (en) Multi-chip semiconductor package structure
CN219163390U (zh) 一种基于双面电极式小芯片的多芯片封装结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant