KR20210158508A - 단차가 있는 캐비티 기판을 이용하는 적층 패키지 및 이의 제조 방법 - Google Patents

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Abstract

일 측면에 따르는 적층 패키지는, 내부에 하부 캐비티를 포함하는 코어 절연층, 상기 코어 절연층의 상면 및 하면 상에 각각 배치되는 제1 상부 회로 패턴층 및 제1 하부 회로 패턴층, 상기 코어 절연층의 상기 상면 상에서 상기 제1 상부 회로 패턴층을 커버하도록 배치되며 상기 하부 캐비티 및 상기 코어 절연층의 일부분을 노출시키는 상부 캐비티를 내부에 구비하는 제1 상부 절연층, 상기 코어 절연층의 상기 하면 상에서 상기 제1 하부 회로 패턴층을 각각 커버하는 제1 하부 절연층, 상기 하부 캐비티 내부에 배치되고 제1 칩 패드를 구비하는 제1 칩, 및 상기 상부 캐비티 내부에서 상기 제1 칩의 상부에 배치되고 제2 칩 패드 및 제2 칩 기판 접속 패드를 구비하는 제2 칩을 포함한다. 상기 제1 칩 및 상기 제2 칩은 상기 제1 및 제2 칩 패드를 이용하여 서로 전기적으로 접속하되, 상기 제1 및 제2 칩 패드는 서로 마주보도록 배치된다.

Description

단차가 있는 캐비티 기판을 이용하는 적층 패키지 및 이의 제조 방법{Stacked Package using stepped cavity substrate and method of fabricating the same}
본 발명은 적층 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 단차가 있는 캐비티 기판을 이용하는 적층 패키지 및 이의 제조 방법에 관한 것이다.
최근 반도체 패키지 기술 분야에서는 패키지 제품의 경박단소에 대한 요구가 지속적으로 이루어지고 있다. 또한, 기능적인 측면에서, 복합화 다기능화를 구현할 수 있는 시스템-인-패키지(System-in-Package, SIP) 제품에 대한 요구도 증대하고 있다.
한편, 패키지 제품의 경박단소를 구현하는 기술로서, 기판 상에 칩이 실장된 복수의 유닛 기판을 준비하고, 인터포저를 이용하여 상기 복수의 유닛 기판을 연결하는 패키지-온-패키지(Package-On-Package) 제품이 등장하고 있다. 하지만, 패키지-온-패키지 제품의 등장에도 불구하고, 복수의 칩을 실장하여 고성능화를 구현하면서, 박형화가 가능한 패키지 제품에 대한 요청은 업계에서 여전히 계속되고 있다.
본 출원이 이루고자 하는 기술적 과제는, 복수의 칩을 실장하면서 박형화를 이룰 수 있는 적층 패키지의 구조를 제공하는 것이다.
일 측면에 따르는 적층 패키지는, 내부에 하부 캐비티를 포함하는 코어 절연층, 상기 코어 절연층의 상면 및 하면 상에 각각 배치되는 제1 상부 회로 패턴층 및 제1 하부 회로 패턴층, 상기 코어 절연층의 상기 상면 상에서 상기 제1 상부 회로 패턴층을 커버하도록 배치되며 상기 하부 캐비티 및 상기 코어 절연층의 일부분을 노출시키는 상부 캐비티를 내부에 구비하는 제1 상부 절연층, 상기 코어 절연층의 상기 하면 상에서 상기 제1 하부 회로 패턴층을 각각 커버하는 제1 하부 절연층, 상기 하부 캐비티 내부에 배치되고 제1 칩 패드를 구비하는 제1 칩, 및 상기 상부 캐비티 내부에서 상기 제1 칩의 상부에 배치되고 제2 칩 패드 및 제2 칩 기판 접속 패드를 구비하는 제2 칩을 포함한다. 상기 제1 칩 및 상기 제2 칩은 상기 제1 및 제2 칩 패드를 이용하여 서로 전기적으로 접속하되, 상기 제1 및 제2 칩 패드는 서로 마주보도록 배치된다.
일 측면에 따르는 적층 패키지의 제조 방법이 개시된다. 상기 제조 방법은 상면 상에 제1 상부 회로 패턴층 및 하면 상에 제1 하부 회로 패턴층이 배치된 코어 절연층, 상기 코어 절연층의 상면 상에서 상기 제1 상부 회로 패턴층을 커버하는 제1 상부 절연층, 및 상기 코어 절연층의 하면 상에서 상기 제1 하부 회로 패턴층을 커버하는 제1 하부 절연층을 포함하는 기판 구조물을 준비하는 단계; 상기 제1 상부 절연층 및 상기 코어 절연층을 가공하여, 상기 코어 절연층을 선택적으로 노출시키는 상부 캐비티와 상기 상부 캐비티 내부에서 상기 제1 하부 절연층을 선택적으로 노출시키는 하부 캐비티를 형성하는 단계; 상기 하부 캐비티 내부의 상기 제1 하부 절연층 상에 제1 칩 패드를 구비하는 제1 칩을 실장하고, 상기 제1 칩의 상부에 제2 칩 패드 및 제2 칩 기판 접속 패드를 구비하는 제2 칩을 실장하는 단계를 포함한다. 이 때, 상기 제2 칩을 실장하는 단계는, 상기 제2 칩 패드를 상기 제1 칩 패드와 전기적으로 접속시키고, 상기 제2 칩 기판 접속 패드를 상기 제1 상부 회로 패턴층과 전기적으로 접속시키는 과정을 포함한다.
본 발명의 일 실시 예에 따르면, 단차를 가지는 복수의 캐비티를 구비하는 인쇄회로기판 내에 복수의 칩을 실장함으로써, 고성능화 및 박형화가 가능한 적층 패키지를 구현할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 적층 패키지를 개략적으로 나타내는 단면도이다.
도 2 내지 도 10은 본 출원의 일 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다.
도 11 및 도 12는 본 출원의 일 실시예에 따르는 적층 패키지의 제조 방법의 일 변형예를 개략적으로 나타내는 단면도이다.
도 13 및 도 14는 본 출원의 또다른 실시 예에 따르는 적층 패키지의 제조 방법의 일 단계들을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 경우에 따라 반대의 순서대로 수행되는 경우를 배제하지 않는다.
이하에서는, 복수의 칩을 실장하면서 박형화를 이룰 수 있는 적층 패키지 및 이의 제조 방법을 다양한 실시예를 이용하여 설명한다.
도 1은 본 출원의 일 실시 예에 따르는 적층 패키지를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 적층 패키지(1)는 하부 캐비티(20)를 구비하는 코어 절연층(101), 코어 절연층(101)의 상면 상에 배치되고 상부 캐비티(10)를 구비하는 제1 상부 절연층(122), 및 코어 절연층(101)의 하면 상에 배치되는 제1 하부 절연층(124)을 포함한다. 또한, 적층 패키지(1)는 하부 캐비티(20) 내부에 배치되는 제1 칩(1000), 및 상부 캐비티(10) 내부에 배치되는 제2 칩(2000, 3000)을 포함한다. 적층 패키지(1)는 제2 칩(2000, 3000)의 상부에 배치되는 제3 칩(4000)을 포함할 수 있다.
도 1을 다시 참조하면, 코어 절연층(101)은 코어 절연층(101)을 관통하는 하부 캐비티(20)를 내부에 포함할 수 있다. 하부 캐비티(20)는 제1 하부 절연층(124)을 노출시키도록 형성될 수 있다. 하부 캐비티(20)의 내부에는 제1 칩 패드(1010, 1020)를 구비하는 제1 칩(1000)이 배치될 수 있다. 도시되지는 않았지만, 제1 칩(1000)은 접착층에 의해 제1 하부 절연층(124)과 접착될 수 있다. 제1 칩 패드(1010, 1020)은 제1 칩(1000)의 상면 상에 배치될 수 있다. 제1 칩(1000)의 상면은 제1 칩(1000)의 집적회로가 배치된 활성면일 수 있다. 제1 칩 패드(1010, 1020)는 좌측 패드(1010)와 우측 패드(1020)로 분류될 수 있다. 좌측 패드(1010)는 제2 칩(2000, 3000) 중 좌측 칩(2000)과 전기적으로 접속되고, 우측 패드(1010)는 제2 칩(2000, 3000) 중 우측 칩(3000)과 전기적으로 접속될 수 있다.
코어 절연층(101)의 상면 상에는 제1 상부 회로 패턴층(110a)이 배치되고, 코어 절연층(101)의 하면 상에는 제1 하부 회로 패턴층(110b)이 배치될 수 있다. 코어 절연층(101)의 내부에는, 제1 상부 회로 패턴층(110a)과 제1 하부 회로 패턴층(110b)을 전기적으로 연결하는 제1 관통 비아(110c)이 배치될 수 있다.
제1 상부 절연층(122)은 코어 절연층(101)의 상기 상면 상에서 제1 상부 회로 패턴층(110a)을 커버하도록 배치될 수 있다. 제1 상부 절연층(122)은 제1 상부 절연층(122)을 관통하도록 배치되는 상부 캐비티(10)를 포함할 수 있다. 상부 캐비티(10)는 하부 캐비티(20)와 코어 절연층(101)의 일부분을 노출시킬 수 있다. 상부 캐비티(10)의 폭은 하부 캐비티(20)의 폭보다 클 수 있다. 그 결과, 상부 캐비티(10)는 코어 절연층(101)의 상면에 배치되는 제1 상부 회로 패턴층(110a)의 일부분을 노출시킬 수 있다. 노출된 제1 상부 회로 패턴층(110a)의 일부분은 제2 칩(2000, 3000)과의 전기적 접속에 사용될 수 있다. 한편, 제1 하부 절연층(124)은 코어 절연층(101)의 상기 하면 상에서 제1 하부 회로 패턴층(110b)를 커버하도록 배치될 수 있다.
제1 상부 절연층(122) 상에는 제2 상부 회로 패턴층(130a)이 배치될 수 있다. 또한, 제1 상부 절연층(122)의 내부에는, 제1 상부 회로 패턴층(110a)과 제2 상부 회로 패턴층(130a)을 전기적으로 연결하는 제2 상부 관통 비아(130c1)가 배치될 수 있다. 한편, 제1 하부 절연층(122) 상에는 제2 하부 회로 패턴층(130b)이 배치될 수 있다. 또한, 제1 하부 절연층(124)의 내부에는, 제1 하부 회로 패턴층(120b)과 제2 하부 회로 패턴층(130b)을 전기적으로 연결하는 제2 하부 관통 비아(130c2)가 배치될 수 있다.
또한, 제1 상부 절연층(122) 상에는 제2 상부 회로 패턴층(130a)을 선택적으로 덮는 상부 솔더 레지스트 패턴층(140a)이 배치될 수 있다. 상부 솔더 레지스트 패턴층(140a)은 상부 캐비티(10)의 외부에 위치한 제1 상부 절연층(120) 상에 배치될 수 있다. 마찬가지로, 제1 하부 절연층(124) 상에는 제2 하부 회로 패턴층(130b)을 선택적으로 덮는 하부 솔더 레지스트 패턴층(140b)이 배치될 수 있다.
한편, 상부 솔더 레지스트 패턴층(140a)에 의해 노출되는 제2 상부 회로 패턴층(130a)의 일부분은 후술하는 바와 같이, 제3 칩(4000)과 전기적으로 접속하는 제3 칩 접속 패드로 기능할 수 있다. 또한, 하부 솔더 레지스트 패턴층(140b)에 의해 노출되는 제2 하부 회로 패턴층(130b)의 일부분은 외부 시스템과 접속하는 외부 접속 패드로 기능할 수 있다. 상기 외부 접속 패드 상에는 솔더볼과 같은 접속 구조물(190)이 배치될 수 있다.
도 1을 다시 참조하면, 상부 캐비티(10)의 내부에서, 제1 칩(1000)의 상부에 제2 칩(2000, 3000)이 배치될 수 있다. 제2 칩(2000, 3000)은 각각 대응하는 제2 칩 패드(2010, 3010) 및 제2 칩 기판 접속 패드(2020, 3020)을 구비할 수 있다. 제2 칩(2000, 3000)은 좌측 칩(2000)과 우측 칩(3000)으로 분류될 수 있다. 좌측 칩(2000)은 제2 칩 패드(2010)과 제2 칩 기판 접속 패드(2020)을 구비할 수 있다. 마찬가지로, 우측 칩(3000)은 제2 칩 패드(3010)과 제2 칩 기판 접속 패드(3020)을 구비할 수 있다.
좌측 칩(2000)의 제2 칩 패드(2010)와 제1 칩(1000)의 제1 칩 패드(1010, 1020) 중 좌측 패드(1010)가 전기적으로 접속할 수 있다. 이를 위해, 제2 칩 패드(2010)와 제1 칩 패드(1010, 1020) 중 좌측 패드(1010)가 서로 마주보도록 배치될 수 있다. 이때, 제2 칩 패드(2010)는 좌측 패드(1010)와 솔더 물질(150)을 통해 접합할 수 있다. 한편, 좌측 칩(2000)의 제2 칩 기판 접속 패드(2020)는 제1 상부 회로 패턴층(110a)와 전기적으로 접속할 수 있다. 이를 위해, 제2 칩 기판 접속 패드(2020)가 제1 상부 회로 패턴층(110a)의 일부분인 칩 접속 패드와 서로 마주보도록 배치될 수 있다. 이때, 제2 칩 기판 접속 패드(2020)는 상기 칩 접속 패드와 솔더 물질(150)을 통해 접합할 수 있다.
마찬가지로, 우측 칩(3000)의 제2 칩 패드(3010)와 제1 칩(1000)의 제1 칩 패드(1010, 1020) 중 우측 패드(1020)가 전기적으로 접속할 수 있다. 이를 위해, 제2 칩 패드(3010)와 제1 칩 패드(1010, 1020) 중 우측 패드(1020)가 서로 마주보도록 배치될 수 있다. 이때, 제2 칩 패드(3010)는 우측 패드(1020)와 솔더 물질(150)을 통해 접합할 수 있다. 한편, 우측 칩(3000)의 제2 칩 기판 접속 패드(3020)는 제1 상부 회로 패턴층(110a)와 전기적으로 접속할 수 있다. 이를 위해, 제2 칩 기판 접속 패드(3020)가 제1 상부 회로 패턴층(110a)의 일부분인 상기 칩 접속 패드와 서로 마주보도록 배치될 수 있다. 이때, 제2 칩 기판 접속 패드(3020)는 상기 칩 접속 패드와 솔더 물질(150)을 통해 접합할 수 있다.
즉, 본 출원의 실시 예에서, 제2 칩(2000, 3000)은 제2 칩 패드(2010. 3010)를 이용하여 제1 칩(1000)과 각각 전기적 신호를 교환할 수 있다. 또한, 제2 칩(2000. 3000)은 제2 칩 기판 접속 패드(2020, 3020)를 이용하여 제2 칩(2000, 3000)이 실장된 인쇄회로기판과 전기적 신호를 교환할 수 있다. 반면에, 제1 칩(1000)은 제1 칩(1000)이 실장된 상기 인쇄회로기판과 직접 전기적 신호를 교환하지 못하고, 제2 칩(2000. 3000)을 경유하여, 상기 인쇄회로기판과 전기적 신호를 교환할 수 있다. 즉, 본 출원의 실시 예에서, 제1 칩(1000)과 상기 인쇄회로기판과의 신호 교환을 위해, 제1 칩(1000)과 상기 인쇄회로기판에 설치되는 전기적 배선을 생략할 수 있다. 그 결과, 제1 내지 제3 칩(1000, 2000, 3000)이 실장된 상기 인쇄회로기판을 구조적으로 박형화할 수 있다. 또한, 제1 칩(1000)과 상기 인쇄회로기판 사이에서 직접적으로 전기적 신호가 이동하는 경로를 생략함으로써, 제1 칩(1000) 및 상기 인쇄회로기판 내부에서 이동하는 다양한 전기적 신호 간의 간섭을 감소시킬 수 있다. 일 예로서, 서로 다른 전기적 배선들 사이에서 발생하는 전기적 신호의 크로스토크를 감소시키거나, 전기적 신호의 이동 속도를 저하시키는 기생 캐패시턴스를 감소시킬 수 있다. 이에 따라, 패키지의 동작 시에 전기 신호의 오류를 감소시킬 수 있으며, 패키지의 동작 성능을 향상시킬 수 있다.
도 1을 다시 참조하면, 상부 캐비티(10) 및 하부 캐비티(20) 내부에 제1 몰드층(160)이 배치된다. 제1 몰드층(160)은 제1 및 제2 칩(1000, 2000, 3000)을 매립시킬 수 있다. 제1 몰드층(160)은 제1 및 제2 칩(1000, 2000, 3000)을 외부 환경으로부터 보호하는 기능을 수행할 수 있다.
제1 몰드층(160) 상에 제3 칩(4000)이 배치될 수 있다. 제3 칩(4000)은 제3 칩 패드(4010)를 구비할 수 있다. 일 예로서, 제3 칩 패드(4010)는 범프와 같은 구조물일 수 있다. 상기 범프는 소정의 높이를 가지도록 제어될 수 있다. 제3 칩 패드(4010)는 상부 솔더레지스트 패턴층(140a)에 의해 노출되는 제2 상부 회로 패턴층(130a)의 일 부분인 칩 접속 패드와 전기적으로 접속할 수 있다. 구체적으로, 제3 칩 패드(4010)와 상기 칩 접속 패드는 솔더 물질(150)에 의해 접합될 수 있다.
또한, 제1 몰드층(160) 상에는 제2 몰드층(180)이 배치된다. 제2 몰드층(180)은 제3 칩(4000)을 매립시켜 외부 환경으로부터 제3 칩(4000)을 보호할 수 있다.
상술한 바와 같이, 본 출원의 일 실시 예에 따르면, 인쇄회로기판 내에 단차를 가지는 캐비티를 구비하는 적층 패키지를 제공할 수 있다. 즉, 절연 코어층 내의 하부 캐비티의 폭보다 제1 상부 절연층 내의 상부 캐비티의 폭을 크게 형성함으로써, 상기 단차를 가지는 캐비티를 구현할 수 있다.
본 출원의 일 실시 예에서는, 상기 단차를 가지는 캐비티 내에 복수의 칩을 적층하고, 상기 적층된 칩 사이를 솔더 물질을 이용하여 전기적으로 접속시킬 수 있다. 이때, 상기 적층된 칩 중 어느 하나는 상기 인쇄회로기판과 직접적으로 전기적 신호를 교환하지 않고, 상기 적층된 칩 중 나머지를 경유하여, 상기 인쇄회로기판과 전기적 신호를 교환할 수 있다. 이에 따라, 상기 적층된 칩과 상기 인쇄회로기판 사이의 전기적 배선을 감소시킬 수 있어, 구조적으로 인쇄회로기판 및 패키지의 박형화가 가능하다. 또한, 상기 전기적 배선의 감소에 따라, 전기적 신호의 크로스토크가 감소하고 전기적 신호의 이동 속도를 느리게 하는 기생 캐패시턴스를 감소할 수 있다. 그 결과, 패키지의 동작 성능이 향상될 수 있다.
도 2 내지 도 10은 본 출원의 일 실시 예에 따르는 적층 패키지의 제조 방법을 개략적으로 나타내는 단면도이다. 도 11 및 도 12는 본 출원의 일 실시예에 따르는 적층 패키지의 제조 방법의 일 변형예를 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 베이스 기재(100)를 준비한다. 베이스 기재(100)는 코어 절연층(101), 및 코어 절연층(101)의 상면 및 하면 상에 배치되는 상부 구리층(102a) 및 하부 구리층(102b)을 포함할 수 있다.
도 3을 참조하면, 상부 구리층(102a) 및 하부 구리층(102b)을 시드층으로 이용하는 도금법을 수행하여, 코어 절연층(101)의 상면 및 하면 상에 제1 상부 회로 패턴층(110a) 및 제1 하부 회로 패턴층(110b)을 형성한다. 또한, 코어 절연층(101)을 가공하여, 코어 절연층(101)을 관통하는 관통홀을 형성하고, 도금법에 의해 상기 관통홀을 채우는 제1 관통 비아(110c)를 형성한다. 제1 상부 회로 패턴층(110a), 제1 하부 회로 패턴층(110b) 및 제1 관통 비아(110c)를 형성하는 도금법은 일 예로서, SAP법, MSAP법 등이 적용될 수 있다.
도 4를 참조하면, 코어 절연층(101)의 상기 상면 상에서 제1 상부 회로 패턴층(110a)을 커버하는 제1 상부 절연층(122)을 형성하고, 코어 절연층(101)의 상기 하면 상에서 제1 하부 회로 패턴층(110b)을 커버하는 제1 하부 절연층(124)을 형성한다. 이어서, 제1 상부 절연층(122) 상에 제2 상부 회로 패턴층(130a)을 형성하고, 제1 하부 절연층(124) 상에 제2 하부 회로 패턴층(130b)을 형성한다. 이어서, 제1 상부 절연층(122)을 관통하여 제1 상부 회로 패턴층(110a)과 제2 상부 회로 패턴층(130a)을 전기적으로 연결하는 제2 상부 관통 비아(130c1)를 형성하고, 제1 하부 절연층(124)을 관통하여 제1 하부 회로 패턴층(110b)과 제2 하부 회로 패턴층(130b)을 전기적으로 연결하는 제2 하부 관통 비아(130c2)를 형성한다. 제2 상부 관통 비아(130c1), 제1 관통 비아(110c) 및 제2 하부 관통 비아(130c2)를 통해, 제1 상부 회로 패턴층(110a), 제2 상부 회로 패턴층(130a), 제1 하부 회로 패턴층(110b) 및 제2 하부 회로 패턴층(130b)은 서로 전기적으로 연결될 수 있다.
도 5를 참조하면, 제1 상부 절연층(122) 상에서 제2 상부 회로 패턴층(130a)을 선택적으로 커버하는 상부 솔더 레지스트 패턴층(140a)을 형성하고, 제1 하부 절연층(124) 상에서 제2 하부 회로 패턴층(130b)을 선택적으로 커버하는 하부 솔더 레지스트 패턴층(140b)을 형성한다.
그 결과, 상면 상에 제1 상부 회로 패턴층(110a) 및 하면 상에 제1 하부 회로 패턴층(110b)이 배치된 코어 절연층(101), 코어 절연층(101)의 상기 상면 상에서 제1 상부 회로 패턴층(110a)을 커버하는 제1 상부 절연층(122), 및 코어 절연층(101)의 상기 하면 상에서 제1 하부 회로 패턴층(110b)을 커버하는 제1 하부 절연층(124)을 포함하는 기판 구조물(100)을 형성할 수 있다.
도 6을 참조하면, 제1 상부 절연층(122)을 가공하여 코어 절연층(101)을 선택적으로 노출시키는 예비 캐비티(10')를 형성한다. 이어서, 도 7을 참조하면, 예비 캐비티(10')에 의해 노출되는 코어 절연층(101)을 가공하여 상부 캐비티(10) 및 하부 캐비티(20)를 형성한다. 그 결과, 상부 캐비티(10) 및 하부 캐비티(20)를 포함하여, 전체적으로 단차를 구비하는 캐비티를 형성할 수 있다. 하부 캐비티(20)는 제1 하부 절연층(124)을 노출시킬 수 있다. 상부 캐비티(10)는 코어 절연층(101)의 상면에 위치하는 제1 상부 회로 패턴층(110a)의 일부분을 노출시킬 수 있다. 그 결과, 기판 구조물(100) 내에 상부 캐비티(10) 및 하부 캐비티(20)를 형성할 수 있다.
한편, 기판 구조물(100) 내에 상부 캐비티(10) 및 하부 캐비티(20)를 형성하는 방법은, 도 11 및 도 12에 도시되는 다른 실시 예의 방법을 따를 수 있다. 먼저, 도 11을 참조하면, 도 5와 관련하여 상술한 기판 구조물(100)의 제1 상부 절연층(122) 및 코어 절연층(101)을 가공하여 제1 하부 절연층(124)을 선택적으로 노출시키는 예비 캐비티(20')를 형성한다. 이어서, 도 12를 참조하면, 제1 예비 캐비티(20') 외부의 제1 상부 절연층(122)을 가공하여, 상부 캐비티(10) 및 하부 캐비티(20)를 형성한다.
도 6 및 도 7을 이용하여 설명한 상부 및 하부 캐비티(10, 20)를 형성하는 방법 또는 도 11 및 도 12를 이용하여 설명한 상부 및 하부 캐비티(10, 20)를 형성하는 방법에 있어서, 상부 캐비티(10)를 형성하는 단계는 코어 절연층(101)의 상기 상면 상에, 제1 상부 회로 패턴층(130a)의 일부분인 칩 접속 패드를 노출시키는 공정을 포함하여 진행될 수 있다. 또한, 하부 캐비티(20)를 형성하는 단계는 코어 절연층(101) 내부에 제1 칩(1000)의 수용 공간을 형성하는 공정을 포함하여 진행될 수 있다.
도 8을 참조하면, 도 7의 기판 구조물 또는 도 12의 기판 구조물에서, 하부 캐비티(20) 내부의 제1 하부 절연층(124) 상에 제1 칩 패드(1010, 1020)을 구비하는 제1 칩(1000)을 실장한다. 구체적으로, 제1 칩(1000) 중 제1 칩 패드(1010, 1020)가 배치되는 일 면과 반대쪽인 타 면을 제1 하부 절연층(124)와 접합시킨다. 일 실시 예에 있어서, 제1 칩(1000)의 상기 타면을 제1 하부 절연층(124)과 접합시키는 과정은 접착층을 이용하여 상기 타면과 제1 하부 절연층(124)을 서로 접착시키는 방법을 적용할 수 있다.
도 9을 참조하면, 한 쌍의 제2 칩(2000, 3000)을 준비한다. 제2 칩(2000, 3000)의 일 면 상에는 각각 제2 칩 패드(2010, 3010) 및 제2 칩 기판 접속 패드(2020, 3020)이 배치될 수 있다.
일 실시 예에서, 제2 칩(2000, 3000)의 제2 칩 패드(2010, 3010)와 제1 칩(1000)의 제1 칩 패드(1010)가 각각 서로 마주 보고, 제2 칩(2000, 3000)의 제2 칩 기판 접속 패드(2020, 3020)와 제1 상부 회로 패턴층(110a)의 일부분인 칩 접속 패드가 각각 서로 마주보도록, 제1 칩(1000)과 제2 칩(2000, 3000)을 배치한다. 이어서, 제2 칩 패드(2010, 3010)와 제1 칩 패드(1010)를 솔더 물질(150)에 의해 접합하고, 제2 칩 기판 접속 패드(2020, 3020)와 제1 상부 회로 패턴층(110a)의 상기 칩 접속 패드를 솔더 물질(150)에 의해 접합한다. 이어서, 하부 캐비티(20) 및 상부 캐비티(10)를 제1 몰드층(160)으로 매립한다. 이때, 제1 및 제2 칩(1000, 2000, 3000)이 제1 몰드층(160)에 의해 매몰될 수 있다.
도 9를 다시 참조하면, 제1 몰드층(160)의 형성 후에, 제1 몰드층(160)의 상면은 상부 솔더 레지스트 패턴층(140a)의 상면과 동일 평면에 위치하도록 제어될 수 있다.
상술한 공정을 통해, 하부 캐비티(20) 내부의 제1 하부 절연층(124) 상에 제1 칩 패드(1010)를 구비하는 제1 칩(1000)이 실장되고, 제1 칩(1000)의 상부에 제2 칩 패드(2010, 3010) 및 제2 칩 기판 접속 패드(2020, 3020)를 구비하는 제2 칩(2000, 3000)이 실장될 수 있다. 이때, 제2 칩 패드(2010, 3010)은 제1 칩 패드(1010)와 전기적으로 접속되고, 제2 칩 기판 접속 패드(2020, 3020)는 제1 상부 회로 패턴층(110a)과 전기적으로 접속될 수 있다.
도 10을 참조하면, 제3 칩 패드(4010)을 구비하는 제3 칩(4000)을 준비한다. 이어서, 제1 몰드층(160) 상에 제3 칩(4000)을 실장한다. 이때, 제3 칩(4000)의 제3 칩 패드(4010)와 제1 상부 절연층(122) 상의 칩 접속 패드를 전기적으로 접속한다. 제1 상부 절연층(122) 상의 칩 접속 패드는 제2 상부 회로 패턴층(130a)의 일부분 일 수 있다. 이어서, 제1 몰드층(160) 상에서 제3 칩(4000)을 덮는 제2 몰드층(180)을 형성한다.
한편, 하부 솔더 레지스트 패턴층(140b)에 의해 노출되는 제2 하부 회로 패턴층(130b) 상에 솔더볼과 같은 접속 구조물(190)을 형성한다.
상술한 공정을 통해, 본 출원의 일 실시 예에 따르는 적층 구조물을 형성할 수 있다.
도 13 및 도 14는 본 출원의 다른 실시 예에 따르는 적층 패키지의 제조 방법의 일 단계들을 개략적으로 나타내는 단면도이다. 도 13 및 도 14와 관련하여 설명하는 적층 패키지의 제조 방법은 제1 및 제2 칩의 실장 방법이, 도 2 내지 제12와 관련하여 상술한 적층 패키지의 제조 방법과 차별된다.
먼저, 도 1 내지 도 7과 관련하여 상술한 공정을 진행하여, 상부 캐비티(10) 및 하부 캐비티(20)가 형성된 기판 구조물(100)을 준비한다. 또한, 제1 칩(1000) 및 한 쌍의 제2 칩(2000, 3000)을 준비한다.
도 13을 참조하면, 본 실시 예에서는, 제1 칩(1000) 및 한 쌍의 제2 칩(2000, 3000)의 접합 공정을 진행한다. 도 9와 관련하여 상술한 방법을 적용하여, 제1 칩(1000)의 제1 칩 패드(1010, 1020)과 제2 칩(2000, 3000)의 제2 칩 패드(2010, 3010)을 솔더 물질(150)을 이용하여, 접합시킨다. 제2 칩(2000, 3000)의 제2 칩 기판 접속 패드(2020, 3020)은 미접합 상태를 유지한다.
도 14를 참조하면, 제1 칩(1000) 중 제1 칩 패드(1010, 1020)가 형성된 일 면의 반대쪽인 타 면을 접착층(미도시)을 이용하여 제1 하부 절연층(124)에 접합시킨다. 또한, 솔더 물질(150)을 이용하여, 제2 칩(2000, 3000)의 제2 칩 기판 접속 패드(2020, 3020)를 제1 상부 회로 패턴층(110a)의 일부분인 칩 접속 패드에 접합시킨다.
이후에는, 도 9와 관련하여 상술한 제1 몰드층(160)의 형성 공정을 진행하고, 도 10과 관련하여 상술한 후속 공정을 진행한다. 그 결과, 본 출원의 다른 실시 예에 따르는 적층 패키지를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 적층 패키지, 10: 상부 캐비티, 20: 하부 캐비티, 10' 20': 예비 캐비티,
101: 코어 절연층, 102a 102b: 구리층,
110a: 제1 상부 회로 패턴층, 110b: 제1 하부 회로 패턴층, 110c: 제1 관통 비아, 122: 제1 상부 절연층, 124: 제1 하부 절연층,
130a: 제2 상부 회로 패턴층, 130b: 제2 하부 회로 패턴층, 130c1: 제2 상부 관통 비아, 130c2: 제2 하부 관통 비아,
140a: 상부 솔더 레지스트 패턴층, 140b: 하부 솔더 레지스트 패턴층,
150: 솔더 물질, 160: 제1 몰드층, 180: 제2 몰드층, 190: 솔더 볼,
1000: 제1 칩, 1010 1020: 제1 칩 패드
2000 3000: 제2 칩, 2010 3010: 제2 칩 패드, 2020 3020: 제2 칩 기판 접속 패드,
4000: 제3 칩, 4010: 제3 칩 패드.

Claims (19)

  1. 내부에 하부 캐비티를 포함하는 코어 절연층;
    상기 코어 절연층의 상면 및 하면 상에 각각 배치되는 제1 상부 회로 패턴층 및 제1 하부 회로 패턴층;
    상기 코어 절연층의 상기 상면 상에서 상기 제1 상부 회로 패턴층을 커버하도록 배치되며, 상기 하부 캐비티 및 상기 코어 절연층의 일부분을 노출시키는 상부 캐비티를 내부에 구비하는 제1 상부 절연층;
    상기 코어 절연층의 상기 하면 상에서 상기 제1 하부 회로 패턴층을 각각 커버하는 제1 하부 절연층;
    상기 하부 캐비티 내부에 배치되고 제1 칩 패드를 구비하는 제1 칩; 및
    상기 상부 캐비티 내부에서 상기 제1 칩의 상부에 배치되고 제2 칩 패드 및 제2 칩 기판 접속 패드를 구비하는 제2 칩을 포함하고,
    상기 제1 칩 및 상기 제2 칩은 상기 제1 및 제2 칩 패드를 이용하여 서로 전기적으로 접속하되,
    상기 제1 및 제2 칩 패드는 서로 마주보도록 배치되는
    적층 패키지.
  2. 제1 항에 있어서,
    상기 하부 캐비티는 상기 코어 절연층을 관통하도록 배치되며,
    상기 상부 캐비티는 상기 제1 상부 절연층을 관통하도록 배치되는
    적층 패키지.
  3. 제2 항에 있어서,
    상기 상부 캐비티의 폭은 상기 하부 캐비티의 폭보다 큰
    적층 패키지.
  4. 제1 항에 있어서,
    상기 제2 칩 기판 접속 패드는 상기 제1 상부 회로 패턴층과 전기적으로 접속하는
    적층 패키지.
  5. 제1 항에 있어서,
    상기 제2 칩 패드는 상기 제1 칩 패드와 솔더 물질을 통해 접합하고,
    상기 제2 칩 기판 접속 패드는 상기 제1 상부 회로 패턴층의 일부분인 칩 접속 패드와 솔더 물질을 통해 접합하는
    적층 패키지.
  6. 제1 항에 있어서,
    상기 하부 및 상부 캐비티의 상부에 배치되는 제3 칩을 더 포함하되,
    상기 제3 칩은 상기 제1 상부 절연층 상에 배치되는 제2 상부 회로 패턴층의 일부분인 칩 접속 패드와 전기적으로 접속하는
    적층 패키지.
  7. 제6 항에 있어서,
    상기 하부 및 상부 캐비티 내부에 배치되어 상기 제1 및 제2 칩을 매립시키는 제1 몰드층;
    상기 제1 몰드층 상에서 상기 제3 칩을 매립시키는 제2 몰드층을 더 포함하는
    적층 패키지.
  8. 제1 항에 있어서,
    상기 제1 상부 절연층 상에 배치되는 제2 상부 회로 패턴층;
    상기 제1 하부 절연층 상에 배치되는 제2 하부 회로 패턴층;
    상기 제1 상부 절연층 상에서 상기 제2 상부 회로 패턴층을 선택적으로 덮는 상부 솔더 레지스트 패턴층; 및
    상기 제1 하부 절연층 상에서 상기 제2 하부 회로 패턴층을 선택적으로 덮는 하부 솔더 레지스트 패턴층을 더 포함하는
    적층 패키지.
  9. 제8 항에 있어서,
    상기 코어 절연층의 내부에서 상기 제1 상부 회로 패턴층 및 상기 제1 하부 회로 패턴층을 전기적으로 연결하는 제1 관통 비아;
    상기 제1 상부 절연층의 내부에서 상기 제1 상부 회로 패턴층과 상기 제2 상부 회로 패턴층을 전기적으로 연결하는 제2 상부 관통 비아; 및
    상기 제1 하부 절연층의 내부에서 상기 제1 하부 회로 패턴층과 상기 제2 하부 회로 패턴층을 전기적으로 연결하는 제2 하부 관통 비아를 더 포함하는
    적층 패키지.
  10. (a) 상면 상에 제1 상부 회로 패턴층 및 하면 상에 제1 하부 회로 패턴층이 배치된 코어 절연층, 상기 코어 절연층의 상면 상에서 상기 제1 상부 회로 패턴층을 커버하는 제1 상부 절연층, 및 상기 코어 절연층의 하면 상에서 상기 제1 하부 회로 패턴층을 커버하는 제1 하부 절연층을 포함하는 기판 구조물을 준비하는 단계;
    (b) 상기 제1 상부 절연층 및 상기 코어 절연층을 가공하여, 상기 코어 절연층을 선택적으로 노출시키는 상부 캐비티와 상기 상부 캐비티 내부에서 상기 제1 하부 절연층을 선택적으로 노출시키는 하부 캐비티를 형성하는 단계;
    (c) 상기 하부 캐비티 내부의 상기 제1 하부 절연층 상에 제1 칩 패드를 구비하는 제1 칩을 실장하고, 상기 제1 칩의 상부에 제2 칩 패드 및 제2 칩 기판 접속 패드를 구비하는 제2 칩을 실장하는 단계를 포함하되,
    상기 제2 칩을 실장하는 단계는, 상기 제2 칩 패드를 상기 제1 칩 패드와 전기적으로 접속시키고, 상기 제2 칩 기판 접속 패드를 상기 제1 상부 회로 패턴층과 전기적으로 접속시키는 과정을 포함하는
    적층 패키지의 제조 방법.
  11. 제10 항에 있어서,
    (a) 단계는
    상기 코어 절연층, 및 상기 절연코어층의 상기 상면 및 상기 하면 상에 상기 제1 상부 회로 패턴층 및 상기 제1 하부 회로 패턴층을 형성하는 단계;
    상기 코어 절연층의 내부를 관통하여 상기 제1 상부 회로 패턴층 및 상기 제1 하부 회로 패턴층을 연결하는 제1 관통 비아를 형성하는 단계;
    상기 코어 절연층의 상기 상면 상에서 상기 제1 상부 회로 패턴층을 커버하는 제1 상부 절연층을 형성하고, 상기 코어 절연층의 상기 하면 상에서 상기 제1 하부 회로 패턴층을 커버하는 제1 하부 절연층을 형성하는 단계;
    상기 제1 상부 절연층 상에 제2 상부 회로 패턴층을 형성하고, 상기 제1 하부 절연층 상에 제2 하부 회로 패턴층을 형성하는 단계;
    상기 제1 상부 절연층을 관통하여 상기 제1 상부 회로 패턴층과 상기 제2 상부 회로 패턴층을 전기적으로 연결하는 제2 상부 관통 비아를 형성하고, 상기 제1 하부 절연층을 관통하여 상기 제1 하부 회로 패턴층과 상기 제2 하부 회로 패턴층을 전기적으로 연결하는 제2 하부 관통 비아를 형성하는 단계;
    상기 제1 상부 절연층 상에서 상기 제2 상부 회로 패턴층을 선택적으로 커버하는 상부 솔더 레지스트 패턴층을 형성하고, 상기 제1 하부 절연층 상에서 상기 제2 하부 회로 패턴층을 선택적으로 커버하는 하부 솔더 레지스트 패턴층을 형성하는 단계를 더 포함하는
    적층 패키지의 제조 방법.
  12. 제10 항에 있어서,
    (b) 단계는
    상기 제1 상부 절연층을 가공하여 상기 코어 절연층을 선택적으로 노출시키는 예비 캐비티를 형성하는 단계; 및
    상기 예비 캐비티에 의해 노출되는 상기 코어 절연층을 가공하여 상기 상부 및 하부 캐비티를 형성하는 단계를 포함하는
    적층 패키지의 제조 방법.
  13. 제10 항에 있어서,
    (b) 단계는
    상기 제1 상부 절연층 및 상기 코어 절연층을 가공하여 상기 제1 하부 절연층을 선택적으로 노출시키는 예비 캐비티를 형성하는 단계; 및
    상기 제1 예비 캐비티 외부의 상기 제1 상부 절연층을 가공하여, 상기 상부 및 하부 캐비티를 형성하는 단계를 포함하는
    적층 패키지의 제조 방법.
  14. 제12 항 또는 제13 항에 있어서,
    상기 상부 캐비티를 형성하는 단계는
    상기 코어 절연층의 상기 상면 상에, 상기 제1 상부 회로 패턴층의 일부분인 칩 접속 패드를 노출시키는 단계를 포함하는
    적층 패키지의 제조 방법.
  15. 제12 항 또는 제13 항에 있어서,
    상기 하부 캐비티를 형성하는 단계는
    상기 코어 절연층 내부에 상기 제1 칩의 수용 공간을 형성하는 단계를 포함하는
    적층 패키지의 제조 방법.
  16. 제10 항에 있어서,
    (c) 단계는
    상기 제1 칩 중 상기 제1 칩 패드가 배치되는 일 면과 반대쪽인 타 면을 상기 제1 하부 절연층과 접합시키는 단계;
    상기 제2 칩의 상기 제2 칩 패드와 상기 제1 칩의 상기 제1 칩 패드가 서로 마주 보고, 상기 제2 칩의 상기 제2 칩 기판 접속 패드와 상기 제1 상부 회로 패턴층의 칩 접속 패드가 서로 마주보도록, 상기 제1 칩과 상기 제2 칩을 배치하는 단계;
    상기 제2 칩 패드와 상기 제1 칩 패드를 솔더 물질에 의해 접합하고, 상기 제2 칩 기판 접속 패드와 상기 제1 상부 회로 패턴층의 칩 접속 패드를 솔더 물질에 의해 접합하는 단계를 포함하는
    적층 패키지의 제조 방법.
  17. 제10 항에 있어서,
    (d) 상기 하부 캐비티 및 상기 상부 캐비티를 제1 몰드층에 의해 매립하는 단계를 더 포함하는
    적층 패키지의 제조 방법.
  18. 제17 항에 있어서,
    (e) 상기 제1 몰드층 상에 제3 칩을 실장하는 단계를 더 포함하되,
    상기 제3 칩을 실장하는 단계는 상기 제3 칩의 제3 칩 패드와 상기 제1 상부 절연층 상의 칩 접속 패드를 전기적으로 접속하는 단계를 포함하는
    적층 패키지의 제조 방법.
  19. 제18 항에 있어서,
    (f) 상기 제1 몰드층 상에서 상기 제3 칩을 덮는 제2 몰드층을 형성하는 단계를 더 포함하는
    적층 패키지의 제조 방법.
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