TWI490959B - 半導體封裝結構及其製作方法 - Google Patents

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Description

半導體封裝結構及其製作方法
本發明是有關於一種半導體元件及其製作方法，且特別是有關於一種半導體封裝結構及其製作方法。
晶片封裝的目的在於保護裸露的晶片、降低晶片接點的密度及提供晶片良好的散熱。當晶片的接點數不斷地增加，而晶片的面積卻越來越小的情況下，勢必難以將晶片所有的接點以面矩陣的方式重新分佈於晶片的表面，即使晶片表面容納得下所有的接點，也將造成接點之間的間距過小，而影響後續銲接銲球時的電性可靠度。
因此，習知技術提出了可先利用封裝膠體封裝晶片來增加晶片的面積，其中晶片的主動表面與封裝膠體的底面暴露於外。之後，再於晶片的主動表面以及封裝膠體的底面上形成重配置線路層，並在重配置線路層的接點上分別形成銲球，來作為晶片與外界接點相電性連接的媒介。也就是說，晶片的主動表面與銲球是位於同一平面上。由於封裝時易產生溢膠的現象，而導致封裝膠體延伸至晶片的部分主動表面上，進而提高產品不良率，也正因此該封裝膠體會污染晶片主動面，故該種封裝方式無法應用於CMOS晶片。
再者，由於習知是透過封裝膠體封裝晶片來增加晶片的面積之設計，但其重配置線路層僅位於晶片的主動表面及位於同一方向之封裝膠體的表面上，因此無法透過堆疊的形式來堆疊晶片。也就是說，上述之方式亦無法利用垂直堆疊的方式將多個半導體元件(例如是晶片)封裝於同一封裝結構中。故，如何有效縮小多個堆疊晶片之封裝結構的厚度與尺寸，同時兼顧封裝結構的電性可靠度，已成為亟待解決的課題。
本發明提供一種半導體封裝結構，其具有較佳可靠度與較小的封裝厚度。
本發明提供一種半導體封裝結構的製作方法，用以製作上述之半導體封裝結構。
本發明提出一種半導體封裝結構的製作方法，其包括下述步驟。提供一第一介電層。第一介電層具有多個貫孔。提供一第二介電層。第二介電層具有多個導電通孔以及一晶片容納開口。將第二介電層壓合於第一介電層上，其中導電通孔對應貫孔設置，且晶片容納開口暴露出第一介電層的部分區域。將一晶片配置於晶片容納開口中，並使晶片貼附於晶片容納開口所暴露出的第一介電層上。晶片具有彼此相對的一主動表面以及一背面，而晶片的背面貼附於第一介電層上。於第二介電層上形成一重配置線路層，其中部分重配置線路層從第二介電層延伸至晶片之主動表面與導電通孔上，以使晶片透過部分重配置線路層與導電通孔電性連接。於第一介電層上形成多個銲球，其中銲球位於貫孔內，且銲球透過導電通孔以及重配置線路層而與晶片電性連接。
在本發明之一實施例中，上述之半導體封裝結構的製作方法，更包括：在提供第一介電層之前，提供一第一承載板，並將第一介電層配置於第一承載板上；以及在形成重配置線路層之後，移除第一承載板。
在本發明之一實施例中，上述之半導體封裝結構的製作方法，更包括：在第一介電層上形成銲球之前，提供一第二承載板，並將相互結合的第一介電層與第二介電層轉移至第二承載板上，以使晶片位於第一介電層與第二承載板之間；以及在形成銲球之後，移除第二承載板。
在本發明之一實施例中，上述之半導體封裝結構的製作方法，更包括：在將第二介電層結合於第一介電層上之前，於第一介電層上形成一黏著層，在第二介電層壓合於第一介電層上之後，晶片容納開口暴露出部分黏著層，且晶片透過黏著層貼附於第一介電層上。
在本發明之一實施例中，上述之半導體封裝結構的製作方法，更包括：在第一介電層上形成銲球之前，移除位於貫孔內的黏著層。
在本發明之一實施例中，上述移除位於貫孔內的黏著層的方法包括電漿灰化(plasma ashing)。
在本發明之一實施例中，上述將第二介電層壓合於第一介電層上的方法包括熱壓合法。
在本發明之一實施例中，上述之每一貫孔的孔徑大於每一導電通孔的孔徑。
在本發明之一實施例中，上述之第二介電層的厚度大於第一介電層的厚度。
在本發明之一實施例中，上述之形成貫孔以及晶片容納開口的方法包括雷射鑽孔法、機械鑽孔法或衝壓法。
在本發明之一實施例中，上述之半導體封裝結構的製作方法，更包括：在第一介電層上形成銲球之前，於貫孔中塗佈一助銲劑。
本發明還提出一種半導體封裝結構，其包括一第一介電層、一第二介電層、一晶片、一重配置線路層以及多個銲球。第一介電層具有多個貫孔。第二介電層疊置於第一介電層上。第二介電層具有多個導電通孔以及一晶片容納開口，其中導電通孔對應貫孔設置，且晶片容納開口暴露出第一介電層的部分區域。晶片配置於晶片容納開口中，且位於晶片容納開口所暴露出的第一介電層上。晶片具有彼此相對的一主動表面以及一背面，且晶片的背面貼附於第一介電層上。重配置線路層配置於第二介電層上，且延伸至晶片的主動面與導電通孔上，其中晶片透過部分重配置線路層與導電通孔電性連接。銲球配置於第一介電層上之貫孔內，其中銲球透過導電通孔與重配置線路層而與晶片電性連接。
在本發明之一實施例中，上述之半導體封裝結構更包括一黏著層，配置於第一介電層與第二介電層之間以及第一介電層之晶片容納開口與晶片之間。第二介電層與晶片透過黏著層貼附於第一介電層上。
在本發明之一實施例中，上述之每一貫孔的孔徑大於每一導電通孔的孔徑。
在本發明之一實施例中，上述之第二介電層的厚度大於第一介電層的厚度。
在本發明之一實施例中，上述之第一介電層的厚度小於等於50微米，而第二介電層的厚度小於等於100微米。
基於上述，由於本發明利用壓合第一介電層與第二介電層的方式，以透過第二介電層的導電通孔來連接重配置線路層與晶片以及透過第二介電層的導電通孔及重配置線路層來連接晶片與銲球，其中銲球配置於第一介電層的貫孔內。因此，本發明之半導體封裝結構的設計可具有較小的封裝厚度，且可採用立體堆疊的方式來堆疊多個半導體封裝結構，以透過導電通孔、重配置線路層與銲球的設計來縮短多個半導體封裝結構之間之訊號傳輸的路徑長度以及可增加電性可靠度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1F為本發明之一實施例之一種半導體封裝結構的製作方法的剖面示意圖。請先參考圖1A，本實施例的半導體封裝結構的製作方法包括以下步驟。首先，提供一第一承載板10與一第一介電層110，其中第一介電層110配置於第一承載板10上，且第一介電層110具有多個貫孔112。在本實施例中，第一介電層110的材質例如是雙順丁烯二酸醯亞胺(Bismaleimide-Triazine,BT)樹脂，而形成貫孔112的方式例如是雷射鑽孔法、機械鑽孔法或衝壓法。在此必須說明的是，當第一介電層110的硬度較高足以作為一支撐層使用時，亦可省略第一承載板10。也就是說，使用者可選擇性地採用第一承載板10。
接著，請再參考圖1A，於第一介電層110上形成一黏著層160，其中黏著層160並未配置於貫孔112內。
接著，請參考圖1B，提供一第二介電層120，其中第二介電層120具有多個導電通孔122以及一晶片容納開口124。其中，形成晶片容納開口124的方法例如是雷射鑽孔法、機械鑽孔法或衝壓法。接著，並將第二介電層120壓合於第一介電層110上，其中導電通孔122對應貫孔112設置，且晶片容納開口124暴露出位於第一介電層110的部分區域上的黏著層160。
特別是，在本實施例中，每一貫孔112的孔徑大於每一導電通孔122的孔徑，且第二介電層120的厚度例如是大於第一介電層110的厚度。其中，第一介電層110的厚度例如是小於等於50微米，而第二介電層120的厚度例如是小於等於100微米。需說明的是，本實施例將第二介電層120壓合於第一介電層110上的方法例如是熱壓合法。因此，當第二介電層120壓合於第一介電層110上時，位於第一介電層110上的部分黏著層160會因第一介電層110與第二介電層120間之壓合而溢流至貫孔112內，並於加熱之同時固化，以結合第一介電層110及第二介電層120。
接著，請參考圖1C，將一晶片130配置於第二介電層120的晶片容納開口124中，並使晶片130貼附於晶片容納開口124所暴露出之位於第一介電層110上的黏著層160，且晶片130透過黏著層160貼附於第一介電層110上。詳細來說，晶片130具有彼此相對的一主動表面132與一背面134以及多個位於主動表面132的銲墊136，其中晶片130的背面134貼附於位於第一介電層110上的黏著層160上。於此，當晶片130配置於晶片容納開口124中時，部分黏著層160從晶片130的背面132溢流至晶片130的周圍表面，但並不以此為限。
接著，請參考圖1D，於第二介電層120上形成一重配置線路層140，其中部分重配置線路層140從第二介電層120延伸至晶片130之主動表面132與導電通孔122上，以使位於晶片130之主動表面132的銲墊136透過部分重配置線路層140與導電通孔122電性連接。
然後，請參考圖1E，移除第一承載板10，並提供一第二承載板20，接著並將相互結合的第一介電層110與第二介電層120及晶片130轉移至第二承載板20上。於此，具重配置線路層140的表面與第二承載板20接觸。
之後，請參考圖1F，移除位於第一介電層110之貫孔112內的黏著層160，其中移除位於貫孔112內的黏著層160的方法例如是電漿灰化(plasma ashing)。接著，並於第一介電層110上形成多個銲球150，其中銲球150位於貫孔112內，且銲球150透過導電通孔122以及重配置線路層140而與晶片130電性連接。需說明的是，為了增加銲球150與貫孔112的吸附力，亦可於形成銲球150之前，請再參考圖1E，於貫孔112中先塗佈一助銲劑170a，而位於導電通孔122表面，以於迴銲時提供銲球150成型。請參考圖1F，助銲劑170a於回銲後轉換成一層薄薄的殘留物，例如為油漬。最後，移除第二承載板20，以暴露出重配置線路層140，而完成半導體封裝結構100的製作。
在結構上，請再參考圖1F，本實施例之半導體封裝結構100包括第一介電層110、第二介電層120、晶片130、重配置線路層140、銲球150以及黏著層160。第一介電層110具有貫孔112。第二介電層120透過黏著層160疊置於第一介電層110上，且第二介電層120具有導電通孔122以及晶片容納開口124，其中導電通孔122對應貫孔112設置，且晶片容納開口124暴露出第一介電層110的部分區域。在本實施例中，每一貫孔112的孔徑大於每一導電通孔122的孔徑，且第二介電層120的厚度大於第一介電層110的厚度，其中第一介電層110的厚度例如是小於等於50微米，而第二介電層120的厚度例如是小於等於100微米。晶片130配置於晶片容納開口124中，且位於晶片容納開口124所暴露出之位於第一介電層110上的黏著層160上。晶片130具有彼此相對的主動表面132以及背面134，且晶片130的背面134透過黏著層160貼附於第一介電層110上。重配置線路層140配置於第二介電層120上，且延伸至晶片130的主動面132與導電通孔122上，其中晶片130透過部分重配置線路層140與導電通孔122電性連接。銲球150配置於貫孔112內，其中銲球150透過導電通孔122與重配置線路層140而與晶片130電性連接。此外，為了增加銲球150與貫孔112的吸附力，亦可先於貫孔112中塗佈助銲劑170a(請參考圖1E)，此助銲劑170a於回銲後會轉換成一層薄薄的殘留物170，例如是油漬，而後再將銲球150配置於貫孔112內，但並不以此為限。
由於本實施是利用熱壓合第一介電層110與第二介電層120的方式，以透過第二介電層120的導電通孔122來連接重配置線路層140與晶片130，以及透過第二介電層120的導電通孔122及重配置線路層140來連接晶片130與銲球150。也就是說，本實施例之晶片130的主動表面132與銲球150是分別配置於不同的相對平面上，且銲球150位於第一介電層110的貫孔112內。因此，本實施例可透過第二介電層120之導電通孔122、晶片130及重配置線路層140的配置設計，而使半導體封裝結構100具有較小的封裝厚度。再者，由於本實施例之半導體封裝結構100的設計是使晶片130的主動表面132與銲球150分別配置於彼此相對之不同平面上，因此可增加晶片130種類及封裝上的選擇性，於本實施例中，晶片130例如可為一CMOS晶片。
圖2繪示為多個圖1F之半導體封裝結構所堆疊成之半導體封裝堆疊的剖面示意圖。請參考圖2，堆疊時，一半導體封裝結構100的銲球150是連接於另一半導體封裝結構100的重配置線路層140上。因此，一半導體封裝結構100的銲球150可透過其第二介電層120的導電通孔122及重配置線路層140來電性連接至另一半導體封裝結構100的銲球150。如此一來，透過導電通孔122、重配置線路層140以及銲球150配置位置的設計，可有效縮短半導體封裝結構100之間之訊號傳輸的路徑長度，以提升元件之間訊號傳輸的速度及電性可靠度。
綜上所述，由於本發明利用熱壓合第一介電層與第二介電層的方式，以透過第二介電層的導電通孔來連接重配置線路層與晶片以及透過第二介電層的導電通孔及重配置線路層來連接晶片與銲球，其中銲球配置於第一介電層的貫孔內。因此，本發明之半導體封裝結構的設計可具有較小的封裝厚度，且可採用立體堆疊的方式來堆疊多個半導體封裝結構，以透過導電通孔、重配置線路層以及銲球的設計來縮短多個半導體封裝結構之間之訊號傳輸的路徑長度以及可增加電性可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．第一承載板
20．．．第二承載板
100．．．半導體封裝結構
110．．．第一介電層
112．．．貫孔
120．．．第二介電層
122．．．導電通孔
124．．．晶片容納開口
130．．．晶片
132．．．主動表面
134．．．背面
140．．．重配置線路層
150．．．銲球
160．．．黏著層
170a．．．助銲劑
170．．．殘留物
圖1A至圖1F為本發明之一實施例之一種半導體封裝結構的製作方法的剖面示意圖。
圖2繪示為多個圖1F之半導體封裝結構所堆疊成之半導體封裝堆疊的剖面示意圖。
100．．．半導體封裝結構
110．．．第一介電層
112．．．貫孔
120．．．第二介電層
122．．．導電通孔
124．．．晶片容納開口
130．．．晶片
132．．．主動表面
134．．．背面
136．．．銲墊
140．．．重配置線路層
150．．．銲球
160．．．黏著層
170．．．殘留物

Claims (16)

  1. 一種半導體封裝結構的製作方法，包括：提供一第一介電層，該第一介電層具有多個貫孔；提供一第二介電層，該第二介電層具有多個導電通孔以及一晶片容納開口，其中該些導電通孔穿過該第二介電層；將該第二介電層壓合於該第一介電層上，其中該第二介電層直接貼附於該第一介電層，該些導電通孔對應該些貫孔設置，且該晶片容納開口暴露出該第一介電層的部分區域；將一晶片配置於該晶片容納開口中，並使該晶片貼附於該晶片容納開口所暴露出的該第一介電層的一第一表面上，其中該晶片具有彼此相對的一主動表面以及一背面，該晶片的該背面貼附於該第一介電層上；於該第二介電層上形成一重配置線路層，其中部分該重配置線路層從該第二介電層延伸至該晶片之該主動表面與該些導電通孔上，以使該晶片透過部分該重配置線路層與該些導電通孔電性連接；以及於該第一介電層的一第二表面上形成多個銲球，其中該第一介電層的該第一表面與該第二表面相對，該些銲球位於該些貫孔內，且該些銲球的一部分在一迴焊製程中填充於該些導電通孔，以透過該些導電通孔以及該重配置線路層而與該晶片電性連接。
  2. 如申請專利範圍第1項所述之半導體封裝結構的 製作方法，更包括：在提供該第一介電層之前，提供一第一承載板，並將該第一介電層配置於該第一承載板上；以及在形成該重配置線路層之後，移除該第一承載板。
  3. 如申請專利範圍第2項所述之半導體封裝結構的製作方法，更包括：在該第一介電層上形成該些銲球之前，提供一第二承載板，並將相互壓合的該第一介電層與該第二介電層轉移至該第二承載板上，以使晶片位於該第一介電層與該第二承載板之間；以及在形成該些銲球之後，移除該第二承載板。
  4. 如申請專利範圍第1項所述之半導體封裝結構的製作方法，更包括：在將該第二介電層壓合於該第一介電層上之前，於該第一介電層上形成一黏著層，在該第二介電層壓合於該第一介電層上之後，該晶片容納開口暴露出部分該黏著層，且該晶片透過該黏著層貼附於該第一介電層上。
  5. 如申請專利範圍第4項所述之半導體封裝結構的製作方法，更包括：在該第一介電層上形成該些銲球之前，移除位於該些貫孔內的該黏著層。
  6. 如申請專利範圍第5項所述之半導體封裝結構的製作方法，其中移除位於該些貫孔內的該黏著層的方法包括電漿灰化(plasma ashing)。
  7. 如申請專利範圍第1項所述之半導體封裝結構的製作方法，其中將該第二介電層壓合於該第一介電層上的方法包括熱壓合法。
  8. 如申請專利範圍第1項所述之半導體封裝結構的製作方法，其中各該貫孔的孔徑大於各該導電通孔的孔徑。
  9. 如申請專利範圍第1項所述之半導體封裝結構的製作方法，其中該第二介電層的厚度大於該第一介電層的厚度。
  10. 如申請專利範圍第1項所述之半導體封裝結構的製作方法，其中形成該些貫孔以及該晶片容納開口的方法包括雷射鑽孔法、機械鑽孔法或衝壓法。
  11. 如申請專利範圍第1項所述之半導體封裝結構的製作方法，更包括：在該第一介電層上形成該些銲球之前，於該些貫孔中塗佈一助銲劑。
  12. 一種半導體封裝結構，包括：一第一介電層，具有多個貫孔；一第二介電層，疊置於該第一介電層上，該第二介電層具有多個導電通孔以及一晶片容納開口，其中該第二介電層直接貼附於該第一介電層，該些導電通孔穿過該第二介電層，該些導電通孔對應該些貫孔設置，且該晶片容納開口暴露出該第一介電層的部分區域；一晶片，配置於該晶片容納開口中，且位於該晶片容納開口所暴露出的該第一介電層的一第一表面上，該晶片 具有彼此相對的一主動表面以及一背面，該晶片的該背面貼附於該第一介電層上；一重配置線路層，配置於該第二介電層上，且延伸至該晶片的該主動面與該些導電通孔上，其中該晶片透過部分該重配置線路層與該些導電通孔電性連接；以及多個銲球，配置於該第一介電層的一第二表面上之該些貫孔內，其中該第一介電層的該第一表面與該第二表面相對，該些銲球的一部分填充於該些導電通孔，以透過該些導電通孔與該重配置線路層而與該晶片電性連接。
  13. 如申請專利範圍第12項所述之半導體封裝結構，更包括一黏著層，配置於該第一介電層與該第二介電層之間以及該第一介電層之該晶片容納開口與該晶片之間，該第二介電層與該晶片透過該黏著層貼附於該第一介電層上。
  14. 如申請專利範圍第12項所述之半導體封裝結構，其中各該貫孔的孔徑大於各該導電通孔的孔徑。
  15. 如申請專利範圍第12項所述之半導體封裝結構，其中該第二介電層的厚度大於該第一介電層的厚度。
  16. 如申請專利範圍第15項所述之半導體封裝結構，其中該第一介電層的厚度小於等於50微米，而該第二介電層的厚度小於等於100微米。
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