JPH0346352A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータを用いたＡＳＩＣ（特定用途向は集積回路）
に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１４図に示すような技術がある。この
技術では、ＣＰＵ　（中央演算処理装置）コア２０１、
ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　（ラ
ンダムアクセスメモリ）２０３、Ｉ／Ｆ回路（インター
フェイス回路）２０４、タイマ２０５、Ｉ１０ポート（
人出力ポート）２０６およびバス２０７を含む１チップ
マイクロコンピユータ２０８内に、ユーザのシステムに
特有なロジック回路２０９が組込まれ、１チップ上にこ
れらが集積化される。第１４図に示すように、ロジック
回路２０９は、マイクロコンピュータ２０８内のバス２
０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１５図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チップ化するために必要な新たなパッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のパッド３０５、ロジック回路３０２上のパッド３０
６および新たに設けられたパッド３０４間に配線が設け
られてそれらが１チップ化される。

これらの技術によ′ると、汎用のマイクロコンピュータ
とユーザに特有のロジック回路とが１チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第１４図に示される技術においては、１チップ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
時間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのテストプログラム、ソフトウェア開発・デバッグ用
ツール等を新たに開発しなければならない。

一方、第１５図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ３０１゜３０２上にパッド３０
５，３０６や入出力回路３０７．３０８などがイｆ在す
る。そのため、パッド、ドライバ回路等が重複し、無駄
が生じるとともに、チップサイズが大きくなる。また、
マイクロコンピュータチップ３０１とロジック回路チッ
プ３０２とを電気的に分離することができないので、マ
イクロコンピュータチップ用またはロジック回路チップ
用に既に開発されているテストプログラム、ソフトウェ
ア開発・デバッグ用ツール等を使用することができない
。したがって、それらのテストプログラム、ソフトウェ
ア開発・デバッグ用ツール等を新たに開発しなければな
らない。

この発明の目的は、マイコンコアＡＳＩＣを短時間に少
ない開発労力およびコストで実現することが可能であり
、かつ誤動作が防止された半導体集積回路装置を提供す
ることである。

［課題を解決するための手段］ 第１の発明にかかる半導体集積回路装置は、１チップ上
に形成される半導体集積回路装置であって、中央演算処
理装置および：ｃ！憶装置を含むマイクロコンピュータ
コア、マイクロコンピュータコアにより制御される論理
回路部、」（用周辺回路、制御手段、および大電流出力
回路を備える。

共用周辺回路は、パッドおよびドライバ手段を含み、マ
イクロコンピュータコアおよび論理回路部に対して信号
を人力または出力する。制御手段は、マイクロコンピュ
ータコアおよび論理回路部を共用周辺回路に選択的に結
合させる。大電流出力回路は、大電流を流すことができ
るドライバ手段を含み、マイクロコンピュータコアまた
は論理回路部からの信号を出力する。大電流出力回路は
、論理回路部に関してマイクロコンピュータコアとは反
対側に配置される。

第２の発明にかかる半導体集積回路装置は、１チップ上
に形成される半導体集積回路装置であって、マイクロコ
ンピュータコア、論理回路部、共用周辺回路、制御手段
および大電流出力回路を備え、さらに第１の電源電位供
給部および第２の電源電位供給部を備える。

第１の電源電位供給部は、所定の電源電位を受け、マイ
クロコンピュータコア、論理回路部および共用周辺回路
にその電源電位を供給する。第２の電源電位供給部は、
第１の電源電位供給部とは別個に設けられ、所定の電源
電位を受け、大電流出力回路のドライバ手段にその電源
電位を供給する。

［作用コ 通常の動作時には、共用周辺回路がマイクロコンピュー
タコアおよび論理回路部に共通に用いられ、この共用周
辺回路を介してマイクロコンピュータコアおよび論理回
路部に対して信号が入出力される。また、大電流出力回
路を介してマイクロコンピュータコアまたは論理回路部
からの信号が出力される。

マイクロコンピュータコアのテスト時には、マイクロコ
ンピュータコアのみが共用周辺回路に結合され、この共
用周辺回路を介してテストのための信号が入出力される
。一方、論理回路部のテスト時には、論理回路部のみが
共用周辺回路に結合され、この共用周辺回路を介してテ
ストのための信号が人出力される。

このように、マイクロコンピュータコアおよび論理回路
部を個々にテストすることができるので、汎用のマイク
ロコンピュータおよび論理回路のために既に開発されて
いるテストプログラムおよびソフトウェア開発・デバッ
グ用ツールなどを使用することができる。

また、パッドやドライバ手段が、マイクロコンピュータ
コアおよび論理凹路部内には含まれず、共用周辺回路に
含まれているので、従来例に比べてチップサイズが小さ
くなる。さらに、マイクロコンピュータコアのレイアウ
トを変更および追加することなく、論理回路部を仕様に
合わせて設計することができる。

大電流出力回路内のドライバ手段により大電流が流され
ると、電源型αが変動する。しかし、第１の発明にかか
る半導体集積回路装置においては、大電流出力回路が論
理回路部に関してマイクロコンピュータコアとは反対側
に配置されているので、大電流出力回路における電源電
位の変動がマイクロコンピュータコアまで伝達されない
。

また、第２の発明にかかる半導体集積回路・装置におい
ては、大電流出力回路に電源電位を与える電源電位供給
部がマイクロコンピュータコアなどに電源電位を与える
電源電位供給部から分離されているので、大電流出力回
路における電源電位の変動がマイクロコンピュータコア
に伝達されない。

したがって、電源電位の変動に基づくマイクロコンピュ
ータコアの誤動作が防止される。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図はこの発明の一実施例による半導体集積回路装置
の概略構成を示す平面図である。半導体チップ１上にマ
イクロコンピュータコア（またはマイクロコントロール
ユニットコア；以下、マイコンコアと呼ぶ）２およびラ
ンダムロジック回路３が設けられている。半導体チップ
１上の周縁部には共通共用端子回路４、選択共用端子回
路５、マイコンコア用の専用端子回路６、ランダムロジ
ック回路用の専用端子回路７および大電流出力端子回路
１０が設けられている。大電流出力端子１ｔＪＪ路１０
は、ランダムロジック回路３に関してマイクロコンピュ
ータコア２とは反対側に配置されている。また、半導体
チップ１上にモード設定信号発生回路８およびモード信
号入力回路９が設けられている。

半導体チップ１上の周縁部に沿って電源線ＬＶおよび接
地１１ＬＧが形成されている。電源１１ＬＶの所定の箇
所に電源用バッドＰｖが設けられ、接地線ＬＧの所定箇
所に接地用パッドＰＣが設けられている。電源用バッド
Ｐｖおよび電源線ＬＶを介して半導体チップ１上の回路
に電源電位ＶＣＣが与えられ、接地用パッドＰＣおよび
接地線ＬＧを介して半導体チップｌ上の回路に接地電位
が与えられる。

第２図に示すように、マイコンコア２は、ＣＰＵコア２
１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイマ
２５、Ｉ１０ポート２６およびバス２７を含み、人出力
ドライバ、パッドなどからなる入出力回路を含まない。

ランダムロジック回路３は、種々のゲート、カウンタ、
フリップフロップなどから構成される論理回路であり、
特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択ノ（用端チ回
路５は、通常はマイコンコア２およびランダムロジック
回路３のいずれか一方に固定的に結合され、テスト時に
はマイコンコア２またはランダムロジック回路３に選択
的に結合される。専用端子回路６はマイコンコア２のみ
に固定的に結合され、専用端子回路７はランダムロジッ
ク回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および選択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
」（相端子回路５も同様に切換回路５１および入出力回
路５２からなる。切換回路４１は、信号線ＬＭによりマ
イコンコア２に接続されかつ信号線ＬＲによりランダム
ロジック回路３に接続されている。切換回路５１も同様
に、信号線ＬＭによりマイコンコア２に接続されかつ信
号線ＬＲによりランダムロジック回路３に接続されてい
る。また、切換回路４１および！２換回路５１には、信
号ｖＡＬＣを介してモード設定信号発生回路８からモー
ド設定信号が与えられる。

第５Ａ図、第５Ｂ図および第５Ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、パッド９１．９２および人力バッファ９３．９４を
含む。モード設定信号発生回路８には、バッド９１およ
び人力バッファ９３を介してモード信号φ０が与えられ
かつバッド９２および人力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φ０．φ１に基づいてモード設定ｆ＝号ＴＮ
、ＴＭ、ＴＲを発生する。通常モード時にはモード設定
信号ＴＮがアクティブとなり、ＭＣＵテストモード時に
はモード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテス
トモード時にはモード設定信号ＴＲがアクティブとなる
。

第８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力データＤＯＭを伝送するためのデー
タ線、入力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための制御線からなる。この
信号線ＬＭはマイコンコア２のＩ１０ボート２６（第２
図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、人力データＤＩＲを伝送するためのデータ線およ
び制御イ≦号ＣＲを伝送するための制御線からなる。ま
た、１．３分線ＬＣは、モード設定信号ＴＮ、ＴＭ、Ｔ
Ｒを伝送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、バッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをパッド４３に
出力する。

ＭＣＵテストモード時には、モード設定信号ＴＭがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｍおよび出力データＤＯＭを出力ドラ・イバ４４に与え
る。出力ドライバ４４は制御信号ＣＭに応答して出力デ
ータＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は、制御信号
ＣＲおよび出力データＤＯＲを出力ドライバ４４に与え
る。出力ドライバ４４は制御信号ＣＲに応答して出力デ
ータＤＯＲをパッド４３に出力する。

また、人力データＤＩＭはパッド４３からマイコンコア
２に人力され、入力データＤＩＲはパッド４３からラン
ダムロジック回路３に人力される。

選択共用端子回路５の構成もｍ９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力データＤＯＭ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はバッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力データ
ＤＯＭが与えられる。また、パッド６１から入力データ
ＤＩＭが入力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

第１１図は大電流出力端子回路１０の主要部の構成例を
示す図である。大電流出力端子回路１０は、バッド１２
およびドライバを構成するＮチャネルトランジスタ１３
を含む。このドライバはＮチャネルオープンドレイン回
路となっている。

大電流出力端子回路１０のパッド１２に抵抗Ｒおよびキ
ャパシタＣを含む外部回路１４が接続されるものとする
。外部回路１４の電源端子から抵抗Ｒ１大電流出力端子
回路１０のバッド１２およびトランジスタ１３を介して
接地線に大電流が流れると、接地電位が浮上がる。この
ような電源電位の変動が接地線ＬＧまたは基板を介して
マイコンコア２に伝達されると、マイコンコア２が誤動
作する可能性がある。上記実施例では、大電流出力端子
回路１０がランダムロジック回路３に関してマイコンコ
ア２とは反χ・Ｉ側に配置されているので、大電流出力
端子回路１０における電源電位の変動がマイコンコア′
２に伝わることが阻止される。

したがって、大電流出力端子回路１０における電源電位
の変動により、ダイナミック回路を多用しているマイコ
ンコア２の誤動作が防止される。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、・マイコンコア２およ′び
ランダムロジック回路３に対して信号が人出力される。

また、専用端子回路６を介してマイコンコア２に対して
信号が人出力され、専用端子回路７を介してランダムロ
ジック回路３に対して信号が人出力される。

選択共用端子回路５がマイコンコア２に結合されている
場合には、選択共用端子回路５を介してマイコンコア２
に対して信号が入出力される。逆に選択共用端子回路５
がランダムロジック回路３に結合されている場合には、
選択共用端子回路５を介してランダムロジック回路３に
対して信号が入出力される。また、大電流出力端子回路
１０を介してマイコンコア２またはランダムロジック回
路３からの信号が出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通共用端子回路４、選択Ｊ（周端子回路
５または専用端子回路６を介してマイコンコア２に対し
てテスト信号が人出力される。

Ｒ／Ｌテストモード時には、共通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してラング・ムロシ
ック回路３に対してテスト信号が人出力される。

上５己のように、マイコンコア２およびランダムロジッ
ク回路３の各々を個々にテストすることができるので、
汎用のマイクロコンピュータおよび論理回路のために既
に開発されているテストプログラムおよびソフトウェア
開発・デバッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路８には含まれておらず、共通共用端子回
路４および選択」（用端Ｔ回路５に含まれているので、
チップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変史または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

第１２図はこの発明の他の実施例による半導体集積回路
装置の概略構成を示す平面図である。

この実施例においては、大電流出力端子回路１０がラン
ダムロジック回路３に関してマイコンコア２とは反対側
に配置されているとともに、大電流出力端子回路１０内
のドライバ用のトランジスタに接地電位を与えるための
接地線ＬＧＯおよび接地用パッドＰＧＯが、その他の回
路に接地電位を与えるための接地ｖＡＬＧおよび接地用
パッドＰＧとは別個に設けられている。そのため、ドラ
イバ用のトランジスタに大電流が流れることにより電源
電位が変動した場合でも、その電位の変動がマイコンコ
ア２に伝達されない。したがって、電源電位の変動に基
づくマイコンコア２の誤動作が防止される。

次に、第１３図を参照しながら上記実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速な処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、大電流出力端子回
路１０にはバス１００を介してパ−ソナルコンピュータ
１０１、ディスク装置１０６等が接続される：また、専
用端子回路７には制御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メモリ１０３が接
続される。選択」（相端子回路５にはたとえばＣＰＵ１
０４が接続され、専用端子回路６にはたとえばディスク
コントローラ１０５が接続される。選択共用端子回路５
は、ユーザの注文に従ってランダムロジック回路３に結
合させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

［発明の効果］ 以上のように第１および第２の発明によれば、マイクロ
コンピュータコアおよび論理回路部を個々にテストする
ことができるので、マイクロコンピュータ用または論Ｆ
ｕ回路用に既に開発されているテストプログラムおよび
ソフトウェア開発・デバッグ用ツールなどを使用するこ
とができる。また、チップサイズが縮小化されるととも
に、マイクロコンピュータのパターン、回路構成、タイ
ミング、テスト方法などを熟知していなくても、論理回
路部をユーザの要求に従って容易に設計することができ
る。

したがって、マイクロコンピュータを用いたＡＳＩＣを
、短期間に少ない開発労力およびコストで実現すること
が可能となる。

さらに、大電流出力回路における電源電位の変動がマイ
クロコンピュータコアに伝達されないので、電源電位の
変動に基づくマイクロコンピュータコアの誤動作が防１
ト、される。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体集積回路装置
の平面図である。第２図は同夫施例の構成を示す機能ブ
ロック図である。第３図は同文施例の主要部の特徴を説
明するための模式図である。 第４図は共通共用端子回路および選択共用端子回路の構
成を示すブロック図である。第５Ａ図、第５Ｂ図および
第５Ｃ図は共通共用端子回路の機能を説明するための模
式図であり、第５Ａ図は通常モードを示す図、第５Ｂ図
はＭＣＵテストモードを示す図、第５Ｃ図はＲ／Ｌテス
トモードを示す図である。第６図は選択共用端子回路の
機能を説明するための模式図である。第７図はモード設
定信号発生回路およびモード信号入力回路の構成を示す
図である。第８図は信号線の具体的な構成を示す図であ
る。第９図はＪ（ａ共用端子回路の構成を示す図である
。第１０図は専用端子回路の構成を示す図である。第１
１図は大電流出力端子回路の主要部の構成を示す図であ
る。第１２図はこの発明の他の実施例による半導体集積
回路装置の平面図である。第１３図は第１図および第１
２図の実施例の使用例を説明するための図である。第１
４図は従来のマイクロコンピュータコアＡＳＩＣの一例
を示す機能ブロック図である。第１５図は従来のマイク
ロコンピュータコアＡＳ−ＩＣの他の例を示す平面図で
ある。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、１０は大電流出力端子回路、ＬＶは電源線、ＬＧは
接地線、Ｐ■は電源用パッド、ＰＣは接地用パッドであ
る。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）１チップ上に形成される半導体集積回路装置であ
   って、 中央演算処理装置および記憶装置を含むマイクロコンピ
   ュータコア、 前記マイクロコンピュータコアにより制御される論理回
   路部、 パッドおよびドライバ手段を含み、前記マイクロコンピ
   ュータコアおよび前記論理回路部に対して信号を入力ま
   たは出力するための共用周辺回路、前記マイクロコンピ
   ュータコアおよび前記論理回路部を前記共用周辺回路に
   選択的に結合させる制御手段、および 大電流を流すことができるドライバ手段を含み、前記マ
   イクロコンピュータコアまたは前記論理回路部からの信
   号を出力するための大電流出力回路を備え、 前記大電流出力回路は、前記論理回路部に関して前記マ
   イクロコンピュータコアとは反対側に配置される、半導
   体集積回路装置。
2. （２）１チップ上に形成される半導体集積回路装置であ
   って、 中央演算処理装置および記憶装置を含むマイクロコンピ
   ュータコア、 前記マイクロコンピュータコアにより制御される論理回
   路部、 パッドおよびドライバ手段を含み、前記マイクロコンピ
   ュータコアおよび前記論理回路部に対して信号を入力ま
   たは出力するための共用周辺回路、前記マイクロコンピ
   ュータコアおよび前記論理回路部を前記共用周辺回路に
   選択的に結合させる制御手段、 大電流を流すことができるドライバ手段を含み、前記マ
   イクロコンピュータコアまたは前記論理回路部からの信
   号を出力するための大電流出力回路、所定の電源電位を
   受け、前記マイクロコンピュータコア、前記論理回路部
   および前記共用周辺回路にその電源電位を供給するため
   の第１の供給部、および 前記第１の電位供給部とは別個に設けられ、所定の電源
   電位を受け、前記大電流出力回路の前記ドライバ手段に
   その電源電位を供給するための第２の供給部を備えた、
   半導体集積回路装置。