KR0135593B1

KR0135593B1 - 마이크로 콤퓨터

Info

Publication number: KR0135593B1
Application number: KR1019930023781A
Authority: KR
Inventors: 오사무 마쓰시마
Original assignee: 세끼모또 다다히로; 니뽄 덴끼 가부시끼 가이샤
Priority date: 1992-11-10
Filing date: 1993-11-10
Publication date: 1998-06-15
Also published as: US5649219A; JPH06150024A; KR940012128A

Abstract

SOG 영역(203)을 내장한 마이크로 콤퓨터(201)에 있어서, 마이크로 콤퓨터(201)내와 마이크로 콤퓨터(201)외의 주변 장치(104)와의 사이에는 신호를 송수신하기 위해 사용되는 외부 단자(2011,2012 및 2013)에, CPU(102)와 게이트 어레이(302)와의 사이에서 송수되는 신호를 공급함으로서 마이크로콤퓨터 외에 설치된 게이트 어레이(302)를 사용해서 디버그를 행하는 것을 가능하게 한다. 외부 단자(2011,2012 및 2013)에 접속된 게이트 어레이(302)에 필요한 신호를 공급하기 위해, CPU(102)와 SOG 영역(203)과의 사이의 신호를 모든 전환 신호에 의해 외부 단자(2011, 2012 및 2013)에 출력하는 선택 회로(202)를 설치하고 있다. 선택 회로(202)를 설치함으로서, CPU(102)와 SOG 영역(203)과의 사이의 신호를 외부 단자(2011,2012 및 2013)로 전환해서 출력할 수가 있어, 마이크로 콤퓨터(201)의 외부에 설치된 게이트 어레이(302)에 CPU(102)의 신호를 전달할 수가 있다. 따라서 마이크로 콤퓨터(201)의 외부에 설치된 게이트 어레이(302)를 사용해서 시스템의 디버그를 행할 수가 있다.

Description

마이크로 콤퓨터

본 발명은 SOG 영역을 가지는 1 칩 마이크로 콤퓨터에 관한 것으로, 특히 게이트 어레이를 1 칩 마이크로 콤퓨터의 외부에 설치하고 이 게이트 어레이에 의해 사용자가 정의한 어레이 디버그를 가능케하는 마이크로 콤퓨터에 관한 것이다.

(발명의 배경)

최근에, 마이크로 콤퓨터를 내장한 장치, 예컨대 개인용 콤퓨터, 텔레비젼, VTR 등의 시스템에서 소형경량화가 추진되어오고 있다. 이 때문에 마이크로 콤퓨터에 각종 기능을 내장하는 집적화가 행해지고 있다. 즉 종래에는 1 칩으로서 구성되어 있던 마이크로 콤퓨터의 외부에 설치되어 있던 각종 기능을 실현하는 회로의 적어도 일부를 상기 1 칩상에 구성함으로써 시스템으로서 소형경량화를 행하고 있다. 이 목적을 위해 sea of gate(SOG) 영역이라 불리워지는 사용자에 따라 정의 가능한 영역을 구비한 마이크로 콤퓨터가 제안되어 있다. 이 SOG 영역은 일반적으로 게이트 어레이, 마스터 슬라이스, 프로그램가능한 로직 어레이(PLA)로 구성된다. 이 SOG 영역에 사용자가 필요로 하는 시스템에 필요한 회로의 일부를 구성함으로써 1 칩 마이크로 콤퓨터 외부에 설치되어 있던 회로가 삭감된다.

제1도를 참조하면 이러한 마이크로 콤퓨터(101)는 집적 회로로서 구성되어 프로그램을 실행하는 중앙 처리장치(CPU)(102)와 CPU(102)로부터의 신호가 외부 단자(1011)를 통해 입력되어 이 신호에 의한 처리를 행하는 인터페이스의 SOG영역(103)으로 구성된다. CPU(102)는 신호선(1021,1022 및 1023)을 통해 SOG 영역(103)과 접속되어 있다. SOG 영역(103)은 신호선(1031)을 통해 1 칩 마이크로 콤퓨터(101) 외부에 설치된 외부 단자(1011)와 접속되어 있다. 주변 장치(104)는 신호선(1041)을 통해 외부 단자(1011)와 접속되어 있다.

CPU(102)는 프로그램을 실행하고 SOG 영역(103)에 대해 명령을 출력한다.

SOG 영역(103)은 CPU(102)에서 받은 명령에 응답하여 주변장치(104)를 제어하는 신호 및 데이타를 외부 단자(1011)를 통해 주변장치(104)에 출력한다. 주변장치(104)는 받은 신호 및 데이타에 의거해서 처리를 행한다. 여기서 주변장치(104)가 프린터인 경우를 예로 들어 설명하겠다. CPU(102)는 SOG 영역(103)에 대해 인쇄 명령을 출력한다. 인쇄 명령을 SOG 영역(103)이 외부 단자(1011)에 대해 제어 신호와 데이터를 출력한다. 외부 단자(1011)로부터 제어신호와 데이타를 받은 프린터(104)는 수신된 제어 신호와 데이타에 의거해서 인쇄를 행한다.

마이크로 콤퓨터(101)에 SOG 영역(103)이 내장되어 있으면 사용자는 필요로하는 시스템 기능을 얻기 위해 SOG 영역(103)의내부에 회로설계를 할 수 있다.

예컨대 상기 예에서는 SOG 영역(103)이 프린터의 인터페이스를 실현하고 있다. 그리고 사용자는 회로 설계가 끝난 SOG 영역(103)의 동작을 워크 스테이션 등을 사용한 시뮬레이션으로 확인한다. 사용자가 필요로 하는 시스템은 SOG 영역(103)의 설계가 끝난 마이크로 콤퓨터(101)가 탑재되어 완성된다. 그러나 완성한 시스템에 대한 디버그는 SOG 영역(103)의 회로 설계가 끝난 마이크로 콤퓨터(101)에 조립된 완성품의 샘플이 다 만들어질 때까지 불가능하다. 따라서 SOG 영역(103)의 회로 설계가 완료된 마이크로 콤퓨터(101)의 샘플을 입수할 때까지 기다릴 필요가 있다.

그 때문에 마이크로 콤퓨터(101)의 설계부터 완성까지의 기간이 길어진다. 또한 SOG 영역(103)의 회로 설계가 끝난 마이크로 콤퓨터(101)의 SOG 영역(103)에 디버그에 의해 잘못된 것이 발견되었을 때는 SOG 영역(103)의 회로 설계를 변경하여 다시 만들어야 한다. 따라서 마이크로 콤퓨터(101)의 개발비도 중대하다.

또한 마이크로 콤퓨터(101)안의 SOG 영역(103)은 마이크로 콤퓨터(101)의 내부에서만 사용되는 제어 신호 및 데이타를 CPU로부터 받을 필요가 있다. 즉 SOG 영역(103)은 통상 마이크로 콤퓨터(101)의 외부에 출력되지 않는 내부의 제어신호 및 데이타를 CPU(102)로부터 받고 있는 것이다. 따라서 사용자가 필요로 하는 기능을 마이크로 콤퓨터(101)의 외부에 게이트 어레이로 설계해서 이 게이트 어레이 CPU(102)로부터의 명령을 입력한다고 하는 것은 이루어질 수가 없다. 그 때문에 상기 게이트 어레이를 마이크로 콤퓨터(101)의 외부에 설계하여 시스템의 디버그를 행하고 게이트 어레이에 문제가 없으면 마이크로 콤퓨터(101)에 SOG 영역(103)을 내장하는 것과 같은 설계방식은 이루어지지 않는다.

위에서 언급한 바와 같이 SOG 영역(103)을 내장하는 마이크로 콤퓨터(101)를 갖는 시스템은 SOG 영역(103)의 회로 설계가 끝나고 완성한 샘플을 입수하기끼지는 디버그를 할 수 없다는 문제점을 가지고 있다.

(발명의 개요)

본 발명의 목적은 1 칩 마이크로 콤퓨터의 외부 단자를 사용해서 외부에 설치한 게이트 어레이에 1 칩 마이크로 콤퓨터안의 CPU 부터의 신호를 공급하여 게이트 어레이의 디버그를 행함에 있다.

상기 목적을 위해 1 칩 마이크로 콤퓨터의 내부 신호를 외부에 출력하기 위한 외부 단자와, 프로그램을 실행하는 CPU와, CPU 로부터의 신호가 입력되는 SOG 영역과, SOG 영역으로부터의 출력과 CPU로부터 SOG 영역으로의 출력중 한쪽을 모드전환 신호로 선택하여 외부 단자로 출력하는 선택 회로로 구성되어 있다.

이와 같은 구성은 CPU와 SOG 영역사이의 신호를 외부 단자에 출력할 수 있다. 즉 마이크로 콤퓨터 외부에 설치된 게이트 어레이에 CPU 신호를 전달할 수 있다. 따라서 마이크로 콤퓨터 외부에 설치된 게이트 어레이를 사용하여 시스템의 디버그를 할 수 있고 SOG 영역을 탑재한 마이크로 콤퓨터의 샘플을 입수할 때까지 기다릴 필요가 없어진다. 즉 조기에 시스템의 디버그를 행할 수 있기 때문에 설계 기간을 단축할 수 있고 개발 비용도 감소시킬 수 있다.

(양호한 실시예의 상세한 설명)

제2도는 본 발명의 제1실시예를 나타내고 있다. 이 예에서는 주변장치로서 프린터를 사용하여 설명한다. CPU(102)는 제1도의 것과 동일하게 때문에 설명을 생략한다. 제1실시예의 마이크로 콤퓨터(201)는 CPU(102)와, 마이크로 콤퓨터(201)의 외부 입력 단자(204)로부터 입력되는 모드 전환 신호가 통상 동작모드때만 CPU(102)로부터의 신호가 입력되는 SOG 영역(203)과, 외부 입력 단자(204) 에 입력되는 모드 전환 신호가 통상 동작 모드시에는 SOG 영역(103)으로부터의 출력을 선택하고 테스트 모드시에는 CPU(102)로부터의 출력을 선택하여 외부 단자(2011,2012 및 2013)에 출력하는 선택회로(202)와, 외부 단자(2011, 2012, 2013)에 출력된 신호가 입력되는 프린터 장치(104)로 구성되어 있다.

즉 외부 입력 단자(204)로부터의 모든 전환 신호에 의해 SOG 영역(203)으로 부터의 출력을 외부 단자(2011, 2012 및 2013)에 출력하는 통상 동작 모드가 도시 되어 있다. 즉, SOG 영역(103)의 출력을 외부 단자(2011, 2012, 2013)을 통해 프린터(104)에 입력하는 것이므로 동작은 제1도의 것과 같다. 따라서 동작 설명은 생략한다. 다만 제1도의 신호선(1031)을 제2도에서는 CPU(102)부터의 신호선(1021, 1022 및 1023)에 대응시켜서 신호선(2031, 2032 및 2033)으로 하고 있다.

제1실시예서 외부 입력 단자(204)에 테스트 모드를 나타내는 신호가 입력되고 외부에 설치된 게이트 어레이를 사용하여 시스템의 디버그를 행할 때의 시스템을 제3도에 나타낸다. 마이크로 콤퓨터(301)는 CPU(102)와, SOG 영역(203)과, 선택 회로(202)와, 외부 단자(2011, 2012 및 2013)로부터 신호선(3021)을 통해 신호가 입력되는 게이트 어레이와, 게이트 어레이(302)의 출력이 신호선(3022)을 통해 입력되는 프린터 장치(104)로 구성되어 있다. 단 제2도와 동일한 부분의 설명은 생략한다.

즉, 외부 입력 단자(204)에 테스트 모드를 나타내는 모드 전환 신호가 입력되고 CPU(102)의 신호가 외부 단자(2011, 2012 및 2013)에 출력되는 경우가 도시 되고 있다. 외부 단자(2011, 2012 및 2013)에 출력된 CPU(102)로부터의 신호는 사용자에 따라 설계된 인터페이스 기능을 갖는 게이트 어레이(302)에 입력된다. 입력된 신호에 의해 게이트 어레이(302)에서 프린터(104)로 신호가 출력된다. 단, 프린터(104)가 동작을 확인하기 위해 접속되어 있기 때문에 게이트 어레이(302)로 부터의 출력 정보를 모니터하는 회로이면 어떠한 회로를 사용하더라도 좋다. 이와 같이 마이크로 콤퓨터(301)외부에 설치한 게이트 어레이(302)에 CPU(102)로부터의 신호를 외부 단자(2011, 2012 및 2013)를 통해 입력할 수 있다. 따라서 게이트 어레이(302)를 마이크로 콤퓨터(301)에 접속하여 시스템의 디버그를 행할 수 있다.

제4도는 본 발명의 제1실시예의 보다 상세한 시스템 구성을 나타내고있다. 특히 CPU(102) 내부의 구성을 상세하게 도시하고 있다. CPU(102)는 데이타가 입출력되는 데이타 버스(4011)와, 어드레스가 입출력되는 어드레스 버스(4012)와, 읽기 또는 쓰기 등의 콘트롤 신호가 입출력되는 콘트롤 버스(4013)와, 데이타버스(4011), 어드레스 버스(4012) 및 콘트롤 버스(4013)에 접속되어 어드레스 및 콘트롤 신호를 발생하고 데이타 처리를 하는 실행부(EXU)(402)와, 데이타 버스(4011), 어드레스 버스(4012) 및 콘트롤 버스(4013)에 접속되어 어드레스, 데이타 및 콘트롤 신호에 의해 프로그램 및 데이타가 기억 또는 판독되는 메모리(403), 데이타 버스(4011), 어드레스 버스(4012) 및 콘트롤 버스(4013)에 접속되어 CPU(102)에 대한 어드레스, 데이타, 콘트롤 신호의 입출력을 제어하는 I/O 장치(404)와 데이타 버스(4011), 어드레스 버스(4012) 및 콘트롤 버스(4013)에 접속되고 입력에 응답하여 제어 신호가 신호선(4051, 4052 및 4053)에 접속되며 외부 입력 단자(204)로부터의 모드 전환 신호가 입력되는 스위칭 회로(406)와, 스위칭 회로(406)로부터의 신호가 신호선(4061, 4062 및 4063)을 거쳐서 입력되는 게이트 어레이(407)로 구성된다.

또한, SOG 제어 회로(405)는 게이트 어레이(407)를 지정하는 어드레스가 입력되었을 때 활성화 신호를 출력하는 어드레스 디코더 회로(4054)와, 상기 활성화신호와 콘트롤 버스(4013)상의 읽기 신호의 쌍방이 함께 활성화되어 있을 때 읽기 신호를 읽기 신호선(4041)에 출력하는 앤드(AND) 회로(4055)와, 상기 활성화 신호와 콘트롤 버스(4013)상의 쓰기 신호의 쌍방이 함께 활성화되어 있을 때 쓰기 신호를 신호선(4052)에 출력하는 앤드 회로(4056)로 구성되어 있다. 그리고, 스위칭 회로(406)에는, 외부 입력 단자(204)로부터 공급되는 모든 전환 신호와, 데이타 버스(4013)로부터의 신호와, SOG 제어 회로(405)로부터 신호선(4051, 4052)을 거쳐서 제어 신호가 입력된다.

모드 전환 신호가 SOG 영역(203)을 선택하는 통상 동작 모드일 때에는, 모드 전환 신호가 입력되는 앤드 회로(4064, 4065)를 활성화하고, 트라이 스테이트 버퍼(4068)를 활성화해서 입력되는 신호선(4051,4052,4053)의 신호를 각각 신호선(4061,4062,4063)에 출력되어 게이트 어레이(407)에 입력된다.

모드 전환 신호가 테스트 모드일 때는, 앤드 회로(4064,4065)를 비활성화하고 트라이 스테이트 버퍼(4068,4069)를 비활성화해서 입력되는 신호를 신호선(4061,4062,4063)으로 전달하지 않는다. 즉, 각 신호선의 게이트 어레이(407)에 전달되지 않는다. 이 때, 신호선(4051,4052), 데이타 버스(4053)는 도시하지 않는 선택 회로를 거쳐서 외부 단자에 접속된다. 또한, 스위칭 회로(406)내의 데이타 버스(4067)는 쌍방향 버스이며, 서로 다르게 병렬로 접속된 2개의 버퍼(4068,4069)로 구성되어 있다. 2개의 버퍼(4068,4069)에는, 각각 앤드 회로(4064) 및 앤드 회로(4065)의 신호가 입력된다. 그리고, 읽기시에는 읽기측의 버퍼(4068)만이 활성화되고, 쓰기시에는 쓰기측의 버퍼(4069)만이 활성화된다. 이와 같이 해서, 데이타 버스(4067)는 쌍방향으로 데이타를 전송한다.

제5도에 본 발명의 제2의 실시예를 나타낸다.

마이크로 콤퓨터(501)는 CPU(102)와, 게이트 어레이(407)와, 선택 회로(503)로 구성되어 있다. CPU(102)는 데이타 버스(4011), 어드레스 버스(4012) 및 콘트롤 버스(4013)에 접속되어 있는 EXU(402)와, 데이타 버스(4011), 어드레스 버스(4012) 및 콘트롤 버스(4013)에 접속된 출력 회로(502) 및 SOG 제어 회로(405)로 구성되어 있다. 각 버스에는, 메모리 T/O 콘트롤러도 접속되어 있으나 도시되지 않았다. 출력 회로(502)는 외부 단부(5011,5012,5013)에 정보를 출력할 때만 활성화 된다. 쓰기 신호선(2031) 및 읽기 신호선(2032) 및 데이타 버스(203)가 접속된 선택 회로(503)는 외부 입력 단자(204)에서 입력되는 모드 전환 신호가 통상 동작 모드일때는 게이트 어레이(407)에 각각의 신호를 입력하며, 모드 전환 신호가 테스트 모드일 때는 외부 단자(5014,5015)에 각각 읽기 신호선(2031), 쓰기 신호선(2032)을 접속한다. 그러나, SOG 영역(203)에 접속되는 외부 단자의 수가 부족할 때는 데이타 버스(2033)의 데이타를 마이크로 컴퓨터(501)의 외부에 출력할 수가 없다. 따라서, 모든 전환 신호가 테스트 모드일때 CPU(102)가 마이크로 콤퓨터(501)내의 SOG 영역(203)에 신호를 송수신하고 있는 것으로 되어 있기 때문에 출력 회로(502)는 비활성화로 되어 있는 것에 주목해고, 이 때 사용되고 있지 않은 외부 단자(5011,5012,5013)를 사용해서 데이타 버스(4011)의 신호를 외부에 출력한다.

그래서, 외부 단자(5012)에 데이타 버스(4011)를 선택 회로(507)를 거쳐서 접속하면 된다. 그리고 외부에 설치된 게이트 어레이(407)에 외부 단자(5014,1015,1012)를 접속함으로서 디버그할 수가 있다. 이와같이, SOG 사용되는 외부 단자의 수가 CPU(102)로부터의 신호의 수보다도 작은 경우에도, 다른 시스템에 대해서 CPU(102)로부터 출력되는 시스템 데이타 버스(5017)를 사용해서 게이트 어레이(407)를 디버그할 수가 있다.

제6도에 본 발명의 제3 실시예를 나타낸다.

마이크로 콤퓨터(601)는 읽기 전용 메모리(ROM)(603)를 갖는 CPU(102)와, SOG 영역(203)과, 선택 회로(202) 및 외부 입력 단자(6011,6012)에 입력되어 각각 CPU(102), ROM 선택 회로(604) 및 선택 회로(202)에 신호선(6021,6022,6023)을 거쳐서 제어 신호를 입력시키는 디코더(602)로 구성된다.

디코더 회로(602)에는 제어 신호(6011,6012)가 입력되고 있고, 이 제어 신호에 입각해서 ROM(603)의 테스트 모드, CPU(102)의 테스트 모드, SOG 영역(203)의 테스트 모드 및 통상 동작 모드를 전환하고 있다. 외부 입력 단자(6011,6012)가 동시에 로우일때는 제어선(6021)만이 활성화되어, CPU(102)의 테스트 모드로 되어, 외부 단자(5011,5012,5013)로 출력되는 정보에 의해서 CPU(102)의 동작을 확인하는 모드로 된다. 외부 입력 단자(6011)가 하이이고, (6012)가 로우일때는 제어선(6022)만이 활성화되어, ROM(603)의 테스트 모드로 되어, ROM(603)을 각 버스로부터 떼어내서 외부에 설치된 ROM(도시않음)을 사용해서 ROM 내의 테스트를 행한다.

외부 입력 단자(6011)가 로우, (6011)가 하이일때는 제어선(6023)만이 활성화되어, 상술한 테스트 모드가 된다. 외부 입력 단자(6011,6012)가 함께 하이일때는 어느 제어선도 활성화 되지 않고 상술한 통상 동작 모드가 된다.

이상, 각 실시예에 있어서 모든 전환 신호는 외부 입력 단자로부터 주어지는 경우를 나타내고 있으나, 모드 전환 신호는 CPU로부터 주어지는 것으로 해도된다. 또한 데이타 버스, 어드레스 버스, 콘트롤 버스 및 각 신호선은 하나씩으로만 기재되어 있지 않으나, 복수개가 존재해도 지장이 없다.

제1도는 종래의 SOG 영역을 탑재한 마이크로 콤퓨터의 시스템 블록도.

제2도는 본 발명에 의한 SOG 영역을 탑재한 마이크로 콤퓨터 시스템의 제1 실시예에 있어서 SOG 영역을 사용하여 주변 장치를 제어하고 있는 통상 동작시의 시스템블록도.

제3도는 본 발명에 의한 SOG 영역을 탑재한 마이크로 콤퓨터 시스템의 제1 실시예에서 외부에 설치된 SOG 영역 대체 회로를 사용한 시스템의 디버그시의 시스템 블록도.

제4도는 본 발명에 의한 SOG 영역을 탑재한 마이크로 콤퓨터 시스템의 제1 실시예의 상세한 구성도.

제5도는 본 발명에 의한 SOG 영역을 탑재한 마이크로 콤퓨터 시스템의 제2 실시예의 시스템 블록도.

제6도는 본 발명에 의한 SOG 영역을 탑재한 마이크로 콤퓨터 시스템의 제3 실시예의 시스템 블록도.

* 도면의 주요부분에 대한 부호의 설명

101,301 : 마이크로 컴퓨터102 : CPU

103,203 : SOG 영역 404 : I/O장치

Claims

주변 장치를 제어하기 위한 마이크로콤퓨터에 있어서, CPU 출력 노드에서 복수의 명령 신호를 생성하는 중앙 처리 장치(CPU); 상기 복수의 명령 신호에 응답해서 데이터 처리 동작을 실행하며 출력 노드에서 복수의 처리된 데이터 신호를 생성하는SOG 영역; 복수의 외부 단자; 상기 CPU 출력 노드 및 상기 SOG 출력 노드중 하나를 상기 복수의 외부 단자에 결합시키켜, 모드 전환 신호에 입각해서, 상기 복수의 외부 단자에 상기 모드 전환 신호가 주변 장치를 제어하기 위한 제 1 상태에 있음을 나타내도록 상기 복수의 처리된 데이터 신호를 선택하며, 상기 복수의 외부 단자에 상기 모드 전환 신호가 상기 SOG 영역의 디버깅 동작을 촉진하기 위한 제 2 상태에 있음을 나타내도록 상기 복수의 명령 신호를 선택하는 선택 회로; 를 포함하는 것을 특징으로하는 마이크로 컴퓨터.
제 1 항에 있어서, 상기 SOG 영역은 상기 CPU에 결합되어 상기 복수의 명령 신호를 수신하며, 상기 선택 회로는, 상기 CPU 출력 노드에 뎔합된 제 1 복수의 입력; 상기 SOG 출력 노드에 결합된 제 2 복수의 입력; 상기 복수의 외부 단자에 결합된 복수의 출력; 을 포함하며, 상기 선택회로는 상기 모든 전환 신호가 상기 제 1 상태에 있으면 상기 제 1 복수의 입력과 상기 복수의 출력 사이에 제 1 복수의 전기적 경로를 형성하며, 상기 모드 전환 신호가 제 2 상태에 있으면 상기 복수의 제 2 입력과 상기 복수의 출력 사이에 제 2 복수의 전기적 경로를 형성하는 것을 특징으로 하는 마이크로 컴퓨터.
제 1 항에 있어서, 상기 복수의 SOG 출력 노드는 상기 복수의 외부 단자에 결합되며, 상기 선택 회로는, 상기 CPU 노드에 결합된 복수의 입력; 상기 SOG 영역의 입력에 결합된 제 1 복수의 출력; 상기 복수의 외부 단자에 결합된 제 2 복수의 출력; 을 포함하며 상기 선택 회로는 상기 모든 전환 신호가 상기 제 1 상태에 있으면 상기 복수의 입력과 상기 제 1 복수의 출력 사이에 제 1 복수의 전기적 경로를 형성하며, 상기 모드 전환 신호가 상기 제 2 상태에 있으면 상기 복수의 입력과 상기 제 2 복수의 출력 사이에 제 2 복수의 전기적 출력을 형성하는 것을 특징으로 하는 마이크로 컴퓨터.
주변 장치를 제어하기 위한 마이크로콤퓨터에 있어서, CPU 데이터 신호를 출력하는 중앙 처리 장치(CPU); 상기 CPU와 동일한 칩위에 집적되어 있으며, 상기 CPU 로부터의 데이터 신호를 처리하여 처리된 데이터 신호를 출력하는 게이트 어레이; 상기 CPU, 상기 게이트 어레이 및 상기 외부 단자에 결합되어 있으며, 상기 모드 전환 신호에 입각해서, 정상 모드에서는 주변 장치를 제어하기 위해 상기 게이트 어레이를 선택해서 상기 외부 단자로 상기 처리된 데이터 신호를 출력하며, 바이패스 모드(bypass mode)에서는 CPU 를 선택해서 상기 외부 단자에 상기 CPU 데이터 신호를 출력함으로써 상기 게이트 어레이의 디버깅 동작을 촉진하도록 상기 게이트 어레이를 바이패싱하는, 선택 회로; 를 포함하는 것을 특징으로 하는 마이크로 컴퓨터.
제 4 항에 청구된 바와 같은 마이크로프로세서와 같은 주변 장치를 제어하는 마이크로프로세서에 있어서, 상기 게이트 어레이는 시-오브-게이트 에러이(sea-of-gate array)(SOG)를 포함하는 것을 특징으로 하는 마이크로프로세서.
제 4 항에 청구된 바와 같은 마이크로프로세서와 같은 주변 장치를 제어하는 마이크로프로세서에 있어서, 상기 선택 회로에 접속된 판독 잔용 메모리(ROM); 멀티-비트 모드 전환 입력 신호; ROM 모드에서, 상기 선택 회로가 상기 ROM을 선택해서 상기 외부 단자로 직접 상기 ROM에서 읽은 데이터를 출력함으로써 상기 게이트 어레이와 상기 CPU를 바이패싱하도록 상기 선택 회로를 위한 멀티-비트 모드 전환 신호를 디코딩하는 디코더; 를 포함하는 것을 특징으로 하는 마이크로프로세서.
제 4 항에 청구된 바와 같은 마이크로프로세서와 같은 주변 장치를 제어하는 마이크로프로세서에 있어서, 상기 모든 전환 신호는 외부 소스를 포함하는 것을 특징으로 하는 마이크로프로세서.
제 4 항에 청구된 바와 같은 마이크로프로세서와 같은 주변 장치를 제어하는 마이크로프로세서에 있어서, 상기 모든 전환 신호는 상기 CPU에 의해 발생되는 것을 특징으로 하는 마이크로프로세서.
마이크로프로세서와 함께 하나의 칩위에 집적된 게이트 어레이를 디버깅하는 방법에 있어서 상기 칩위에 상기 마이크로프로세서와 상기 게이트 어레이에 접속되는 선택 회로를 제공하는 단계; 상기 칩으로부터 상기 외부 장치로 신호를 제공하기 위해 출력 단자를 제공하는 단계; 상기 선택 회로에 의해; 제 1 모드에서 주변 장치를 제어하기 위해 상기 게이트 어레이를 상기 출력 단자에 접속하도록 선택하며, 제 2 모드에서 상기 마이크로프로세서를 직접 상기 출력 단자에 접속시킴으로서 상기 게이트 어레이를 바이패싱하도록 선택하는 단계; 상기 외부단자를 외부 게이트 어레이 접속시키는 단계; 상기 외부 게이트 어레이를 디버깅하는 단계; 를 포함하는 것을 특징으로 하는 디버깅 방법
제 9 항에 청구된 바와 같은 마이크로프로세서와 함께 하나의 칩위에 집적된 게이트 어레이를 디버깅하는 방법에 있어서, 상기 선택 단계를 위해 모든 선택 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 디버깅방법.
제 9 항에 청구된 바와 같은 마이크로프로세서와 함께 하나의 칩위에 집적된 게이트 어레이를 디버깅하는 방법에 있어서, 상기 게이트 어레이는 시-오브-게이트(sea-of-gate) 어레이를 포함하는 것을 특징으로 하는 디버깅 방법.