JPH1021106A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1021106A JPH1021106A JP8169643A JP16964396A JPH1021106A JP H1021106 A JPH1021106 A JP H1021106A JP 8169643 A JP8169643 A JP 8169643A JP 16964396 A JP16964396 A JP 16964396A JP H1021106 A JPH1021106 A JP H1021106A
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- Japan
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- external
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- signal
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- integrated circuit
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ユーザロジック部の動作を検証したり、内部
の不良箇所を特定することが容易な半導体集積回路を提
供すること。 【解決手段】 ＡＳＩＣからなるコントローラ４は、相
互に接続されたＣＰＵ１６，ＲＡＭ１４，ＲＯＭ１２，
ユーザロジック部１０を備えている。ＲＯＭ１２はバス
コントロール回路１８を介して、またＲＡＭ１４及びＣ
ＰＵ１６はバスコントロール回路２０を介してユーザロ
ジック部１０に接続される。バスコントロール回路１８
は、選択信号ＳＡに従ってＲＯＭ１２を切り離し、バス
コントロール回路２０は、モード選択信号ＳＡ１に従っ
てＲＡＭ１４及びＣＰＵ１６を切り離す。これにより、
何も切り離されない通常モード、ＲＯＭ１２のみを切り
離すＲＯＭ外付けモード、ＲＯＭ１２，ＲＡＭ１４，Ｃ
ＰＵ１６を切り離してユーザロジック１０の検証が可能
なＣＰＵ外付けモードが設定可能となる。
の不良箇所を特定することが容易な半導体集積回路を提
供すること。 【解決手段】 ＡＳＩＣからなるコントローラ４は、相
互に接続されたＣＰＵ１６，ＲＡＭ１４，ＲＯＭ１２，
ユーザロジック部１０を備えている。ＲＯＭ１２はバス
コントロール回路１８を介して、またＲＡＭ１４及びＣ
ＰＵ１６はバスコントロール回路２０を介してユーザロ
ジック部１０に接続される。バスコントロール回路１８
は、選択信号ＳＡに従ってＲＯＭ１２を切り離し、バス
コントロール回路２０は、モード選択信号ＳＡ１に従っ
てＲＡＭ１４及びＣＰＵ１６を切り離す。これにより、
何も切り離されない通常モード、ＲＯＭ１２のみを切り
離すＲＯＭ外付けモード、ＲＯＭ１２，ＲＡＭ１４，Ｃ
ＰＵ１６を切り離してユーザロジック１０の検証が可能
なＣＰＵ外付けモードが設定可能となる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部バスを介して
相互に接続されたＣＰＵ，メモリ，及び使用者が任意に
論理回路をプログラム可能なユーザロジック部を内蔵す
る半導体集積回路に関する。
相互に接続されたＣＰＵ，メモリ，及び使用者が任意に
論理回路をプログラム可能なユーザロジック部を内蔵す
る半導体集積回路に関する。
【０００２】
【従来の技術】従来より、使用者が用途に応じて任意に
論理回路をプログラムしたユーザロジック部を備えた特
定用途向け半導体集積回路（ＡＳＩＣ）において、より
高機能な処理を実現するために、ＣＰＵやメモリを内蔵
したものが知られている。
論理回路をプログラムしたユーザロジック部を備えた特
定用途向け半導体集積回路（ＡＳＩＣ）において、より
高機能な処理を実現するために、ＣＰＵやメモリを内蔵
したものが知られている。
【０００３】
【発明が解決しようとする課題】しかし、ＣＰＵやメモ
リが内蔵されたＡＳＩＣでは、ユーザロジック部をＣＰ
Ｕからの制御信号によって動作させるように構成した場
合、ユーザロジック部を外部から任意に動作させること
ができず、ユーザロジック部単体の動作を検証すること
が困難であったり、不良が発生した場合に、ＣＰＵ，メ
モリ，ユーザロジック部のいずれが原因であるのか、不
良箇所を特定することが困難であるという問題があっ
た。
リが内蔵されたＡＳＩＣでは、ユーザロジック部をＣＰ
Ｕからの制御信号によって動作させるように構成した場
合、ユーザロジック部を外部から任意に動作させること
ができず、ユーザロジック部単体の動作を検証すること
が困難であったり、不良が発生した場合に、ＣＰＵ，メ
モリ，ユーザロジック部のいずれが原因であるのか、不
良箇所を特定することが困難であるという問題があっ
た。
【０００４】本発明は、上記問題点を解決するために、
ユーザロジック部の動作を検証したり、内部の不良箇所
を特定することが容易な半導体集積回路を提供すること
を目的とする。
ユーザロジック部の動作を検証したり、内部の不良箇所
を特定することが容易な半導体集積回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】上記目的
を達成するためになされた請求項１に記載の発明は、内
部バスを介して相互に接続されたＣＰＵ，メモリ，及び
使用者が任意に論理回路をプログラム可能なユーザロジ
ック部を内蔵する半導体集積回路において、外部からの
設定に従って、上記ユーザロジック部と上記ＣＰＵ及び
メモリとの間の信号の入出力を禁止する禁止手段と、上
記禁止手段によって禁止される信号と同等の外部信号
を、上記ユーザロジック部に入出力することが可能な外
部端子と、を備えたことを特徴とする。
を達成するためになされた請求項１に記載の発明は、内
部バスを介して相互に接続されたＣＰＵ，メモリ，及び
使用者が任意に論理回路をプログラム可能なユーザロジ
ック部を内蔵する半導体集積回路において、外部からの
設定に従って、上記ユーザロジック部と上記ＣＰＵ及び
メモリとの間の信号の入出力を禁止する禁止手段と、上
記禁止手段によって禁止される信号と同等の外部信号
を、上記ユーザロジック部に入出力することが可能な外
部端子と、を備えたことを特徴とする。
【０００６】即ち、本発明の半導体集積回路では、禁止
手段によって、ユーザロジック部を、ＣＰＵ及びメモリ
から切り離すことが可能なようにされていると共に、禁
止手段によって禁止される信号、即ちＣＰＵ及びメモリ
からの信号と同等の外部信号を外部端子を介して、ユー
ザロジック部に入出力することが可能なようにされてい
る。
手段によって、ユーザロジック部を、ＣＰＵ及びメモリ
から切り離すことが可能なようにされていると共に、禁
止手段によって禁止される信号、即ちＣＰＵ及びメモリ
からの信号と同等の外部信号を外部端子を介して、ユー
ザロジック部に入出力することが可能なようにされてい
る。
【０００７】従って、本発明の半導体集積回路によれ
ば、ユーザロジック部を、当該半導体集積回路に内蔵さ
れたＣＰＵを介することなく、単体で動作させることが
でき、また、外部端子を介して当該半導体集積回路の外
部にＣＰＵ，メモリ，エミュレータ等を接続することも
できる。
ば、ユーザロジック部を、当該半導体集積回路に内蔵さ
れたＣＰＵを介することなく、単体で動作させることが
でき、また、外部端子を介して当該半導体集積回路の外
部にＣＰＵ，メモリ，エミュレータ等を接続することも
できる。
【０００８】その結果、エミュレータ等を用いて、ユー
ザロジック部単体の動作を容易に検証することができ、
ユーザロジック部単体のデバッグや、異常発生時におけ
る不良箇所（ＣＰＵ，メモリ、又はユーザロジック部の
いずれか）の特定を速やかに行うことができる。
ザロジック部単体の動作を容易に検証することができ、
ユーザロジック部単体のデバッグや、異常発生時におけ
る不良箇所（ＣＰＵ，メモリ、又はユーザロジック部の
いずれか）の特定を速やかに行うことができる。
【０００９】次に、請求項２に記載の発明は、請求項１
に記載の半導体集積回路において、上記禁止手段により
上記ユーザロジック部と上記ＣＰＵ及びメモリとの間の
信号の入出力が禁止されていない時には、上記外部端子
を介して入出力される信号を、上記外部信号以外の入出
力信号として上記ユーザロジック部に入出力する信号切
換手段を設けたことを特徴とする。
に記載の半導体集積回路において、上記禁止手段により
上記ユーザロジック部と上記ＣＰＵ及びメモリとの間の
信号の入出力が禁止されていない時には、上記外部端子
を介して入出力される信号を、上記外部信号以外の入出
力信号として上記ユーザロジック部に入出力する信号切
換手段を設けたことを特徴とする。
【００１０】即ち、本発明の半導体集積回路では、禁止
手段の状態に応じて、ユーザロジック部からの入出力信
号、又は外部信号のいずれかが、同一の外部端子を介し
て入出力されるようにされている。従って、本発明の半
導体集積回路によれば、外部信号の入出力用に専用の外
部端子を設ける場合に比べて、外部端子の総数を少なく
することができ、延いては、チップサイズを小型化する
ことができる。
手段の状態に応じて、ユーザロジック部からの入出力信
号、又は外部信号のいずれかが、同一の外部端子を介し
て入出力されるようにされている。従って、本発明の半
導体集積回路によれば、外部信号の入出力用に専用の外
部端子を設ける場合に比べて、外部端子の総数を少なく
することができ、延いては、チップサイズを小型化する
ことができる。
【００１１】次に、請求項３に記載の発明は、請求項１
または請求項２に記載の半導体集積回路において、上記
ユーザロジック部は、前段からのデータを順次入力して
所定の処理を実行する複数の処理ブロックからなり、各
処理ブロック間には、外部からの設定に従って、前段の
処理ブロックからの内部データ、或は上記外部端子を介
して入力される外部データのいずれかを選択して、次段
の処理ブロックに供給する選択手段を設けたことを特徴
とする。
または請求項２に記載の半導体集積回路において、上記
ユーザロジック部は、前段からのデータを順次入力して
所定の処理を実行する複数の処理ブロックからなり、各
処理ブロック間には、外部からの設定に従って、前段の
処理ブロックからの内部データ、或は上記外部端子を介
して入力される外部データのいずれかを選択して、次段
の処理ブロックに供給する選択手段を設けたことを特徴
とする。
【００１２】即ち、本発明の半導体集積回路では、各処
理ブロック毎に、それより前段の処理ブロックを切り離
して、前段の処理ブロックからの内部データを入力する
代わりに、外部端子を介して任意の外部データを入力
し、当該処理ブロックを任意に動作させることができる
ようにされている。
理ブロック毎に、それより前段の処理ブロックを切り離
して、前段の処理ブロックからの内部データを入力する
代わりに、外部端子を介して任意の外部データを入力
し、当該処理ブロックを任意に動作させることができる
ようにされている。
【００１３】従って、本発明の半導体集積回路によれ
ば、各処理ブロック毎に、その動作を順を追って検証す
ることができるため、ユーザロジック部内のデバッグ
や、異常発生時におけるユーザロジック部内での不良箇
所の特定等を容易に行うことができる。
ば、各処理ブロック毎に、その動作を順を追って検証す
ることができるため、ユーザロジック部内のデバッグ
や、異常発生時におけるユーザロジック部内での不良箇
所の特定等を容易に行うことができる。
【００１４】次に、請求項４に記載の発明は、請求項３
に記載の半導体集積回路において、上記処理ブロックと
して、画像データを受信し、該画像データを当該半導体
集積回路に外付けされる外部メモリへ転送するデータ受
信回路と、上記外部メモリに格納された画像データを読
み込んでシリアルデータに変換して出力するラインバッ
ファと、を備えたことを特徴とする。
に記載の半導体集積回路において、上記処理ブロックと
して、画像データを受信し、該画像データを当該半導体
集積回路に外付けされる外部メモリへ転送するデータ受
信回路と、上記外部メモリに格納された画像データを読
み込んでシリアルデータに変換して出力するラインバッ
ファと、を備えたことを特徴とする。
【００１５】従って、本発明の半導体集積回路によれ
ば、ホストコンピュータ等から画像データを受信して、
被記録媒体上に画像を形成するプリンタやファクシミリ
等の画像形成装置のコントローラとして使用することが
できる。また次に、請求項５に記載の半導体集積回路
は、請求項３に記載の半導体集積回路において、上記処
理ブロックとして、圧縮された画像データを受信し、該
画像データを当該半導体集積回路に外付けされる外部メ
モリへ転送するデータ受信回路と、上記外部メモリに格
納された画像データを読み込んで、圧縮前の画像データ
に復元するデータ復元回路と、該データ復元回路にて復
元されたデータを取り込んでシリアルデータに変換して
出力するラインバッファと、を備えたことを特徴とす
る。
ば、ホストコンピュータ等から画像データを受信して、
被記録媒体上に画像を形成するプリンタやファクシミリ
等の画像形成装置のコントローラとして使用することが
できる。また次に、請求項５に記載の半導体集積回路
は、請求項３に記載の半導体集積回路において、上記処
理ブロックとして、圧縮された画像データを受信し、該
画像データを当該半導体集積回路に外付けされる外部メ
モリへ転送するデータ受信回路と、上記外部メモリに格
納された画像データを読み込んで、圧縮前の画像データ
に復元するデータ復元回路と、該データ復元回路にて復
元されたデータを取り込んでシリアルデータに変換して
出力するラインバッファと、を備えたことを特徴とす
る。
【００１６】従って、本発明の半導体集積回路によれ
ば、請求項４と同様に画像形成装置のコントローラとし
て使用することができ、特に、圧縮された画像データを
受信して、圧縮前の画像データに復元しながらシリアル
データに変換するので、外部メモリの容量を小さくする
ことができ、その結果、画像形成装置を小型、且つ安価
に構成することができる。
ば、請求項４と同様に画像形成装置のコントローラとし
て使用することができ、特に、圧縮された画像データを
受信して、圧縮前の画像データに復元しながらシリアル
データに変換するので、外部メモリの容量を小さくする
ことができ、その結果、画像形成装置を小型、且つ安価
に構成することができる。
【００１７】
【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１は、本発明が適用され、レーザプリン
タのコントローラとして作製された実施例の特定用途向
け半導体集積回路（ＡＳＩＣ）の内部構成、及びこのＡ
ＳＩＣからなるコントローラを用いて構成したレーザプ
リンタの全体構成を表すブロック図である。
に説明する。図１は、本発明が適用され、レーザプリン
タのコントローラとして作製された実施例の特定用途向
け半導体集積回路（ＡＳＩＣ）の内部構成、及びこのＡ
ＳＩＣからなるコントローラを用いて構成したレーザプ
リンタの全体構成を表すブロック図である。
【００１８】図１に示すように、レーザプリンタ２は、
外部のホストコンピュータＨから画像データＰＤを受信
し、シリアルデータのビデオ信号ＶＤに変換して出力す
るコントローラ４と、コントローラ４が受信した画像デ
ータＰＤを、一時的に蓄積する外部メモリ６と、コント
ローラ４が出力するビデオ信号ＶＤに基づいて、被記録
媒体への印刷を実行する印刷エンジン部８とにより構成
されている。
外部のホストコンピュータＨから画像データＰＤを受信
し、シリアルデータのビデオ信号ＶＤに変換して出力す
るコントローラ４と、コントローラ４が受信した画像デ
ータＰＤを、一時的に蓄積する外部メモリ６と、コント
ローラ４が出力するビデオ信号ＶＤに基づいて、被記録
媒体への印刷を実行する印刷エンジン部８とにより構成
されている。
【００１９】このうちコントローラ４は、使用者が任意
に論理回路をプログラム可能なユーザロジック部１０
と、周知のＲＯＭ１２，ＲＡＭ１４，ＣＰＵ１６とを内
蔵したＡＳＩＣからなる。なお、ＣＰＵ１６は、８ビッ
トのデータバスと１６ビットのアドレスバスとを有し、
またＲＯＭ１２は３２Ｋｂｙｔｅ、ＲＡＭは５１２ｂｙ
ｔｅの記憶容量を有する。
に論理回路をプログラム可能なユーザロジック部１０
と、周知のＲＯＭ１２，ＲＡＭ１４，ＣＰＵ１６とを内
蔵したＡＳＩＣからなる。なお、ＣＰＵ１６は、８ビッ
トのデータバスと１６ビットのアドレスバスとを有し、
またＲＯＭ１２は３２Ｋｂｙｔｅ、ＲＡＭは５１２ｂｙ
ｔｅの記憶容量を有する。
【００２０】また、コントローラ４は、ＲＯＭ１２に接
続されたアドレス・データバス（以下、ＡＤバスと呼
ぶ）Ｂ０１、及び各種ＲＯＭ制御信号線からなるバス
（以下、ＲＯＭバスと呼ぶ）Ｂ１１を、ユーザロジック
部１０に接続された内部ＡＤバスＩＢ０及び内部ＲＯＭ
バスＩＢ１１に夫々連結するバスコントロール回路１８
と、ＲＡＭ１４及びＣＰＵ１６に接続されたＡＤバスＢ
０２、各種ＲＡＭ制御信号線からなるバス（以下、ＲＡ
Ｍバスと呼ぶ）Ｂ１２、及び各種ＣＰＵ制御信号線から
なるバス（以下、ＣＰＵバスと呼ぶ）Ｂ１３を、ユーザ
ロジック部１０に接続された内部ＡＤバスＩＢ０、内部
ＲＡＭバスＩＢ１２，及び内部ＣＰＵバスＩＢ１３に夫
々連結するバスコントロール回路２０とを備えている。
続されたアドレス・データバス（以下、ＡＤバスと呼
ぶ）Ｂ０１、及び各種ＲＯＭ制御信号線からなるバス
（以下、ＲＯＭバスと呼ぶ）Ｂ１１を、ユーザロジック
部１０に接続された内部ＡＤバスＩＢ０及び内部ＲＯＭ
バスＩＢ１１に夫々連結するバスコントロール回路１８
と、ＲＡＭ１４及びＣＰＵ１６に接続されたＡＤバスＢ
０２、各種ＲＡＭ制御信号線からなるバス（以下、ＲＡ
Ｍバスと呼ぶ）Ｂ１２、及び各種ＣＰＵ制御信号線から
なるバス（以下、ＣＰＵバスと呼ぶ）Ｂ１３を、ユーザ
ロジック部１０に接続された内部ＡＤバスＩＢ０、内部
ＲＡＭバスＩＢ１２，及び内部ＣＰＵバスＩＢ１３に夫
々連結するバスコントロール回路２０とを備えている。
【００２１】更に、コントローラ４は、内部ＡＤバスＩ
Ｂ０、又はユーザロジック部１０からの各種汎用Ｉ／Ｏ
信号線からなるバス（以下、汎用ＩＯバスと呼ぶ）ＩＢ
Ｕ０のいずれかを、外部端子に接続された外部信号線か
らなるバス（以下、外部バスと呼ぶ）ＧＢ０に接続する
セレクタ２２と、内部ＲＯＭバスＩＢ１１、又は汎用Ｉ
ＯバスＩＢＵ１のいずれかを外部バスＧＢ１に接続する
セレクタ２４と、内部ＲＡＭバスＩＢ１２及び内部ＣＰ
ＵバスＩＢ１３、又は汎用ＩＯバスＩＢＵ２のいずれか
を外部バスＧＢ２に接続するセレクタ２６とを備えてい
る。
Ｂ０、又はユーザロジック部１０からの各種汎用Ｉ／Ｏ
信号線からなるバス（以下、汎用ＩＯバスと呼ぶ）ＩＢ
Ｕ０のいずれかを、外部端子に接続された外部信号線か
らなるバス（以下、外部バスと呼ぶ）ＧＢ０に接続する
セレクタ２２と、内部ＲＯＭバスＩＢ１１、又は汎用Ｉ
ＯバスＩＢＵ１のいずれかを外部バスＧＢ１に接続する
セレクタ２４と、内部ＲＡＭバスＩＢ１２及び内部ＣＰ
ＵバスＩＢ１３、又は汎用ＩＯバスＩＢＵ２のいずれか
を外部バスＧＢ２に接続するセレクタ２６とを備えてい
る。
【００２２】ここで、バスコントロール回路１８及びセ
レクタ２２，２４は、所定の外部端子を介して入力され
るモード選択信号ＳＡ０，ＳＡ１を入力とするＡＮＤ回
路２８からの出力信号（選択信号）ＳＡによって制御さ
れ、また、バスコントロール回路２０，セレクタ２６
は、モード選択信号ＳＡ１によって制御される。
レクタ２２，２４は、所定の外部端子を介して入力され
るモード選択信号ＳＡ０，ＳＡ１を入力とするＡＮＤ回
路２８からの出力信号（選択信号）ＳＡによって制御さ
れ、また、バスコントロール回路２０，セレクタ２６
は、モード選択信号ＳＡ１によって制御される。
【００２３】そして、モード選択信号ＳＡ０，ＳＡ１が
いずれか一方でもLow レベルに設定されている場合、バ
スコントロール回路１８は、ＡＤバスＢ０１，ＲＯＭバ
スＢ１１を、内部ＡＤバスＩＢ０，内部ＲＯＭバスＩＢ
１１から夫々切り離し、セレクタ２２，２４は、内部Ａ
ＤバスＩＢ０，内部ＲＯＭバスＩＢ１１を外部バスＧＢ
０，ＧＢ１に夫々接続する。
いずれか一方でもLow レベルに設定されている場合、バ
スコントロール回路１８は、ＡＤバスＢ０１，ＲＯＭバ
スＢ１１を、内部ＡＤバスＩＢ０，内部ＲＯＭバスＩＢ
１１から夫々切り離し、セレクタ２２，２４は、内部Ａ
ＤバスＩＢ０，内部ＲＯＭバスＩＢ１１を外部バスＧＢ
０，ＧＢ１に夫々接続する。
【００２４】また、モード選択信号ＳＡ１がLow レベル
に設定されている場合、バスコントロール回路２０は、
ＡＤバスＢ０２，ＲＡＭバスＢ１２，ＣＰＵバスＩＢ１
３を、内部ＡＤバスＩＢ０，内部ＲＡＭバスＩＢ１２，
内部ＣＰＵバスＩＢ１３から夫々切り離し、セレクタ２
６は、内部ＲＡＭバスＩＢ１２，内部ＣＰＵバスＩＢ１
３を外部バスＧＢ２に接続する。
に設定されている場合、バスコントロール回路２０は、
ＡＤバスＢ０２，ＲＡＭバスＢ１２，ＣＰＵバスＩＢ１
３を、内部ＡＤバスＩＢ０，内部ＲＡＭバスＩＢ１２，
内部ＣＰＵバスＩＢ１３から夫々切り離し、セレクタ２
６は、内部ＲＡＭバスＩＢ１２，内部ＣＰＵバスＩＢ１
３を外部バスＧＢ２に接続する。
【００２５】更に、モード選択信号ＳＡ０，ＳＡ１が、
いずれもHighレベルに設定されている場合、バスコント
ロール回路１８，２０は、ＡＤバスＢ０１，Ｂ０２及び
ＲＯＭバスＢ１１，ＲＡＭバスＢ１２，ＣＰＵバスＢ１
３を、内部バスＩＢ０及びＩＢ１１〜ＩＢ１３に夫々接
続すると共に、セレクタ２２，２４，２６は、汎用ＩＯ
バスＩＢＵ０〜ＩＢＵ２を外部バスＧＢ０〜ＧＢ２に夫
々接続する。
いずれもHighレベルに設定されている場合、バスコント
ロール回路１８，２０は、ＡＤバスＢ０１，Ｂ０２及び
ＲＯＭバスＢ１１，ＲＡＭバスＢ１２，ＣＰＵバスＢ１
３を、内部バスＩＢ０及びＩＢ１１〜ＩＢ１３に夫々接
続すると共に、セレクタ２２，２４，２６は、汎用ＩＯ
バスＩＢＵ０〜ＩＢＵ２を外部バスＧＢ０〜ＧＢ２に夫
々接続する。
【００２６】このように構成されたコントローラ４は、
次の３つの動作モードを有する。即ち、モード選択信号
ＳＡ０，ＳＡ１がいずれもHighレベルに設定されている
場合を通常モードと呼び、図２（ａ）に示すように、ユ
ーザロジック部１０，ＲＯＭ１２，ＲＡＭ１４，ＣＰＵ
１６のすべてが、内部バスＩＢ０，ＩＢ１１〜ＩＢ１３
（以下、総称してＩＢｘとする）を介して互いに接続さ
れ、外部バスＧＢ０〜ＧＢ２に接続された外部端子から
は、ユーザロジック部１０からの汎用Ｉ／Ｏ信号が入出
力される。
次の３つの動作モードを有する。即ち、モード選択信号
ＳＡ０，ＳＡ１がいずれもHighレベルに設定されている
場合を通常モードと呼び、図２（ａ）に示すように、ユ
ーザロジック部１０，ＲＯＭ１２，ＲＡＭ１４，ＣＰＵ
１６のすべてが、内部バスＩＢ０，ＩＢ１１〜ＩＢ１３
（以下、総称してＩＢｘとする）を介して互いに接続さ
れ、外部バスＧＢ０〜ＧＢ２に接続された外部端子から
は、ユーザロジック部１０からの汎用Ｉ／Ｏ信号が入出
力される。
【００２７】また、モード選択信号ＳＡ０がLow レベル
に設定されている場合をＲＯＭ外付けモードと呼び、図
２（ｂ）に示すように、ＲＯＭ１２が内部バスＩＢｘか
ら切り離され、外部バスＧＢ０，ＧＢ１に接続された外
部端子からは、アドレス・データ信号、及びＲＯＭ制御
信号に相当する外部信号を入出力することが可能とな
る。従って、このＲＯＭ外付けモードでは、コントロー
ラ４に内蔵されたＲＯＭ１２を使用することができない
が、外部バスＧＢ０，ＧＢ１に接続された外部端子にＲ
ＯＭを外付けすれば、通常モードと略同様に動作させる
ことができる。
に設定されている場合をＲＯＭ外付けモードと呼び、図
２（ｂ）に示すように、ＲＯＭ１２が内部バスＩＢｘか
ら切り離され、外部バスＧＢ０，ＧＢ１に接続された外
部端子からは、アドレス・データ信号、及びＲＯＭ制御
信号に相当する外部信号を入出力することが可能とな
る。従って、このＲＯＭ外付けモードでは、コントロー
ラ４に内蔵されたＲＯＭ１２を使用することができない
が、外部バスＧＢ０，ＧＢ１に接続された外部端子にＲ
ＯＭを外付けすれば、通常モードと略同様に動作させる
ことができる。
【００２８】一方、モード選択信号ＳＡ１がLow レベル
に設定されている場合をＣＰＵ外付けモードと呼び、図
２（ｃ）に示すように、ＲＯＭ１２，ＲＡＭ１４，ＣＰ
Ｕ１６が内部バスＩＢｘから切り離され、外部バスＧＢ
０〜ＧＢ２に接続された外部端子からは、アドレス・デ
ータ信号，ＲＯＭ制御信号，ＲＡＭ制御信号，及びＣＰ
Ｕ制御信号に相当する外部信号を入出力することが可能
となる。従って、このＣＰＵ外付けモードでは、コント
ローラ４に内蔵されたＲＯＭ１２，ＲＡＭ１４，ＣＰＵ
１６を使用することができないが、ＣＰＵ１６を介する
ことなくユーザロジック部１０を単体で動作させること
ができると共に、外部バスＧＢ０〜ＧＢ２に接続された
外部端子にＲＯＭ，ＲＡＭ，ＣＰＵを外付けすれば、通
常モードと略同様に動作させることもできる。
に設定されている場合をＣＰＵ外付けモードと呼び、図
２（ｃ）に示すように、ＲＯＭ１２，ＲＡＭ１４，ＣＰ
Ｕ１６が内部バスＩＢｘから切り離され、外部バスＧＢ
０〜ＧＢ２に接続された外部端子からは、アドレス・デ
ータ信号，ＲＯＭ制御信号，ＲＡＭ制御信号，及びＣＰ
Ｕ制御信号に相当する外部信号を入出力することが可能
となる。従って、このＣＰＵ外付けモードでは、コント
ローラ４に内蔵されたＲＯＭ１２，ＲＡＭ１４，ＣＰＵ
１６を使用することができないが、ＣＰＵ１６を介する
ことなくユーザロジック部１０を単体で動作させること
ができると共に、外部バスＧＢ０〜ＧＢ２に接続された
外部端子にＲＯＭ，ＲＡＭ，ＣＰＵを外付けすれば、通
常モードと略同様に動作させることもできる。
【００２９】なお、コントローラ４は、電源用の端子を
除いて、信号の入出力に使用可能な外部端子が約１００
ピンあり、そのうち、約６０ピンが、動作モードによら
ず単一の信号を入出力する専用端子とされ、それ以外の
約４０ピンが、外部バスＧＢ０〜ＧＢ２に接続され、動
作モードによって異なる信号を入出力する兼用端子とさ
れている。
除いて、信号の入出力に使用可能な外部端子が約１００
ピンあり、そのうち、約６０ピンが、動作モードによら
ず単一の信号を入出力する専用端子とされ、それ以外の
約４０ピンが、外部バスＧＢ０〜ＧＢ２に接続され、動
作モードによって異なる信号を入出力する兼用端子とさ
れている。
【００３０】そして、専用端子には、ホストコンピュー
タＨ，外部メモリ６，印刷エンジン部８とのインタフェ
ースに使用される信号等、ユーザロジック部１０が実行
する処理にとって、重要度の高い信号が割り当てられ、
一方、兼用端子には、例えばＬＥＤ等の表示装置への駆
動信号や、ホストコンピュータＨからのコマンド等によ
っても設定可能な各種スイッチの入力信号等、ユーザロ
ジック部１０が実行する処理にとって比較的重要度の低
い信号や、使用頻度の少ない信号等が割り当てられてい
る。
タＨ，外部メモリ６，印刷エンジン部８とのインタフェ
ースに使用される信号等、ユーザロジック部１０が実行
する処理にとって、重要度の高い信号が割り当てられ、
一方、兼用端子には、例えばＬＥＤ等の表示装置への駆
動信号や、ホストコンピュータＨからのコマンド等によ
っても設定可能な各種スイッチの入力信号等、ユーザロ
ジック部１０が実行する処理にとって比較的重要度の低
い信号や、使用頻度の少ない信号等が割り当てられてい
る。
【００３１】ここで図３は、ユーザロジック部１０の内
部構成を表すブロック図である。なお、ユーザロジック
部１０は、ホストコンピュータＨから受信する画像デー
タを処理するデータ処理部と、印刷エンジン部８を制御
するための各種制御信号を生成する信号生成処理部とか
らなるが、ここでは、データ処理部の概略構成のみを表
している。
部構成を表すブロック図である。なお、ユーザロジック
部１０は、ホストコンピュータＨから受信する画像デー
タを処理するデータ処理部と、印刷エンジン部８を制御
するための各種制御信号を生成する信号生成処理部とか
らなるが、ここでは、データ処理部の概略構成のみを表
している。
【００３２】図３に示すように、ユーザロジック部１０
のデータ処理部は、所定の方式でデータ圧縮された圧縮
画像データＰＤをホストコンピュータＨから受信して、
外部メモリ６に転送するデータ受信回路３０と、外部メ
モリ６に格納された圧縮画像データＭＰＤを印刷可能な
データに復元（解凍）する圧縮データ解凍回路３２と、
圧縮データ解凍回路３２にて解凍された画像データＲＰ
Ｄを１ライン分ずつ読み込むと共に、この読み込んだ１
ライン分の画像データＲＰＤを印刷エンジン部８からの
タイミング信号（図示せず）に基づいて１ビットずつ読
み出すことにより、シリアルデータのビデオ信号ＶＤに
変換して印刷エンジン部８に供給するラインバッファ３
４とを備えている。
のデータ処理部は、所定の方式でデータ圧縮された圧縮
画像データＰＤをホストコンピュータＨから受信して、
外部メモリ６に転送するデータ受信回路３０と、外部メ
モリ６に格納された圧縮画像データＭＰＤを印刷可能な
データに復元（解凍）する圧縮データ解凍回路３２と、
圧縮データ解凍回路３２にて解凍された画像データＲＰ
Ｄを１ライン分ずつ読み込むと共に、この読み込んだ１
ライン分の画像データＲＰＤを印刷エンジン部８からの
タイミング信号（図示せず）に基づいて１ビットずつ読
み出すことにより、シリアルデータのビデオ信号ＶＤに
変換して印刷エンジン部８に供給するラインバッファ３
４とを備えている。
【００３３】また、ユーザロジック部１０のデータ処理
部は、選択信号ＳＢ０に従って、圧縮データ解凍回路３
２からの画像データＲＰＤ、又は外部端子から入力され
内部ＡＤバスＩＢ０を介して供給される外部データＣＰ
Ｄのいずれかをラインバッファ３４に供給するセレクタ
３６と、選択信号ＳＢ１に従って、外部メモリ６に格納
された圧縮画像データＭＰＤ、又は内部ＡＤバスＩＢ０
を介して供給される外部データＣＰＤのいずれかを圧縮
データ解凍回路３２に供給するセレクタ３８と、選択信
号ＳＢ２に従って、データ受信回路３０がホストコンピ
ュータＨから受信する圧縮画像データＰＤ、又は内部Ａ
ＤバスＩＢ０を介して供給される外部データＣＰＤのい
ずれかを外部メモリ６に供給するセレクタ４０と、デー
タ処理部の動作モードを決めるＤＰモード選択信号Ｍ
０，Ｍ１を記憶するレジスタ４２と、レジスタ４２に記
憶されたＤＰモード選択信号Ｍ０，Ｍ１に従って、選択
信号ＳＢ０〜ＳＢ２を生成するデコーダ４４とを備えて
いる。
部は、選択信号ＳＢ０に従って、圧縮データ解凍回路３
２からの画像データＲＰＤ、又は外部端子から入力され
内部ＡＤバスＩＢ０を介して供給される外部データＣＰ
Ｄのいずれかをラインバッファ３４に供給するセレクタ
３６と、選択信号ＳＢ１に従って、外部メモリ６に格納
された圧縮画像データＭＰＤ、又は内部ＡＤバスＩＢ０
を介して供給される外部データＣＰＤのいずれかを圧縮
データ解凍回路３２に供給するセレクタ３８と、選択信
号ＳＢ２に従って、データ受信回路３０がホストコンピ
ュータＨから受信する圧縮画像データＰＤ、又は内部Ａ
ＤバスＩＢ０を介して供給される外部データＣＰＤのい
ずれかを外部メモリ６に供給するセレクタ４０と、デー
タ処理部の動作モードを決めるＤＰモード選択信号Ｍ
０，Ｍ１を記憶するレジスタ４２と、レジスタ４２に記
憶されたＤＰモード選択信号Ｍ０，Ｍ１に従って、選択
信号ＳＢ０〜ＳＢ２を生成するデコーダ４４とを備えて
いる。
【００３４】このうち、セレクタ３６，３８，４０は、
選択信号ＳＢ０〜ＳＢ２が入力されなければ、夫々圧縮
データ解凍回路３２，外部メモリ６，データ受信回路３
０からのデータを選択し、選択信号ＳＢ０〜ＳＢ２が入
力されると、内部ＡＤバスＩＢ０を介して供給される外
部データＣＰＤを選択して出力するように構成されてい
る。
選択信号ＳＢ０〜ＳＢ２が入力されなければ、夫々圧縮
データ解凍回路３２，外部メモリ６，データ受信回路３
０からのデータを選択し、選択信号ＳＢ０〜ＳＢ２が入
力されると、内部ＡＤバスＩＢ０を介して供給される外
部データＣＰＤを選択して出力するように構成されてい
る。
【００３５】また、デコーダ４４は、モード選択信号Ｓ
Ａ１がLow レベルに設定され、コントローラ４の動作モ
ードがＣＰＵ外付けモードにされている場合、即ちユー
ザロジック部１０が単体で動作可能な状態にされている
場合にのみ有効に動作し、ＤＰモード選択信号Ｍ０，Ｍ
１に従って、選択信号ＳＢ０〜ＳＢ２を択一的に出力す
る。
Ａ１がLow レベルに設定され、コントローラ４の動作モ
ードがＣＰＵ外付けモードにされている場合、即ちユー
ザロジック部１０が単体で動作可能な状態にされている
場合にのみ有効に動作し、ＤＰモード選択信号Ｍ０，Ｍ
１に従って、選択信号ＳＢ０〜ＳＢ２を択一的に出力す
る。
【００３６】なお、レジスタ４２へのＤＰモード選択信
号Ｍ０，Ｍ１の書込は、内部ＡＤバスＩＢ０及びＣＰＵ
バスＩＢ１３に信号を入出力可能な外部端子を介して行
うように構成されている。そして、このように構成され
たユーザロジック部１０のデータ処理部では、モード選
択信号ＳＡ１がHighレベルに設定され、即ちコントロー
ラ４の動作モードが通常モード又はＲＯＭ外付けモード
とされている場合は、選択信号ＳＢ０〜ＳＢ２が出力さ
れることがなく、各処理ブロックは、いずれも、前段の
処理ブロックや外部メモリ６からの信号を入力して動作
する。
号Ｍ０，Ｍ１の書込は、内部ＡＤバスＩＢ０及びＣＰＵ
バスＩＢ１３に信号を入出力可能な外部端子を介して行
うように構成されている。そして、このように構成され
たユーザロジック部１０のデータ処理部では、モード選
択信号ＳＡ１がHighレベルに設定され、即ちコントロー
ラ４の動作モードが通常モード又はＲＯＭ外付けモード
とされている場合は、選択信号ＳＢ０〜ＳＢ２が出力さ
れることがなく、各処理ブロックは、いずれも、前段の
処理ブロックや外部メモリ６からの信号を入力して動作
する。
【００３７】即ち、データ受信回路３０がホストコンピ
ュータＨから受信した圧縮画像データＰＤを外部メモリ
６に転送し、外部メモリ６に１頁分、または所定量の圧
縮画像データが格納されると、圧縮データ解凍回路３２
が起動され、外部メモリ６に格納された圧縮画像データ
ＭＰＤを順次読み出して解凍し、ラインバッファ３４か
らの書込要求に応じて１ライン分ずつ転送する。ライン
バッファ３４では印刷エンジン部８からのタイミング信
号に従って、画像データが１ビットずつ読み出され、１
ライン分のデータが読み出されると、次の１ライン分の
書込を圧縮データ解凍回路３２に要求することにより、
ホストコンピュータＨから転送される圧縮画像データＰ
Ｄが、ビデオ信号ＶＤとして印刷エンジン部８に供給さ
れる。そして、印刷エンジン部８では、このビデオ信号
ＶＤに基づいて、被記録媒体への印刷が実行される。
ュータＨから受信した圧縮画像データＰＤを外部メモリ
６に転送し、外部メモリ６に１頁分、または所定量の圧
縮画像データが格納されると、圧縮データ解凍回路３２
が起動され、外部メモリ６に格納された圧縮画像データ
ＭＰＤを順次読み出して解凍し、ラインバッファ３４か
らの書込要求に応じて１ライン分ずつ転送する。ライン
バッファ３４では印刷エンジン部８からのタイミング信
号に従って、画像データが１ビットずつ読み出され、１
ライン分のデータが読み出されると、次の１ライン分の
書込を圧縮データ解凍回路３２に要求することにより、
ホストコンピュータＨから転送される圧縮画像データＰ
Ｄが、ビデオ信号ＶＤとして印刷エンジン部８に供給さ
れる。そして、印刷エンジン部８では、このビデオ信号
ＶＤに基づいて、被記録媒体への印刷が実行される。
【００３８】一方、モード選択信号ＳＡ１がLow レベル
に設定され、即ちコントローラ４の動作モードがＣＰＵ
外付けモードとされている場合は、選択信号ＳＢ０〜Ｓ
Ｂ１を生成して、ラインバッファ３４，圧縮データ解凍
回路３２，外部メモリ６とのインタフェース部に、外部
データＣＰＤを供給することが可能となる。
に設定され、即ちコントローラ４の動作モードがＣＰＵ
外付けモードとされている場合は、選択信号ＳＢ０〜Ｓ
Ｂ１を生成して、ラインバッファ３４，圧縮データ解凍
回路３２，外部メモリ６とのインタフェース部に、外部
データＣＰＤを供給することが可能となる。
【００３９】即ち、選択信号ＳＢ０が生成されるように
ＤＰモード選択信号Ｍ０，Ｍ１を設定すると、セレクタ
３６によって、ラインバッファ３４から前段の処理ブロ
ックである圧縮データ解凍回路３２が切り離され、ライ
ンバッファ３４に任意の外部データＣＰＤを供給するこ
とが可能となるため、ラインバッファ３４単体の動作を
確認することが可能となる。
ＤＰモード選択信号Ｍ０，Ｍ１を設定すると、セレクタ
３６によって、ラインバッファ３４から前段の処理ブロ
ックである圧縮データ解凍回路３２が切り離され、ライ
ンバッファ３４に任意の外部データＣＰＤを供給するこ
とが可能となるため、ラインバッファ３４単体の動作を
確認することが可能となる。
【００４０】また、選択信号ＳＢ１が生成されるように
ＤＰモード選択信号Ｍ０，Ｍ１を設定すると、セレクタ
３８によって、圧縮データ解凍回路３２から外部メモリ
６とのインタフェース部が切り離され、圧縮データ解凍
回路３２に任意の外部データＣＰＤを供給することが可
能となるため、圧縮データ解凍回路３２及びラインバッ
ファ３４からなる部分の動作を確認することが可能とな
る。
ＤＰモード選択信号Ｍ０，Ｍ１を設定すると、セレクタ
３８によって、圧縮データ解凍回路３２から外部メモリ
６とのインタフェース部が切り離され、圧縮データ解凍
回路３２に任意の外部データＣＰＤを供給することが可
能となるため、圧縮データ解凍回路３２及びラインバッ
ファ３４からなる部分の動作を確認することが可能とな
る。
【００４１】更に、選択信号ＳＢ２が生成されるように
ＤＰモード選択信号Ｍ０，Ｍ１を設定すると、セレクタ
４０によって、外部メモリ６とのインタフェース部がデ
ータ受信回路３０から切り離され、外部メモリ６とのイ
ンタフェース部に任意の外部データＣＰＤを供給するこ
とが可能となるため、データ受信回路３０を除いた部分
の動作を確認することが可能となり、延いてはデータ受
信回路３０での異常の有無を確認することが可能とな
る。
ＤＰモード選択信号Ｍ０，Ｍ１を設定すると、セレクタ
４０によって、外部メモリ６とのインタフェース部がデ
ータ受信回路３０から切り離され、外部メモリ６とのイ
ンタフェース部に任意の外部データＣＰＤを供給するこ
とが可能となるため、データ受信回路３０を除いた部分
の動作を確認することが可能となり、延いてはデータ受
信回路３０での異常の有無を確認することが可能とな
る。
【００４２】なお、選択信号ＳＢ０〜ＳＢ２がいずれも
生成されないようにＤＰモード選択信号Ｍ０，Ｍ１を設
定した場合は、モード選択信号ＳＡ１がHighレベルに設
定されている場合と同様に動作する。以上説明したよう
に、本実施例のコントローラ４では、ホストコンピュー
タＨからデータ圧縮された画像データＰＤを受信して、
これを解凍しながらビデオ信号ＶＤに変換して印刷エン
ジン部８に供給するようにされており、受信した画像デ
ータＰＤを一時的に蓄積する外部メモリ６には、データ
圧縮された画像データＰＤが格納されるため、外部メモ
リ６の容量を小さくすることができる。
生成されないようにＤＰモード選択信号Ｍ０，Ｍ１を設
定した場合は、モード選択信号ＳＡ１がHighレベルに設
定されている場合と同様に動作する。以上説明したよう
に、本実施例のコントローラ４では、ホストコンピュー
タＨからデータ圧縮された画像データＰＤを受信して、
これを解凍しながらビデオ信号ＶＤに変換して印刷エン
ジン部８に供給するようにされており、受信した画像デ
ータＰＤを一時的に蓄積する外部メモリ６には、データ
圧縮された画像データＰＤが格納されるため、外部メモ
リ６の容量を小さくすることができる。
【００４３】また、本実施例のコントローラ４では、そ
の動作モードをＣＰＵ外付けモードに設定することによ
り、ＲＯＭ１２，ＲＡＭ１４，ＣＰＵ１６を内部バスＩ
Ｂｘから切り離して、アドレス・データ信号、ＲＯＭ制
御信号、ＲＡＭ制御信号、ＣＰＵ制御信号に相当する信
号を外部端子を介して、ユーザロジック部１０に入出力
することが可能なようにされている。
の動作モードをＣＰＵ外付けモードに設定することによ
り、ＲＯＭ１２，ＲＡＭ１４，ＣＰＵ１６を内部バスＩ
Ｂｘから切り離して、アドレス・データ信号、ＲＯＭ制
御信号、ＲＡＭ制御信号、ＣＰＵ制御信号に相当する信
号を外部端子を介して、ユーザロジック部１０に入出力
することが可能なようにされている。
【００４４】従って、本実施例のコントローラ４によれ
ば、ユーザロジック部１０を、ＣＰＵ１６を介すること
なく、単体で動作させることができ、また、外部端子を
介してエミュレータ等を接続することもできる。その結
果、ユーザロジック部１０単体の動作を容易に検証する
ことができ、ユーザロジック部１０単体のデバッグや、
異常発生時における不良箇所（ユーザロジック部１０又
はユーザロジック部１０以外のいずれか）の特定を速や
かに行うことができる。
ば、ユーザロジック部１０を、ＣＰＵ１６を介すること
なく、単体で動作させることができ、また、外部端子を
介してエミュレータ等を接続することもできる。その結
果、ユーザロジック部１０単体の動作を容易に検証する
ことができ、ユーザロジック部１０単体のデバッグや、
異常発生時における不良箇所（ユーザロジック部１０又
はユーザロジック部１０以外のいずれか）の特定を速や
かに行うことができる。
【００４５】更に、本実施例のコントローラ４のユーザ
ロジック部１０には、独立した処理を行う各処理ブロッ
ク（ラインバッファ３４，圧縮データ解凍回路３２，外
部メモリとのインタフェース部，データ受信回路３０）
の間にセレクタ３６，３８，４０が設けられており、コ
ントローラ４の動作モードがＣＰＵ外付けモードに設定
されている時には、前段の処理ブロックからのデータを
入力する代わりに、外部端子を介して任意の外部データ
を入力して、自処理ブロックより前段の処理ブロックを
切り離した状態での動作確認が可能なようにされてい
る。
ロジック部１０には、独立した処理を行う各処理ブロッ
ク（ラインバッファ３４，圧縮データ解凍回路３２，外
部メモリとのインタフェース部，データ受信回路３０）
の間にセレクタ３６，３８，４０が設けられており、コ
ントローラ４の動作モードがＣＰＵ外付けモードに設定
されている時には、前段の処理ブロックからのデータを
入力する代わりに、外部端子を介して任意の外部データ
を入力して、自処理ブロックより前段の処理ブロックを
切り離した状態での動作確認が可能なようにされてい
る。
【００４６】従って、本実施例のコントローラ４によれ
ば、ラインバッファ３４単体の動作、ラインバッファ３
４及び圧縮データ解凍回路３２からなる部分の動作、デ
ータ受信回路３０以外からなる部分の動作を順を追って
検証することにより、各処理ブロック毎に異常の有無を
確認することができ、ユーザロジック部１０内のデバッ
グや、ユーザロジック部１０内で異常が発生した場合
に、その原因となる処理ブロックを速やかに特定するこ
とができる。
ば、ラインバッファ３４単体の動作、ラインバッファ３
４及び圧縮データ解凍回路３２からなる部分の動作、デ
ータ受信回路３０以外からなる部分の動作を順を追って
検証することにより、各処理ブロック毎に異常の有無を
確認することができ、ユーザロジック部１０内のデバッ
グや、ユーザロジック部１０内で異常が発生した場合
に、その原因となる処理ブロックを速やかに特定するこ
とができる。
【００４７】また更に、本実施例のコントローラ４で
は、ＲＯＭ外付けモードに設定することにより、内部バ
スＩＢｘからＲＯＭ１２のみを切り離し、アドレス・デ
ータ信号、ＲＯＭ制御信号に相当する外部信号を外部端
子を介してユーザロジック部１０やＣＰＵ１６に入出力
できるようにされている。
は、ＲＯＭ外付けモードに設定することにより、内部バ
スＩＢｘからＲＯＭ１２のみを切り離し、アドレス・デ
ータ信号、ＲＯＭ制御信号に相当する外部信号を外部端
子を介してユーザロジック部１０やＣＰＵ１６に入出力
できるようにされている。
【００４８】従って、例えば、プログラムの内容が頻繁
に変更されるデバッグ時には、書換えの容易な外部のメ
モリにプログラムを格納して動作させ、デバッグを終了
した時点で、内蔵されれたＲＯＭ１２にプログラムを書
き込むようにすることにより、効率よくデバッグを行う
ことができる。
に変更されるデバッグ時には、書換えの容易な外部のメ
モリにプログラムを格納して動作させ、デバッグを終了
した時点で、内蔵されれたＲＯＭ１２にプログラムを書
き込むようにすることにより、効率よくデバッグを行う
ことができる。
【００４９】また、本実施例のコントローラ４では、動
作モードをＲＯＭ外付けモード、又はＣＰＵ外付けモー
ドに設定した時に、アドレス・データ信号，ＲＯＭ制御
信号，ＲＡＭ制御信号，ＣＰＵ制御信号に相当する外部
信号を入出力するための外部端子は、通常モードでは、
ユーザロジック部１０からの汎用Ｉ／Ｏ信号を入出力す
るために使用され、兼用端子とされている。
作モードをＲＯＭ外付けモード、又はＣＰＵ外付けモー
ドに設定した時に、アドレス・データ信号，ＲＯＭ制御
信号，ＲＡＭ制御信号，ＣＰＵ制御信号に相当する外部
信号を入出力するための外部端子は、通常モードでは、
ユーザロジック部１０からの汎用Ｉ／Ｏ信号を入出力す
るために使用され、兼用端子とされている。
【００５０】従って、本実施例のコントローラ４によれ
ば、外部信号の入出力のみを行う専用端子を設ける場合
に比べて、外部端子の総数を少なくすることができ、延
いては、チップサイズを小型化することができる。
ば、外部信号の入出力のみを行う専用端子を設ける場合
に比べて、外部端子の総数を少なくすることができ、延
いては、チップサイズを小型化することができる。
【図１】 実施例のＡＳＩＣを用いて構成したレーザプ
リンタの全体構成、及びＡＳＩＣの内部構成を表すブロ
ック図である。
リンタの全体構成、及びＡＳＩＣの内部構成を表すブロ
ック図である。
【図２】 ＡＳＩＣの動作モードを表す説明図である。
【図３】 ユーザロジック部の内部構成を表すブロック
図である。
図である。
２…レーザプリンタ ４…コントローラ
６…外部メモリ ８…印刷エンジン部 １０…ユーザロジック部 １
２…ＲＯＭ １４…ＲＡＭ １６…ＣＰＵ １８，２０…バスコ
ントロール回路 ２２，２４，２６…セレクタ ３０…データ受信回
路 ３２…圧縮データ解凍回路 ３４…ラインバッフ
ァ ３６，３８，４０…セレクタ ４２…レジスタ
４４…デコーダ ＧＢ０〜ＧＢ２…外部バス ＩＢＵ０〜ＩＢＵ２
…汎用ＩＯバス Ｂ１１…ＲＯＭバス ＩＢ１１…内部ＲＯＭバス Ｂ１２…ＲＡＭバス ＩＢ１２…内部ＲＡＭバス Ｂ１３…ＣＰＵバス ＩＢ１３…内部ＣＰＵバス
６…外部メモリ ８…印刷エンジン部 １０…ユーザロジック部 １
２…ＲＯＭ １４…ＲＡＭ １６…ＣＰＵ １８，２０…バスコ
ントロール回路 ２２，２４，２６…セレクタ ３０…データ受信回
路 ３２…圧縮データ解凍回路 ３４…ラインバッフ
ァ ３６，３８，４０…セレクタ ４２…レジスタ
４４…デコーダ ＧＢ０〜ＧＢ２…外部バス ＩＢＵ０〜ＩＢＵ２
…汎用ＩＯバス Ｂ１１…ＲＯＭバス ＩＢ１１…内部ＲＯＭバス Ｂ１２…ＲＡＭバス ＩＢ１２…内部ＲＡＭバス Ｂ１３…ＣＰＵバス ＩＢ１３…内部ＣＰＵバス
Claims (5)
- 【請求項１】 内部バスを介して相互に接続されたＣＰ
Ｕ，メモリ，及び使用者が任意に論理回路をプログラム
可能なユーザロジック部を内蔵する半導体集積回路にお
いて、 外部からの設定に従って、上記ユーザロジック部と上記
ＣＰＵ及びメモリとの間の信号の入出力を禁止する禁止
手段と、 上記禁止手段によって禁止される信号と同等の外部信号
を、上記ユーザロジック部に入出力することが可能な外
部端子と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】 上記禁止手段により上記ユーザロジック
部と上記ＣＰＵ及びメモリとの間の信号の入出力が禁止
されていない時には、上記外部端子を介して入出力され
る信号を、上記外部信号以外の入出力信号として上記ユ
ーザロジック部に入出力する信号切換手段を設けたこと
を特徴とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記ユーザロジック部は、前段からのデ
ータを順次入力して所定の処理を実行する複数の処理ブ
ロックからなり、 各処理ブロック間には、外部からの設定に従って、前段
の処理ブロックからの内部データ、或は上記外部端子を
介して入力される外部データのいずれかを選択して、次
段の処理ブロックに供給する選択手段を設けたことを特
徴とする請求項１または請求項２に記載の半導体集積回
路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、 上記処理ブロックとして、 画像データを受信し、該画像データを当該半導体集積回
路に外付けされる外部メモリへ転送するデータ受信回路
と、 上記外部メモリに格納された画像データを読み込んでシ
リアルデータに変換して出力するラインバッファと、 を備え、画像形成装置のコントローラとして使用される
ことを特徴とする半導体集積回路。 - 【請求項５】 請求項３に記載の半導体集積回路におい
て、 上記処理ブロックとして、 圧縮された画像データを受信し、該画像データを当該半
導体集積回路に外付けされる外部メモリへ転送するデー
タ受信回路と、 上記外部メモリに格納された画像データを読み込んで、
圧縮前の画像データに復元するデータ復元回路と、 該データ復元回路にて復元されたデータを取り込んでシ
リアルデータに変換して出力するラインバッファと、 を備え、画像形成装置のコントローラとして使用される
ことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16964396A JP3484296B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
| US08/885,728 US5978943A (en) | 1996-06-28 | 1997-06-30 | Application specified integrated circuit with user programmable logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16964396A JP3484296B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1021106A true JPH1021106A (ja) | 1998-01-23 |
| JP3484296B2 JP3484296B2 (ja) | 2004-01-06 |
Family
ID=15890292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16964396A Expired - Lifetime JP3484296B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5978943A (ja) |
| JP (1) | JP3484296B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316643A (ja) * | 2004-04-28 | 2005-11-10 | Fuji Xerox Co Ltd | 無線データ送受信システムのｃｐｕエミュレータ |
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