JPH086918A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【目的】端子数の増大を回避し、他の端子機能を損なわ
ず且つリアルタイム性を低下させずに、内部メモリの実
行アドレスを外部端子から監視可能にするデータ処理装
置の提供。 【構成】モード切り換え信号(6-4)が‘１’の場合、セ
レクト信号生成部(６)からの内部ROMアドレス選択信号
(5-1)が‘１’になり、セレクタ(５)で内部ROMアドレス
バス(9-1)が選択され、アドレス／データ端子(８)から
内部ROMアドレス情報が出力される。この場合、外部ア
クセスのバスサイクルタイミングで内部ROMアドレス選
択信号(5-1)が‘０’となり、外部アドレス／データが
アドレス／データ端子(８)から入出力される。モード切
り換え信号(6-4)が‘０’の場合、通常モードで動作し
外部アドレス／データがアドレス／データ端子(８)から
入出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュ―タ
に関し、特に内部に命令メモリを内蔵するマイクロコン
ピュ―タに関する。

【０００２】

【従来の技術】マイクロコンピュ―タは、一般に、中央
処理装置の他にＲＯＭ（リードオンリーメモリ）を内蔵
し、また、外部にＲＡＭ（ランダムアクセスメモリ）等
のメモリを接続した場合の制御を行うためのバス制御
部、アドレス、データ入出力用の複数の端子等を備えて
いる。

【０００３】ここで、マイクロコンピュ―タに内蔵のＲ
ＯＭからのフェッチ時において、その実行アドレス、す
なわち内蔵のＲＯＭにおけるプログラムの実行状況、を
外部から監視できることは、デバッグ上有効であり、そ
のための各種工夫がなされてきた。

【０００４】図１０を用いて、従来のマイクロコンピュ
―タの構成と動作について説明する（「従来例１」とい
う）。図１０において、中央処理装置１は命令の実行に
際してフェッチポインタ３によって示される内部ＲＯＭ
４のアドレスを内部ＲＯＭアドレスバス９−１から出力
し、内部ＲＯＭデータバス９−４を介して内部ＲＯＭ４
に記憶された命令コードを読み出す。

【０００５】中央処理装置１は、内蔵ＲＯＭ４から読み
出した命令コードを内部でデコードした結果、外部アク
セス命令であることを判別した場合、外部アクセス要求
１１をバス制御部２に対して出力する。

【０００６】中央処理装置１から外部メモリ要求１１を
受け取ったバス制御部２は、不図示の外部メモリをアク
セスするために、アドレスサイクル、及びデータサイク
ルから成る外部バスサイクルを起動する。

【０００７】外部バスサイクルにおいて、バス制御部２
は、アドレスサイクルのタイミングで、中央処理装置１
から内部バス１２を介して不図示の外部メモリのアクセ
ス先を指し示す外部アドレスを受け取り、これを外部ア
ドレスバス９−２に出力する。

【０００８】そして、バス制御部２は、不図示の外部メ
モリへの書き込み時には、中央処理装置１から内部バス
１２を介して書き込みデータを受け取り、外部データバ
ス９−３に出力する。また、バス制御部２は、外部メモ
リから読み出し時には、読み出しデータを外部データバ
ス９−３から読み込み、内部バス１２を介して中央処理
装置１へ出力する。

【０００９】バス制御部２は、外部バスサイクルにおい
て、リード信号６−１、ライト信号６−２、データタイ
ミング信号６−３を出力する。リード信号６−１とライ
ト信号６−２は、バスサイクルが読み出し動作と書き込
み動作のときにそれぞれ‘１’となり、データタイミン
グ信号６−３は、データサイクルの期間において‘１’
となる。

【００１０】セレクタ２２において、外部アドレスバス
９−２と外部データバス９−３のうち、外部アドレス選
択信号２２−２が‘１’のときは外部アドレスバス９−
２が選択され、外部ライトデータ選択信号２２−３、ま
たは外部リードデータ選択信号２２−４が‘１’のとき
は外部データバス９−３が選択される。

【００１１】外部メモリ（不図示）への書き込み動作時
には、入出力回路７を通して、アドレス／データ端子８
から不図示の外部メモリに対して、アドレスサイクルで
外部アドレスバス９−２が出力され、データサイクルで
外部データバス９−３が出力される。

【００１２】外部メモリ（不図示）からの読み出し動作
時には、入出力回路７を通して、アドレス／データ端子
８から外部メモリに対して外部アドレスバス９−２がア
ドレスサイクルタイミングで出力され、また、データサ
イクルタイミングで当該アドレスの外部メモリデータを
外部データバス９−３に入力する。

【００１３】外部アドレス選択信号２２−２、外部ライ
トデータ選択信号２２−３、及び外部リードデータ選択
信号２２−４は、セレクト信号生成部２０において生成
される。

【００１４】図１２に、セレクト信号生成部２０の論理
構成を示す。図１２において、外部アドレス選択信号２
２−２は、リード信号６−１とライト信号６−２を入力
とするＯＲゲート７０−２の出力、及びデータタイミン
グ出力信号６−３を入力とするインバータ７０−１の出
力のそれぞれを入力とするＡＮＤゲート７０−３の出力
である。

【００１５】また、データタイミング信号６−３とライ
ト信号６−２を入力とするＡＮＤゲート７０−４の出力
が外部ライトデータ選択信号２２−３となり、データタ
イミング信号６−３とリード信号６−１を入力とするＡ
ＮＤゲート７０−５の出力が外部リードデータ選択信号
２２−４となる。

【００１６】セレクト信号生成部２０から出力される外
部アドレス選択信号２２−２、外部ライトデータ選択信
号２２−３、外部リードデータ選択信号２２−４はセレ
クタ２２に入力される。

【００１７】図１１にセレクタ２２の論理構成を示す。
外部データバス９−３の１６ビットの各ビットは、ＡＮ
Ｄゲート６０−３に入力され、それぞれ外部ライトデー
タ選択信号２２−３との論理積がとられる。

【００１８】同様に、外部アドレスバス９−２の１６ビ
ットの各ビットはＡＮＤゲート６０−２に入力され、外
部アドレス選択信号２２−２との論理積をとられる。

【００１９】ＡＮＤゲート６０−２の出力（１６ビッ
ト）とＡＮＤゲート６０−３の出力（１６ビット）の各
ビットは、それぞれ１６個の２入力ＯＲゲート６０−４
の各入力端子に入力され、その１６ビット出力が、それ
ぞれ１６個の３ステートバッファ６０−５に入力され
る。

【００２０】３ステートバッファ６０−５は、外部リー
ドデータ選択信号２２−４が、‘０’のときに入力と同
じ論理を出力し、‘１’のときに出力をハイインピーダ
ンス状態とする。３ステートバッファ６０−５の出力
は、セレクタ２２の出力となる。

【００２１】また、外部メモリへのリードバスサイクル
におけるデータサイクル時には、外部リードデータ選択
信号２２−４が‘１’となり、３ステートバッファ６０
−５はハイインピーダンス状態となる。

【００２２】一方、３ステートバッファ６０−６は、外
部リードデータ選択信号２２−４が‘１’のときに、入
力と同じ論理を外部データバス９−３に出力し、‘０’
のときには同出力をハイインピーダンス状態とする。

【００２３】セレクタ２２への入出力は、入出力回路７
を介して、アドレス／データ端子８に対して行われる。

【００２４】外部メモリからのフェッチの場合、アドレ
ス、命令コードの入出力は、アドレス／データ端子８を
介して行われるが、その場合、プログラムの実行状況は
アドレス／データ端子８を監視することにより知ること
ができる。

【００２５】次に、図１０を参照して、内部ＲＯＭアド
レスを外部から監視する従来の方法を説明する。マイク
ロコンピュ―タは、アドレス／データ端子８の他に汎用
入出力用端子２１を持つ。モード切り換え端子１０によ
り外部からモード切り換え信号６−４の設定を行う。

【００２６】モード切換信号６−４が‘０’のときは、
汎用入出力ポート２３が汎用入出力用端子２１に接続さ
れる。すなわち、通常の汎用入出力モードとして機能す
る。また、モード切り換え信号６−４が‘１’のとき、
内部ＲＯＭアドレスバス９−４が汎用入出力用端子２１
に接続される。このモードでは汎用入出力用端子２１
は、入出力用の端子として機能せず、専ら内部ＲＯＭの
実行アドレス出力用として機能する。

【００２７】内部ＲＯＭの実行状況を外部から監視する
方法の別の従来例として、中央処理装置１が実行するト
ラップ命令を用いる方法がある（「従来例２」とい
う）。ここで、トラップ命令とは、現在の実行アドレス
をスタックに退避させ、トラップ処理プログラムが格納
されたアドレスへジャンプし、所望のトラップ処理を行
うための命令である。

【００２８】従来例２において、中央処理装置１、バス
制御部２の構成は、図１０に示した従来例１と同様であ
る。この方式では、内部ＲＯＭ４の実行アドレスを端子
から外部に直接出力するのではなく、内部ＲＯＭ４の命
令コード中に適当な間隔でトラップ命令を置き、そのト
ラップ命令が実行されて例外処理を起動する際に、不図
示の外部メモリのスタック領域に、戻りアドレスとして
内部ＲＯＭ４の実行アドレスを退避する。このときのス
タック領域に記憶されたアドレス情報を監視することで
内部ＲＯＭ４の実行状況を把握しようとする間接的な監
視方法である。

【００２９】

【発明が解決しようとする課題】中央処理装置が実行す
る命令が格納されている内部メモリの実行アドレスを外
部から監視できることは、特にイン・サーキットでデバ
ッグを行う上で有効である。

【００３０】しかしながら、前記従来例１の方式は、内
部メモリの実行アドレスを外部に出力するために他の機
能端子を兼用するものであり、このため、デバッグ時に
は、外部出力として兼用する他の機能端子の本来の機能
を使用不可としなければならないという欠点を有してい
る。

【００３１】そして、内部メモリのアドレス出力用に新
たに専用端子を設けることは、端子数の増大を招きコス
ト増大につながり、現実的でない。

【００３２】また、内部メモリのプログラム中にトラッ
プ命令を置く前記従来例２の方法では、あるひとまとま
りのルーチンごとにトラップ命令を置くのが一般的であ
るが、この場合、可視性の低下が著しい。

【００３３】さらに、トラップ命令数を挿入することに
より、その分のプログラム容量が増大することから、メ
モリの利用効率が低下する。そして、トラップ命令後、
何らかの処理を行い本体プログラムに復帰するまで、本
体のプログラムの実行は一旦停止することとなり、リア
ルタイム性が大きく損なわれるという問題を有してい
る。

【００３４】従って、本発明は、前記問題点を解消し、
端子数の増大を回避しつつ、他の端子機能を損なうこと
なく、且つリアルタイム性を全く低下させることなく、
内部メモリの実行アドレスを外部端子から監視可能にす
るデータ処理装置を提供することを目的とする。

【００３５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、命令コードを記憶する記憶手段と、該記
憶手段へ読み出しアドレスを与えて前記命令コードを読
み出し、命令を実行する命令実行手段と、データリード
又はデータライトを行なう外部端子を有するデータ処理
装置において、データ転送用のバスと前記読み出しアド
レスの転送用バスとのいずれか一を選択して前記外部端
子に接続する選択手段と、データライト又はデータリー
ドを行なう期間以外の期間を検出する検出手段とを有
し、前記検出手段により検出された結果の出力を前記選
択手段に入力し、データライト又はデータリードを行な
う期間以外の期間に、前記命令コードに対する前記読み
出しアドレスを前記外部端子から出力するようにしたこ
とを特徴とするデータ処理装置を提供する。

【００３６】また、本発明のデータ処理装置は、命令を
実行する中央処理装置と、該中央処理装置が実行する命
令コードを格納する内部メモリと、外部デバイスへアク
セスするための外部アドレス及び／又はデータの入出力
用の外部バス端子と、前記外部デバイスへのアクセスを
制御するバス制御手段と、を備え、前記内部メモリに格
納された命令コードは前記中央処理装置により内部バス
を介して読み出されるデータ処理装置において、前記外
部バス端子から外部アドレス及び／又はデータが入出力
される第１のモードと、前記外部バス端子から前記内部
メモリの読み出しアドレスが出力される第２のモード
と、を選択的に切り換えるモード切り換え制御手段、を
備えたことを特徴とする。さらに、本発明においては、
モード切り換え制御手段は、前記第２のモードにおい
て、前記外部デバイスへのアクセスを行なうバスサイク
ル期間には、前記外部バス端子から前記外部アドレス及
び／又はデータが入出力されるように制御する手段を備
えている。

【００３７】本発明におけるモード切り換え制御手段
は、好ましい態様として、バス制御手段から出力される
外部デバイスへの読み出し／書き込み制御信号と、入出
力バスサイクルにおけるデータサイクルを制御する信号
に基づき、外部デバイスへの入出力バスサイクルを検出
する検出手段と、内部メモリ読み出し用の内部アドレス
バスと、中央処理装置が外部デバイスへの入出力を行な
うための外部アドレスバス及び／又はデータバスと、の
いずれか一を外部バス端子に接続する選択手段と、を備
え、第２のモードにおいて、検出手段が、外部デバイス
への入出力バスサイクルを検出した時には、選択手段が
外部アドレスバス及び／又はデータバスを外部バス端子
に接続すると共に、外部デバイスへの入出力バスサイク
ル以外の期間には、選択手段が、内部アドレスバスを外
部バス端子に接続するように構成される。

【００３８】

【作用】上記構成のもと、本発明によれば、内部メモリ
の読み出しアドレスを出力するための端子を外部アドレ
ス／データ入出力端子と兼用させ、しかも外部アクセス
と内部メモリのアドレス出力を完全に両立させることに
より、イン・サーキットでのデバッグにおいて、内部メ
モリの命令アドレスを出力するために他の機能端子の一
部を使用不可とするようなことは不要とされ、またイン
・サーキットでのデバッグのために新たに専用端子を設
けることも不要とし、更に、内部メモリ中に外部モニタ
のためのトラップ命令等を置く必要もないため、１００
％の可視性、内部メモリ容量の効率的な利用を実現で
き、さらにリアルタイムに内部メモリでの命令の実行状
況を監視することができる。

【００３９】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４０】

【実施例１】図１を参照して、本発明の第１の実施例に
ついて説明する。図１は、本発明のマイクロコンピュ―
タのブロック構成を示した図である。図１において、図
１０に示した従来例と同一又は等価の要素は同一の符号
で参照される。

【００４１】図１において、中央処理装置１、バス制御
部２、内部ＲＯＭ４の構成及び動作は従来例の図１０の
ものと同一であり、その説明を省略する。

【００４２】図１のセレクト信号生成部６において、内
部ＲＯＭアドレス選択信号５−１が生成され、内部ＲＯ
Ｍアドレス選択信号５−１が‘１’のとき、セレクタ５
において内部ＲＯＭアドレスバス９−１が選択され、入
出力回路７を通してアドレス／データ端子８から内部Ｒ
ＯＭアドレス情報が出力される。なお、アドレス／デー
タ端子８は、外部デバイスに対する入出力用の端子であ
ることを明確とするため、「外部アドレス／データ端
子」ともいう。

【００４３】また、内部ＲＯＭアドレス情報信号５−１
が‘０’のとき、不図示の外部メモリへのアクセスのた
めのバスサイクルタイミングであればそのアドレスサイ
クルでセレクタ５において外部アドレスバス９−２が選
択され、データサイクルでセレクタ５において外部デー
タバス９−３が選択され、入出力回路７を通してアドレ
ス／データ端子８から外部メモリに対してアドレス／デ
ータが入出力される。

【００４４】内部ＲＯＭアドレス選択信号５−１が
‘０’であり、バスサイクル時でない時は、アドレス／
データ端子８はハイインピーダンス状態となる。

【００４５】図３にセレクト信号生成部６の論理構成の
一例を示す。リード信号６−１、ライト信号６−２、デ
ータタイミング信号６−３は、図１０に示した従来例と
同様にバス制御部２から出力される。

【００４６】モード切り換え信号６−４は、モード切り
換え端子１０に接続され、外部からのモード切り換え端
子１０の設定により内部ＲＯＭアドレスの外部出力指定
を行う信号である。

【００４７】モード切り換え信号６−４が‘０’のとき
は、外部メモリへのアクセス時に、外部アドレス／デー
タの入出力を行う（通常モード）。

【００４８】また、モード切り換え信号６−４が‘１’
のときに、内部ＲＯＭアドレスの外部出力が可能となる
（内部ＲＯＭアドレス出力モード）。

【００４９】次に図３を用いて、セレクト信号生成部６
の論理構成の一例について説明する。外部アドレス選択
信号５−２は、リード信号６−１とライト信号６−２を
入力とするＯＲゲート４０−２の出力、及びデータタイ
ミング信号６−３を入力とするインバータ４０−１の出
力のそれぞれを入力とするＡＮＤゲート４０−３の出力
である。

【００５０】データタイミング信号６−３とライト信号
６−２を入力とするＡＮＤゲート４０−４の出力が、外
部ライトデータ選択信号５−３となる。また、データタ
イミング信号６−３とリード信号６−１を入力とするＡ
ＮＤゲート４０−７の出力が外部リードデータ選択信号
５−４となる。さらに、ＯＲゲート４０−２の反転出力
であるインバータ４０−５の出力とモード切り換え信号
６−４を入力とするＡＮＤゲート４０−６の出力が内部
ＲＯＭアドレス選択信号５−１となる。

【００５１】図４は、図３の論理構成によって実現され
る各信号の論理値を示した表である。

【００５２】図３に示すセレクト信号生成部６の論理構
成において、モード切り換え信号６−４が‘１’で、か
つリード信号６−１、ライト信号６−２が全て‘０’の
ときに、内部ＲＯＭアドレス選択信号５−１が‘１’と
なる（図４の最右端の欄参照）。

【００５３】内部ＲＯＭアドレス選択信号５−１、外部
アドレス選択信号５−２、及び外部ライトデータ選択信
号５−３、外部リードデータ選択信号５−４はセレクタ
５に入力される。図２にセレクタ５の論理構成の一例を
示す。

【００５４】図２に示すように、外部アドレスバス９−
２の１６ビットの各ビットは、ＡＮＤゲート３０−２に
よって、外部アドレスセレクト信号５−２との論理積を
とられる。同様に、外部データバス９−３の１６ビット
の各ビットはＡＮＤゲート３０−３によって、外部ライ
トデータ選択信号５−３との論理積をとられる。さら
に、内部ＲＯＭアドレスバス９−１の１６ビットの各ビ
ットはＡＮＤゲート３０−１によって、内部ＲＯＭアド
レス選択信号５−１との論理積をとられる。

【００５５】ＡＮＤゲート３０−１、３０−２、３０−
３の出力の各ビツトはそれぞれ１６個の３入力ＯＲゲー
ト３０−４に入力され、その１６ビット出力はそれぞれ
１６個の３ステートバッファ３０−５に入力される。３
ステートバッファ３０−５の出力は、セレクタ５の出力
となる。

【００５６】通常モードで、不図示の外部メモリに対す
るリードバスサイクルのデータタイミングにおいては、
外部リードデータ選択信号５−４が‘１’となり、３ス
テートバッファ３０−５はハイインピーダンス状態とな
る。

【００５７】一方、３ステートバッファ３０−６への入
力は、同じ論理で外部データバス９−３へ出力される。
３ステートバッファ３０−５、３０−６の動作は、図１
１に示した３ステートバッファ６０−５、６０−６とそ
れぞれ同じである。

【００５８】セレクタ５への入出力は、入出力回路７を
介し、アドレス／データ端子８に対して行なわれる。

【００５９】図５は、外部メモリへのアクセスのバスサ
イクルと内部ＲＯＭアドレスタイミングの関係につい
て、特にモード切り換え端子１０を‘１’にして内部Ｒ
ＯＭアドレス出力モードにした時の内部ＲＯＭアドレス
出力中に外部ライトサイクルが起こった場合の動作につ
いて図１の各信号のタイミングチャートを示した図であ
る。

【００６０】モード切り換え端子１０が‘１’の時は、
モード切り換え信号６−４は‘１’に設定されている。
バスサイクル時でない期間８１−１では、内部ＲＯＭア
ドレス８０−１、８０−２、８０−３が、外部アドレス
／データ端子８から出力される。

【００６１】内部ＲＯＭアドレス８０−２に外部アクセ
ス命令が格納されていたとすると、中央処理装置１がこ
の外部アクセス命令を読み出しデコードして、外部アク
セス要求１１を、次のクロック出力が‘０’から‘１’
に変化するタイミング（立ち上がりタイミング）で出力
する。続いて次のクロック出力の立ち上がりのタイミン
グからバスサイクルが開始され、ライト信号６−２が
‘１’、内部ＲＯＭアドレス選択信号５−１が‘０’、
外部アドレス選択信号５−２が‘１’となり、外部アド
レス／データ端子８の出力は外部アドレス出力８２に変
化する。

【００６２】さらに次のクロック出力の立ち上がりのタ
イミングで、データタイミング信号６−３が‘１’とな
り、外部アドレス／データ端子８の出力は、外部データ
出力８３に変化する。

【００６３】外部バスサイクルが終了すると、ライト信
号６−２が‘０’となり、内部ＲＯＭアドレス選択信号
５−１が‘１’となり、内部ＲＯＭアドレス８０−４、
８０−５と続いて外部アドレス／データ端子８から出力
される。

【００６４】以上、説明したように図１のマイクロコン
ピュ―タの構成により、外部バスサイクル時でないタイ
ミングでは、アドレス／データ端子８からの内部ＲＯＭ
アドレス出力を継続するため、どのアドレスの命令を実
行しているかを外部から監視することができる。また、
本実施例においては、内部メモリのアドレスを出力する
端子を外部アドレス／データ入出力端子と兼用させ、し
かも外部アクセスと内部メモリのアドレス出力を両立さ
せることで、イン・サーキットでのデバッグにおいて、
内部メモリの命令アドレスを出力するために他の機能端
子の一部を使用不可にしたりすることは必要とされず、
イン・サーキットでのデバッグ専用の外部端子を設ける
必要もない。

【００６５】

【実施例２】図６を参照して、本発明の第２の実施例を
説明する。図９は、本発明の第２の実施例のマイクロコ
ンピュ―タのブロック構成を示した図である。図９にお
いて、中央処理装置１、バス制御部２の構成及び動作
は、図１０の従来例、前記第１の実施例と同一である。

【００６６】図６で、セレクト信号生成部９１におい
て、内部ＲＯＭアドレス選択信号９０−１が生成され、
内部ＲＯＭアドレス選択信号９０−１が‘１’のとき、
セレクタ９０において内部ＲＯＭアドレスバス９−１が
選択され、入出力回路７を通して外部データ端子９３か
ら内部ＲＯＭアドレス情報が出力される。

【００６７】また、内部ＲＯＭアドレス選択信号９０−
１が‘０’のとき、不図示の外部メモリへのアクセスの
ためのバスサイクルのデータサイクルタイミングであれ
ば、セレクタ９０において外部データバス９−３が選択
され、入出力回路７を介して外部データ端子９３におい
て、ライト動作時のバスサイクルであればデータ出力さ
れ、リード動作時のバスサイクルであればデータ入力さ
れる。

【００６８】内部ＲＯＭアドレス選択信号９０−１が
‘０’であり、外部バスサイクル時のデータサイクルタ
イミングでなければ、データ端子９３はハイインピーダ
ンス状態となる。

【００６９】図８にセレクト信号生成部９１の論理構成
の一例を示す。リード信号６−１、ライト信号６−２、
データタイミング信号６−３、モード切り換え信号６−
４は図１０の従来例と同様にしてモード切り換え端子１
０から出力される信号である。

【００７０】モード切り換え信号６−４が‘０’のとき
は外部メモリへのアクセス時に外部データの入出力を行
う（通常モード）。また、モード切り換え信号６−４が
‘１’のときに内部ＲＯＭアドレスの外部出力が可能と
なる（内部ＲＯＭアドレス出力モード）。

【００７１】次に、図８を参照して、セレクト信号生成
部９１の論理構成の一例について説明する。外部ライト
データ選択信号９０−３は、データタイミング信号６−
３とライト信号６−２を入力とするＡＮＤゲート１１０
−４の出力である。また、データタイミング信号６−３
とリード信号６−１を入力とするＡＮＤゲート１１０−
７の出力が外部リードデータ選択信号９０−４となる。
さらに、リード信号６−１、ライト信号６−２を入力と
するＯＲゲート１１０−２の反転出力であるインバータ
１１０−５の出力と、モード切り換え信号６−４を入力
とするＡＮＤゲート１１０−６の出力が、内部ＲＯＭア
ドレス選択信号９０−１となる。

【００７２】図８に示すセレクト信号生成部９１の論理
構成により、モード切り換え信号６−４が‘１’で、か
つリード信号６−１、ライト信号６−２が全て‘０’の
ときに、内部ＲＯＭアドレス選択信号９０−１が‘１’
となる。

【００７３】内部ＲＯＭアドレス選択信号９０−１、外
部ライトデータ選択信号９０−３、及び外部リードデー
タ選択信号９０−４はセレクタ９０に入力される。図７
にセレクタ９０の論理構成の一例を示す。

【００７４】外部データバス９−３の１６ビットの各ビ
ットは、ＡＮＤゲート１００−３によって、外部ライト
データ選択信号９０−３との論理積がとられる。さら
に、内部ＲＯＭアドレスバス９−１の１６ビットの各ビ
ットはＡＮＤゲート１００−１によって、内部ＲＯＭア
ドレス選択信号９０−１との論理積がとられる。

【００７５】ＡＮＤゲート１００−１、１００−２、１
００−３の出力の各ビットはそれぞれ１６個のＯＲゲー
ト１００−４に入力され、その１６ビット出力はそれぞ
れ１６個の３ステートバッファ１００−５に入力され
る。３ステートバッファ１００−５の出力は、セレクタ
９０の出力となる。

【００７６】通常モードで、外部メモリに対するリード
バスサイクルのデータタイミングにおいては、外部リー
ドデータ選択信号９０−４が‘１’となり、３ステート
バッファ１００−５はハイインピーダンス状態となる。

【００７７】一方、３ステートバッファ１００−６への
入力は、同じ論理で外部データバス９−３へ出力され
る。３ステートバッファ１００−５、１００−６の動作
は、従来例の図１１の３ステートバッファ６０−５、６
０−６とそれぞれ同じである。

【００７８】セレクタ９０への入出力は、入出力回路７
を介し、外部データ端子９３から行なわれる。

【００７９】図９は外部メモリへのアクセスのバスサイ
クルと内部ＲＯＭアドレスタイミングの関係について、
特にモード切り換え端子１０を‘１’にして内部ＲＯＭ
アドレス出力モードにした時の内部ＲＯＭアドレス出力
中に外部ライトサイクルが起こった場合の動作について
図６の各信号のタイミングチャートを示した図である。

【００８０】モード切り換え端子１０が‘１’の時は、
モード切り換え信号６−４は‘１’に設定されている。
バスサイクルのデータサイクルタイミングでない期間１
２１−１、１２１−２では、内部ＲＯＭアドレス１２０
−１、１２０−２、１２０−３が外部データ端子９３か
ら出力される。

【００８１】内部ＲＯＭアドレス１２０−２に外部アク
セス命令が格納されていたとすると、中央処理装置１が
外部アクセス命令をデコードして、外部アクセス要求１
１を次のクロック出力の立ち上がりタイミングで出力す
る。続いて次のクロック出力の立ち上がりタイミングか
らバスサイクルが開始され、ライト信号６−２が
‘１’、内部ＲＯＭアドレス選択信号９０−１が‘０’
となり、外部アドレス端子９２の出力は外部アドレス出
力１２２に変化する。

【００８２】さらに次のクロック出力の立ち上がりタイ
ミングで、データタイミング信号６−３が‘１’とな
り、外部データ端子９３の出力は外部データ出力８３に
変化する。外部バスサイクルが終了すると、ライト信号
６−２が‘０’となり、内部ＲＯＭアドレス選択信号５
−１が‘１’となり、内部ＲＯＭアドレス１２０−４、
１２０−５と続いて外部データ端子９３から出力され
る。

【００８３】以上、説明したように、図６に示すマイク
ロコンピュ―タの構成によっても、外部バスサイクル時
のデータサイクルでないタイミングでは、外部データ端
子９３からの内部ＲＯＭアドレス出力を継続するため、
どのアドレスの命令を実行しているかを外部から監視す
ることができる。

【００８４】

【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、内部メモリの命令アドレスを出力する
端子を外部アドレス／データ入出力端子と兼用させ、し
かも外部アクセスと内部メモリのアドレス出力とを両立
させることにより、イン・サーキットでのデバッグにお
いて、内部メモリの命令アドレスを出力するために他の
機能端子の一部を使用不可にしたりすることは必要とさ
れず、また、イン・サーキットでのデバッグのために新
たに専用端子を設けることを不要とする。また、本発明
は、内部メモリ中に外部モニタのためのトラップ命令等
を置く必要がないため、１００％の可視性、内部メモリ
容量の効率的な利用を実現でき、さらにリアルタイムに
内部メモリでの命令の実行状況を監視することができる
等、イン・サーキットでのデバッグ効率を特段に向上さ
せるものであり、本発明の実用上の効果は極めて高い。

【００８５】そして、本発明によれば、デバック時にお
いて、内部ＲＯＭアドレス出力中に外部バスサイクルが
起動された場合、外部バスサイクルのタイミングにおい
て、外部アドレス／データが外部アドレス／データ端子
から通常通り入出力されるため、デバッグ時において
も、外部アドレス／データ端子は本来の入出力端子とし
て機能することになる。また、本発明においては、外部
デバイスへのリード／ライト信号と入出力バスサイクル
のデータサイクルを制御する信号に基づき外部デバイス
への入出力バスサイクルを検出する検出手段と、モード
切り換え端子とから成る簡易な構成により、外部アクセ
スと内部メモリのアドレス出力との両立を達成してい
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るマイクロコンピュ
―タのブロック構成を示した図である。

【図２】本発明の第１の実施例に係るマイクロコンピュ
―タのセレクタ５の論理構成の一例を示した図である。

【図３】本発明の第１の実施例に係るマイクロコンピュ
―タのセレクト信号生成部６の論理構成の一例を示した
図である。

【図４】本発明の第１の実施例の各信号の論理値表であ
る。

【図５】本発明の第１の実施例において、外部バスサイ
クルと内部ＲＯＭアドレス出力タイミングの関係を、内
部ＲＯＭアドレス出力中に外部ライトサイクルが起動さ
れた場合について示した図１の各信号のタイミングチャ
ートである。

【図６】本発明の第２の実施例に係るマイクロコンピュ
―タのブロック構成を示した図である。

【図７】本発明の第２の実施例に係るマイクロコンピュ
―タのセレクタ９０の論理構成を示した図である。

【図８】本発明の第２の実施例に係るマイクロコンピュ
―タのセレクト信号生成部９１の論理構成を示した図で
ある。

【図９】本発明の第２の実施例において、外部バスサイ
クルと内部ＲＯＭアドレス出力タイミングの関係を、内
部ＲＯＭアドレス出力中に外部ライトサイクルが起動さ
れた場合について示した図６の各信号のタイミングチャ
ートである。

【図１０】従来例のマイクロコンピュ―タのブロック構
成を示した図である。

【図１１】従来例のマイクロコンピュ―タのセレクタ２
２の論理構成を示した図である。

【図１２】従来例のマイクロコンピュ―タのセレクト信
号生成部２０の論理構成を示した図である。

【符号の説明】

１ 中央処理装置 ２ バス制御部 ３ フェッチポインタ ４ 内部ＲＯＭ ５ セレクタ ５−１ 内部ＲＯＭアドレス選択信号 ５−２ 外部アドレス選択信号 ５−３ 外部ライトデータ選択信号 ５−４ 外部リードデータ選択信号 ６−１ リード信号 ６−２ ライト信号 ６−３ データタイミング信号 ６−４ モード切り換え信号 ７ 入出力回路 ８ アドレス／データ端子 ９−１ 内部ＲＯＭアドレスバス ９−２ 外部アドレスバス ９−３ 外部データバス ９−４ 内部ＲＯＭデータバス １０ モード切り換え端子 １１ 外部アクセス要求 １２ 内部バス ２０ セレクト信号生成部 ２１ 汎用入出力用端子 ２２ セレクタ ２２−２ 外部アドレス選択信号 ２２−３ 外部ライトデータ選択信号 ２２−４ 外部リードデータ選択信号 ２３ 汎用入出力ポート ２４ インバータ ３０−１、３０−２、３０−３、４０−３、４０−４、
４０−６、４０−７、６０−２、６０−３、７０−３、
７０−４、７０−５、１００−１、１００−３、１１０
−４、１１０−６、１１０−７ ＡＮＤゲート ３０−４、４０−２、６０−４、７０−２、１００−
４、１１０−２ ＯＲゲート ３０−５、３０−６、６０−５、６０−６、１００−
５、１００−６ ３ステートバッファ ４０−１、４０−５、７０−１、１１０−５ インバー
タ ８０−１、８０−２、８０−３、８０−４、８０−５
ＲＯＭアドレス ８１−１ バスサイクルでない期間 ８１−２ アドレスサイクル ８１−３ データサイクル ８２ 外部アドレス ８３ 外部データ ９０ セレクタ ９０−１ 内部ＲＯＭアドレス選択信号 ９０−３ 外部ライトデータ選択信号 ９０−４ 外部リードデータ選択信号 ９１ セレクト信号生成部 ９２ 外部アドレス端子 ９３ 外部データ端子 ９４ 入出力回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】命令コードを記憶する記憶手段と、該記憶
   手段へ読み出しアドレスを与えて前記命令コードを読み
   出し、命令を実行する命令実行手段と、データリード又
   はデータライトを行なう外部端子を有するデータ処理装
   置において、 データ転送用のバスと前記読み出しアドレスの転送用バ
   スとのいずれか一を選択して前記外部端子に接続する選
   択手段と、 データライト又はデータリードを行なう期間以外の期間
   を検出する検出手段と、を有し、 前記検出手段により検出された結果の出力を前記選択手
   段に入力し、データライト又はデータリードを行なう期
   間以外の期間に、前記命令コードに対する前記読み出し
   アドレスを前記外部端子から出力するようにしたことを
   特徴とするデータ処理装置。
2. 【請求項２】命令を実行する中央処理装置と、該中央処
   理装置が実行する命令コードを格納する内部メモリと、
   外部デバイスへアクセスするための外部アドレス及び／
   又はデータの入出力用の外部バス端子と、前記外部デバ
   イスへのアクセスを制御するバス制御手段と、を備え、
   前記内部メモリに格納された命令コードは前記中央処理
   装置により内部バスを介して読み出されるデータ処理装
   置において、 前記外部バス端子から外部アドレス及び／又はデータが
   入出力される第１のモードと、前記外部バス端子から前
   記内部メモリの読み出しアドレスが出力される第２のモ
   ードと、を選択的に切り換えるモード切り換え制御手
   段、を備えたことを特徴とするデータ処理装置。
3. 【請求項３】前記モード切り換え制御手段が、前記第２
   のモードにおいて、前記外部デバイスへのアクセスを行
   なうバスサイクル期間には、前記外部バス端子から前記
   外部アドレス及び／又はデータが入出力されるように制
   御する手段を備えたことを特徴とする請求項２記載のデ
   ータ処理装置。
4. 【請求項４】前記モード切り換え制御手段が、前記バス
   制御手段から出力される外部デバイスへの読み出し／書
   き込み制御信号と、入出力バスサイクルにおけるデータ
   サイクルを制御する信号に基づき、外部デバイスへの入
   出力バスサイクルを検出する検出手段と、 前記内部メモリ読み出し用の内部アドレスバスと、前記
   中央処理装置が外部デバイスへの入出力を行なうための
   外部アドレスバス及び／又はデータバスと、のいずれか
   一を前記外部バス端子に接続する選択手段と、を備え、 前記第２のモードにおいて、前記検出手段が、前記外部
   デバイスへの入出力バスサイクルを検出した時には、前
   記選択手段が前記外部アドレスバス及び／又はデータバ
   スを前記外部バス端子に接続すると共に、外部デバイス
   への入出力バスサイクル以外の期間には、前記選択手段
   が、前記内部アドレスバスを前記外部バス端子に接続す
   る、ことを特徴とする請求項２記載のデータ処理装置。
5. 【請求項５】前記モード切り換え制御用の外部端子を備
   えたこと特徴とする請求項４記載のデータ処理装置。