JP2002215413A - ファームウェア転送方法およびモジュール間データ伝送システム - Google Patents
ファームウェア転送方法およびモジュール間データ伝送システムInfo
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- JP2002215413A JP2002215413A JP2001006541A JP2001006541A JP2002215413A JP 2002215413 A JP2002215413 A JP 2002215413A JP 2001006541 A JP2001006541 A JP 2001006541A JP 2001006541 A JP2001006541 A JP 2001006541A JP 2002215413 A JP2002215413 A JP 2002215413A
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Abstract
(57)【要約】
【課題】 フラッシュメモリへの書き込みが失敗した場
合でもファームウェアの転送処理を継続でき、初期のフ
ラッシュメモリへのファームウェアの書き込みに別の手
段を必要としない。 【解決手段】 ファームウェアの転送時、ＣＰＵ３はフ
ラッシュメモリチップセレクト出力１１が共有メモリチ
ップセレクト切替回路１４の出力、共有メモリチップセ
レクト出力１０がフラッシュメモリチップセレクト切替
回路１５の出力となるようにチップセレクト設定出力１
２を設定する。その結果、ＣＰＵ４のメモリマップ上、
通常時はフラッシュメモリ６が配置されるプログラム読
出しエリアに共有メモリ５が配置される。モジュール１
のＣＰＵ３はモジュール２のＣＰＵのファームウェア転
送処理プログラムを共有メモリ５に書き込む。ＣＰＵ４
はリセットが解除されると共有メモリ５からファームウ
ェア転送処理プログラムを読み出し、ファームウェア転
送処理を実行する。
合でもファームウェアの転送処理を継続でき、初期のフ
ラッシュメモリへのファームウェアの書き込みに別の手
段を必要としない。 【解決手段】 ファームウェアの転送時、ＣＰＵ３はフ
ラッシュメモリチップセレクト出力１１が共有メモリチ
ップセレクト切替回路１４の出力、共有メモリチップセ
レクト出力１０がフラッシュメモリチップセレクト切替
回路１５の出力となるようにチップセレクト設定出力１
２を設定する。その結果、ＣＰＵ４のメモリマップ上、
通常時はフラッシュメモリ６が配置されるプログラム読
出しエリアに共有メモリ５が配置される。モジュール１
のＣＰＵ３はモジュール２のＣＰＵのファームウェア転
送処理プログラムを共有メモリ５に書き込む。ＣＰＵ４
はリセットが解除されると共有メモリ５からファームウ
ェア転送処理プログラムを読み出し、ファームウェア転
送処理を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、それぞれＣＰＵを
搭載する２つのモジュールと、モジュール間のデータ転
送に使用される共有メモリと、ＣＰＵの処理プログラム
であるファームウェアが格納されるフラッシュメモリを
有する、モジュール間データ伝送システムに関する。
搭載する２つのモジュールと、モジュール間のデータ転
送に使用される共有メモリと、ＣＰＵの処理プログラム
であるファームウェアが格納されるフラッシュメモリを
有する、モジュール間データ伝送システムに関する。
【０００２】
【従来の技術】図５はこの種のシステムの従来例の構成
を示すブロック図である。ファームウェアを転送するモ
ジュール２１のＣＰＵ２３から、モジュール２２のＣＰ
Ｕ２４のファームウェアがＣＰＵバス２９を介して共有
メモリ２５に転送される。ＣＰＵ２４のフラッシュメモ
リ２６への書き込みを行うファームウェア転送処理プロ
グラムはフラッシュメモリ２６に格納されており、ＣＰ
Ｕ２４はＣＰＵバス３１を介して共有メモリ２５からフ
ァームウェアのデータを読み出してフラッシュメモリ２
６に書き込む。このとき、ＣＰＵ２３から共有メモリ２
５へ共有メモリチップセレクト出力３０、ＣＰＵ２４か
ら共有メモリ２５へ共有メモリチップセレクト出力３
２、ＣＰＵ２４からフラッシュメモリ２６へフラッシュ
メモリチップセレクト出力３３が出力される。
を示すブロック図である。ファームウェアを転送するモ
ジュール２１のＣＰＵ２３から、モジュール２２のＣＰ
Ｕ２４のファームウェアがＣＰＵバス２９を介して共有
メモリ２５に転送される。ＣＰＵ２４のフラッシュメモ
リ２６への書き込みを行うファームウェア転送処理プロ
グラムはフラッシュメモリ２６に格納されており、ＣＰ
Ｕ２４はＣＰＵバス３１を介して共有メモリ２５からフ
ァームウェアのデータを読み出してフラッシュメモリ２
６に書き込む。このとき、ＣＰＵ２３から共有メモリ２
５へ共有メモリチップセレクト出力３０、ＣＰＵ２４か
ら共有メモリ２５へ共有メモリチップセレクト出力３
２、ＣＰＵ２４からフラッシュメモリ２６へフラッシュ
メモリチップセレクト出力３３が出力される。
【０００３】
【発明が解決しようとする課題】図５に示す構成では、
ＣＰＵ２４が共有メモリ２５から読み出したファームウ
ェアのデータをフラッシュメモリ２６に書き込んでいる
途中で装置の電源が切れるなどフラッシュメモリ２６へ
の書き込みが正常に行われなかった場合、次に装置を起
動してもＣＰＵ２４のファームウェアがフラッシュメモ
リ２６に正常に書き込まれていないためモジュール２２
が起動できなくなり、モジュール２１のＣＰＵ２３から
のファームウェアの転送が二度とできなくなる。また、
モジュール２２の製造後の初期状態ではフラッシュメモ
リ２６にはＣＰＵ２４のファームウェア転送処理プログ
ラムが書かれていないため、モジュール２１からのファ
ームウェア転送ができない。そのため、フラッシュメモ
リ２６へのファームウェアの書き込みのためにモジュー
ル２１のＣＰＵ２３からの転送以外のフラッシュメモリ
２６へのファームウェア転送手段が必要になる。その一
例として、モジュール２２にＣＰＵ２４のファームウェ
アとフラッシュメモリ２６へのファームウェア転送処理
プログラムを格納したＲＯＭ２８を搭載したフラッシュ
メモリ書き込み用治具２７を接続し、ファームウェア転
送処理プログラムをＲＯＭ２８から読み込んでＲＯＭ２
８からフラッシュメモリ２６へのファームウェアの転送
を行うことが考えられる。
ＣＰＵ２４が共有メモリ２５から読み出したファームウ
ェアのデータをフラッシュメモリ２６に書き込んでいる
途中で装置の電源が切れるなどフラッシュメモリ２６へ
の書き込みが正常に行われなかった場合、次に装置を起
動してもＣＰＵ２４のファームウェアがフラッシュメモ
リ２６に正常に書き込まれていないためモジュール２２
が起動できなくなり、モジュール２１のＣＰＵ２３から
のファームウェアの転送が二度とできなくなる。また、
モジュール２２の製造後の初期状態ではフラッシュメモ
リ２６にはＣＰＵ２４のファームウェア転送処理プログ
ラムが書かれていないため、モジュール２１からのファ
ームウェア転送ができない。そのため、フラッシュメモ
リ２６へのファームウェアの書き込みのためにモジュー
ル２１のＣＰＵ２３からの転送以外のフラッシュメモリ
２６へのファームウェア転送手段が必要になる。その一
例として、モジュール２２にＣＰＵ２４のファームウェ
アとフラッシュメモリ２６へのファームウェア転送処理
プログラムを格納したＲＯＭ２８を搭載したフラッシュ
メモリ書き込み用治具２７を接続し、ファームウェア転
送処理プログラムをＲＯＭ２８から読み込んでＲＯＭ２
８からフラッシュメモリ２６へのファームウェアの転送
を行うことが考えられる。
【０００４】このようにフラッシュメモリへの書き込み
が一度失敗すると二度とファームウェアの転送処理がで
きなくなる、また、初期のフラッシュメモリへのファー
ムウェアの書き込みのために別の手段が必要であるとい
う問題があった。
が一度失敗すると二度とファームウェアの転送処理がで
きなくなる、また、初期のフラッシュメモリへのファー
ムウェアの書き込みのために別の手段が必要であるとい
う問題があった。
【０００５】本発明の目的は、フラッシュメモリへの書
き込みが失敗した場合でもファームウェアの転送処理は
継続でき、また初期のフラッシュメモリへのファームウ
ェアの書き込みに別の手段を必要としない、ファームウ
ェア転送方法およびシステムを提供するものである。
き込みが失敗した場合でもファームウェアの転送処理は
継続でき、また初期のフラッシュメモリへのファームウ
ェアの書き込みに別の手段を必要としない、ファームウ
ェア転送方法およびシステムを提供するものである。
【０００６】
【課題を解決するための手段】本発明は、上記問題を解
決するため、ファームウェアを転送する側のモジュール
のＣＰＵから、ファームウェアを転送される側のモジュ
ールのＣＰＵのファームウェア転送処理プログラムを共
有メモリに格納するとともに、ファームウェアを転送さ
れるモジュールにＣＰＵのフラッシュメモリと共有メモ
リへのチップセレクトを入れ替える回路を設けて、ファ
ームウェアの転送時には転送するモジュールのＣＰＵか
ら転送されるモジュールのＣＰＵのフラッシュメモリと
共有メモリへのチップセレクトを入れ替え、転送される
ＣＰＵのファームウェア転送処理プログラムの読み込み
を共有メモリから行うようにするものである。
決するため、ファームウェアを転送する側のモジュール
のＣＰＵから、ファームウェアを転送される側のモジュ
ールのＣＰＵのファームウェア転送処理プログラムを共
有メモリに格納するとともに、ファームウェアを転送さ
れるモジュールにＣＰＵのフラッシュメモリと共有メモ
リへのチップセレクトを入れ替える回路を設けて、ファ
ームウェアの転送時には転送するモジュールのＣＰＵか
ら転送されるモジュールのＣＰＵのフラッシュメモリと
共有メモリへのチップセレクトを入れ替え、転送される
ＣＰＵのファームウェア転送処理プログラムの読み込み
を共有メモリから行うようにするものである。
【０００７】ファームウェア転送処理プログラムをフラ
ッシュメモリではなく、共有メモリから読み込むことで
フラッシュメモリの書き込みに失敗しても、転送するＣ
ＰＵからファームウェア転送処理プログラムを再度共有
メモリに格納することで、転送されるＣＰＵはファーム
ウェア転送処理プログラムを起動でき、またフラッシュ
メモリがブランクの初期の書き込みも、共有メモリから
治具などによる別の書き込み手段を用いることなく実行
できる。
ッシュメモリではなく、共有メモリから読み込むことで
フラッシュメモリの書き込みに失敗しても、転送するＣ
ＰＵからファームウェア転送処理プログラムを再度共有
メモリに格納することで、転送されるＣＰＵはファーム
ウェア転送処理プログラムを起動でき、またフラッシュ
メモリがブランクの初期の書き込みも、共有メモリから
治具などによる別の書き込み手段を用いることなく実行
できる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００９】図１は本発明の一実施形態のファームウェ
ア転送システムの構成図である。
ア転送システムの構成図である。
【００１０】モジュール１がファームウェアを転送する
側、モジュール２がファームウェアを転送される側であ
る。モジュール１にはＣＰＵ３が含まれている。モジュ
ール２はＣＰＵ４と共有メモリ５とフラッシュメモリ６
と共有メモリチップセレクト切替回路１４とフラッシュ
メモリチップセレクト切替回路１５を含んでいる。ＣＰ
Ｕ３と共有メモリ５はＣＰＵバス７で接続され、ＣＰＵ
３から共有メモリ５に共有メモリチップセレクト出力９
が出力される。ＣＰＵ４と共有メモリ５とフラッシュメ
モリ６はＣＰＵバス８で接続されている。共有メモリ５
はＣＰＵ３と４間のデータ交換に使用される。モジュー
ル２のＣＰＵ４の共有メモリチップセレクト出力１０と
フラッシュメモリチップセレクト出力１１は共有メモリ
チップセレクト切替回路１４とフラッシュメモリチップ
セレクト切替回路１５に入力される。共有メモリチップ
セレクト切替回路１４とフラッシュメモリチップセレク
ト切替回路１５にはモジュール１のＣＰＵ３からのチッ
プセレクト設定出力１２が入力されており、その信号の
極性によって共有メモリチップセレクト切替回路１４の
出力１６と、フラッシュメモリチップセレクト切替回路
１５の出力１７をＣＰＵ４の共有メモリチップセレクト
出力１０とフラッシュメモリチップセレクト出力１１か
ら切替えて出力する。なお、ＣＰＵ３からＣＰＵ４へ、
ＣＰＵ４をリセットするリセット出力１３が出力され
る。
側、モジュール２がファームウェアを転送される側であ
る。モジュール１にはＣＰＵ３が含まれている。モジュ
ール２はＣＰＵ４と共有メモリ５とフラッシュメモリ６
と共有メモリチップセレクト切替回路１４とフラッシュ
メモリチップセレクト切替回路１５を含んでいる。ＣＰ
Ｕ３と共有メモリ５はＣＰＵバス７で接続され、ＣＰＵ
３から共有メモリ５に共有メモリチップセレクト出力９
が出力される。ＣＰＵ４と共有メモリ５とフラッシュメ
モリ６はＣＰＵバス８で接続されている。共有メモリ５
はＣＰＵ３と４間のデータ交換に使用される。モジュー
ル２のＣＰＵ４の共有メモリチップセレクト出力１０と
フラッシュメモリチップセレクト出力１１は共有メモリ
チップセレクト切替回路１４とフラッシュメモリチップ
セレクト切替回路１５に入力される。共有メモリチップ
セレクト切替回路１４とフラッシュメモリチップセレク
ト切替回路１５にはモジュール１のＣＰＵ３からのチッ
プセレクト設定出力１２が入力されており、その信号の
極性によって共有メモリチップセレクト切替回路１４の
出力１６と、フラッシュメモリチップセレクト切替回路
１５の出力１７をＣＰＵ４の共有メモリチップセレクト
出力１０とフラッシュメモリチップセレクト出力１１か
ら切替えて出力する。なお、ＣＰＵ３からＣＰＵ４へ、
ＣＰＵ４をリセットするリセット出力１３が出力され
る。
【００１１】図２はモジュール２のＣＰＵ４のメモリマ
ップを示す。図２（１）は通常動作時のメモリマップ
で、プログラム読出しエリアにフラッシュメモリ６が配
置される。図２（２）はファームウェア転送時のメモリ
マップで、プログラム読出しエリアに共有メモリ５が配
置され、その一部にファームウェア転送処理プログラム
がＣＰＵ３によって格納される。共有メモリ５の残りの
エリアはファームウェア転送用データのエリアとし、Ｃ
ＰＵ３とＣＰＵ４間でファームウェアのデータ交換に使
用される。
ップを示す。図２（１）は通常動作時のメモリマップ
で、プログラム読出しエリアにフラッシュメモリ６が配
置される。図２（２）はファームウェア転送時のメモリ
マップで、プログラム読出しエリアに共有メモリ５が配
置され、その一部にファームウェア転送処理プログラム
がＣＰＵ３によって格納される。共有メモリ５の残りの
エリアはファームウェア転送用データのエリアとし、Ｃ
ＰＵ３とＣＰＵ４間でファームウェアのデータ交換に使
用される。
【００１２】次に、本実施形態の動作を説明する。
【００１３】図３に示すように、通常の動作時にはモジ
ュール２のＣＰＵ４は動作プログラムであるファームウ
ェアをフラッシュメモリ６から読み込むため、フラッシ
ュメモリチップセレクト出力１１がフラッシュメモリチ
ップセレクト切替回路１５の出力１７、共有メモリチッ
プセレクト出力１０が共有メモリチップセレクト切替回
路１４の出力１６となるようにモジュール１のＣＰＵ３
はチップセレクト設定出力１２を設定する。
ュール２のＣＰＵ４は動作プログラムであるファームウ
ェアをフラッシュメモリ６から読み込むため、フラッシ
ュメモリチップセレクト出力１１がフラッシュメモリチ
ップセレクト切替回路１５の出力１７、共有メモリチッ
プセレクト出力１０が共有メモリチップセレクト切替回
路１４の出力１６となるようにモジュール１のＣＰＵ３
はチップセレクト設定出力１２を設定する。
【００１４】図４に示すように、ファームウェアの転送
時にはＣＰＵ４はファームウェア転送処理プログラムを
共有メモリ５から読み込むため、プログラム読み込みの
ためのフラッシュメモリチップセレクト出力１１が共有
メモリチップセレクト切替回路１４の出力１６、共有メ
モリチップセレクト出力１０がフラッシュメモリチップ
セレクト切替回路１５の出力１７となるようにＣＰＵ３
はチップセレクト設定出力１２を設定する。その結果、
ＣＰＵ４のメモリマップ上、通常時はフラッシュメモリ
６が配置されるプログラム読出しエリアに共有メモリ５
が配置される（図２（２））。また、ファームウェアを
転送する側のモジュール１のＣＰＵ３はモジュール２の
ＣＰＵのファームウェア転送処理プログラムを共有メモ
リ５にＣＰＵバス７を介して書き込む。ＣＰＵ３から共
有メモリ５にファームウェア転送処理プログラムを書き
込んでいる間にＣＰＵ４から共有メモリ５への読み出し
アクセスが行われ、共有メモリ５の同一アドレスへのア
クセスの競合が発生した場合、共有メモリ５のデータが
破壊されるおそれがある。そのため、ＣＰＵ３は共有メ
モリ５へのファームウェア転送処理プログラム書き込み
中はＣＰＵ４へのリセット出力１３を有効にしてＣＰＵ
４をリセット状態とし、共有メモリ５にアクセスしない
ようにする。共有メモリ５へのファームウェア転送処理
プログラム書き込み終了後、ＣＰＵ３はＣＰＵ４へのリ
セット出力１３を無効にする。ＣＰＵ４はリセットが解
除されると共有メモリ５からファームウェア転送処理プ
ログラムを読み出し、ファームウェア転送処理を実行す
る。
時にはＣＰＵ４はファームウェア転送処理プログラムを
共有メモリ５から読み込むため、プログラム読み込みの
ためのフラッシュメモリチップセレクト出力１１が共有
メモリチップセレクト切替回路１４の出力１６、共有メ
モリチップセレクト出力１０がフラッシュメモリチップ
セレクト切替回路１５の出力１７となるようにＣＰＵ３
はチップセレクト設定出力１２を設定する。その結果、
ＣＰＵ４のメモリマップ上、通常時はフラッシュメモリ
６が配置されるプログラム読出しエリアに共有メモリ５
が配置される（図２（２））。また、ファームウェアを
転送する側のモジュール１のＣＰＵ３はモジュール２の
ＣＰＵのファームウェア転送処理プログラムを共有メモ
リ５にＣＰＵバス７を介して書き込む。ＣＰＵ３から共
有メモリ５にファームウェア転送処理プログラムを書き
込んでいる間にＣＰＵ４から共有メモリ５への読み出し
アクセスが行われ、共有メモリ５の同一アドレスへのア
クセスの競合が発生した場合、共有メモリ５のデータが
破壊されるおそれがある。そのため、ＣＰＵ３は共有メ
モリ５へのファームウェア転送処理プログラム書き込み
中はＣＰＵ４へのリセット出力１３を有効にしてＣＰＵ
４をリセット状態とし、共有メモリ５にアクセスしない
ようにする。共有メモリ５へのファームウェア転送処理
プログラム書き込み終了後、ＣＰＵ３はＣＰＵ４へのリ
セット出力１３を無効にする。ＣＰＵ４はリセットが解
除されると共有メモリ５からファームウェア転送処理プ
ログラムを読み出し、ファームウェア転送処理を実行す
る。
【００１５】
【発明の効果】以上説明したように、本発明は、ファー
ムウェアを転送するモジュールのＣＰＵから転送される
モジュールのＣＰＵのファームウェア転送処理プログラ
ムを共有メモリに格納し、ファームウェアを転送される
モジュールのＣＰＵのフラッシュメモリと共有メモリへ
のチップセレクト出力を切替る回路を設け、ファームウ
ェア転送時には転送されるＣＰＵのファームウェア転送
処理プログラムを共有メモリから読込むことによって、
フラッシュメモリの書き込みに失敗した後でもファーム
ウェアの転送処理を継続することができ、また初期のフ
ラッシュメモリへのファームウェアの書き込みも別の手
段を使用することなく実行できる。
ムウェアを転送するモジュールのＣＰＵから転送される
モジュールのＣＰＵのファームウェア転送処理プログラ
ムを共有メモリに格納し、ファームウェアを転送される
モジュールのＣＰＵのフラッシュメモリと共有メモリへ
のチップセレクト出力を切替る回路を設け、ファームウ
ェア転送時には転送されるＣＰＵのファームウェア転送
処理プログラムを共有メモリから読込むことによって、
フラッシュメモリの書き込みに失敗した後でもファーム
ウェアの転送処理を継続することができ、また初期のフ
ラッシュメモリへのファームウェアの書き込みも別の手
段を使用することなく実行できる。
【図１】本発明の一実施形態のモジュール間データ伝送
システムを示すブロック図である。
システムを示すブロック図である。
【図２】ファームウェアが転送されるＣＰＵ４のメモリ
マップを示す図である。
マップを示す図である。
【図３】通常動作時の共有メモリチップセレクト切替回
路１４、フラッシュメモリチップセレクト切替回路１５
の切替状態を示す図である。
路１４、フラッシュメモリチップセレクト切替回路１５
の切替状態を示す図である。
【図４】ファームウェア転送時の共有メモリチップセレ
クト切替回路１４、フラッシュメモリチップセレクト切
替回路１５の切替状態を示す図である。
クト切替回路１４、フラッシュメモリチップセレクト切
替回路１５の切替状態を示す図である。
【図５】従来例の構成を示すブロック図である。
１ ファームウェアを転送するモジュール ２ ファームウェアが転送されるモジュール ３、４ ＣＰＵ ５ 共有メモリ ６ フラッシュメモリ ７、８ ＣＰＵバス ９、１０ 共有メモリチップセレクト出力 １１ フラッシュメモリチップセレクト出力 １２ チップセレクト設定出力 １３ リセット出力 １４ 共有メモリチップセレクト切替回路 １５ フラッシュメモリチップセレクト切替回路 １６ 共有メモリチップセレクト切替出力 １７ フラッシュメモリチップセレクト切替出力 ２１ ファームウェアを転送するモジュール ２２ ファームウェアが転送されるモジュール ２３、２４ ＣＰＵ ２５ 共有メモリ ２６ フラッシュメモリ ２７ ファームウェア転送用治具 ２８ ＲＯＭ ２９、３１ ＣＰＵバス ３０、３２ 共有メモリチップセレクト出力 ３３ フラッシュメモリチップセレクト出力
Claims (4)
- 【請求項１】 それぞれＣＰＵを搭載した２つのモジュ
ールと、モジュール間のデータ転送に使用される共有メ
モリと、ＣＰＵの処理プログラムであるファームウェア
が格納されるフラッシュメモリを有するモジュール間デ
ータ伝送システムにおいて、 ファームウェア転送時に、ファームウェアを転送するモ
ジュールのＣＰＵから、ファームウェアを転送される側
のＣＰＵのファームウェア転送処理プログラムを前記共
有メモリに格納し、ファームウェアが転送されるモジュ
ールのＣＰＵのフラッシュメモリと前記共有メモリへの
チップセレクト信号を切替える出力を出力し、前記フラ
ッシュメモリと前記共有メモリへのアクセスを入れ替え
て、前記共有メモリから前記ファームウェア転送処理プ
ログラムを読込むファームウェア転送方法。 - 【請求項２】 それぞれＣＰＵを搭載した２つのモジュ
ールと、モジュール間のデータ転送に使用される共有メ
モリと、ＣＰＵの動作プログラムであるファームウェア
が格納されるフラッシュメモリを有するモジュール間デ
ータ伝送システムにおいて、 ファームウェアが転送されるモジュールのＣＰＵから出
力される共有メモリチップセレクト出力とフラッシュメ
モリチップセレクト出力のうち後者を通常の動作時に選
択し、前者をファームウェアの転送時に選択し、前記フ
ラッシュメモリに出力するフラッシュメモリチップセレ
クト切替手段と、 前記共有メモリチップセレクト出力と前記フラッシュメ
モリチップセレクト出力のうち前者を通常の動作時に選
択し、後者をファームウェアの転送時に選択し、前記共
有メモリに出力する共有メモリチップセレクト切替手段
と、 ファームウェアを転送するモジュールのＣＰＵから、フ
ァームウェアが転送されるモジュールのＣＰＵのファー
ムウェア転送処理プログラムを前記共有メモリに格納す
る手段を有することを特徴とするモジュール間データ伝
送システム。 - 【請求項３】 ファームウェアを転送するモジュールの
ＣＰＵは前記共有メモリへ前記ファームウェア転送処理
プログラムを書込み中はファームウェアが転送されるモ
ジュールのＣＰＵをリセット状態にする、請求項２記載
のシステム。 - 【請求項４】 ファームウェアを転送するモジュールの
ＣＰＵは前記フラッシュメモリチップセレクト切替手段
および前記共有メモリチップセレクト切替手段の切替信
号を出力する、請求項２または３記載のシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006541A JP2002215413A (ja) | 2001-01-15 | 2001-01-15 | ファームウェア転送方法およびモジュール間データ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006541A JP2002215413A (ja) | 2001-01-15 | 2001-01-15 | ファームウェア転送方法およびモジュール間データ伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002215413A true JP2002215413A (ja) | 2002-08-02 |
Family
ID=18874409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006541A Pending JP2002215413A (ja) | 2001-01-15 | 2001-01-15 | ファームウェア転送方法およびモジュール間データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002215413A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016519816A (ja) * | 2013-03-29 | 2016-07-07 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | コンピューティングノードにおけるエージェント間でのファームウェアの共有 |
| JP2016151817A (ja) * | 2015-02-16 | 2016-08-22 | 株式会社デンソー | 電子制御装置およびメモリ書換方法 |
| JP2017151956A (ja) * | 2016-02-23 | 2017-08-31 | ザ・ボーイング・カンパニーＴｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ | ソフトウェアの通信のためのシステムおよび方法 |
-
2001
- 2001-01-15 JP JP2001006541A patent/JP2002215413A/ja active Pending
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