KR100513820B1 - 통합된 루프백 테스트 능력을 갖춘 버스간 브리지 회로 및 그이용 방법 - Google Patents

통합된 루프백 테스트 능력을 갖춘 버스간 브리지 회로 및 그이용 방법 Download PDF

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Abstract

버스 브리지 회로와 집적된 공유 메모리 인터페이스를 포함하는 내부 루프백 능력을 갖춘 버스 브리지 회로가 제공된다. 본 발명의 브리지 회로는 일차 PCI 인터페이스, 이차 PCI 인터페이스, 공유 메모리 인터페이스를 포함한다. 일차 인터페이스와 이차 인터페이스 사이의 전송은 이차 인터페이스와 공유 메모리 인터페이스 사이의 전송과 병렬로 진행될 수 있다. 일차 버스 상의 단일 마스터 장치는 이차 인터페이스를 경유하여 일차 인터페이스와 공유 메모리 인터페이스 사이의 다운스트림 트랜잭션을 지시함으로써 브리지 회로의 루프백 테스팅을 실행할 수 있다. 브리지 회로의 구성 매개변수는 공유 메모리 인터페이스의 어드레스 범위가 이차 인터페이스의 어드레스 범위를 일시적으로 오버랩하도록 허용한다. 일차 버스 마스터 장치는 그러한 오버래핑 범위를 구성하고 오버래핑 어드레스 범위에서 이차 인터페이스로 트랜잭션을 지시한다. 트랜잭션은 이차 인터페이스와 연관되고 일차 인터페이스와 공유 메모리 인터페이스에 모두 접속된 양방향성 I/O 패드에 데이터를 인가한다. 동시 액티브 공유 메모리 인터페이스는 그 때문에 오버래핑 어드레스 범위를 통하여 전송을 수신하고 동일한 경로를 경유하여 데이터를 복귀시킨다. 이러한 구조는 각각의 테스트 벡터에서 가능한 테스트 커버리지를 향상시키고 따라서 필요로 하는 테스트 벡터의 수를 감소시킴으로써 브리지 회로의 테스팅을 단순화한다. 또한, 브리지 회로의 루프백 작동 모드는 보드/애플리케이션 테스트 환경에서 고장 분리에 도움을 준다.

Description

통합된 루프백 테스트 능력을 갖춘 버스간 브리지 회로 및 그 이용 방법
본 발명은 버스 브리지 집적 회로에 관한 것으로서, 특히 이차 인터페이스와 집적된 공유 메모리 인터페이스를 포함하는 루프백 테스트용 내부 능력을 포함하는 버스 브리지 회로 설계에 관한 것이다.
본 특허는 본 명세서에 인용되어 있으며 공동으로 양도되었고 함께 계류 중이며 명칭이 "SCALABLE HIERARCHICAL MEMORY STRUCTURE FOR HIGH DATA BANDWIDTH RAID APPLICATIONS"인 미국 특허 출원과 관련이 있다. 본 발명은 또한 Stewart 등에 의해 1994년 12월 16일 출원되었고 본 명세서에 인용되어 있으며 공동으로 양도되었고 함께 계류 중이며 (보정된) 명칭이 "DISC ARRAY STORAGE SYSTEM ARCHITECTURE FOR PARITY OPERATIONS SIMULTANEOUS WITH OTHER DATA OPERATIONS"인 미국 특허 출원 제08/357,847호와도 관련이 있다. 본 발명은 또한 Corrigan 등에 의해 출원되어 본 명세서에 인용되어 있으며 공동으로 양도되었고 함께 계류 중이며 명칭이 "INTER-BUS BRIDGE CIRCUIT WITH INTEGRATED MEMORY PORT"인 미국 특허 출원과 관련이 있다.
브리지 회로는 제1 전자 버스를 제2 전자 버스에 접속하는 것으로 알려져 있다. 브리지 회로는 두 버스 신호 표준 사이의 데이터 교환을 가능하게 하도록 두 버스의 신호를 적응시키기 위한 서비스를 한다. 종종, 브리지 회로는 제1 및 제2 버스용으로 규정된 상이한 시그널링 표준 사이에서 변환하는데 이용된다. 관련 출원에서 논의되었고 본 명세서에 인용된 버스 브리지 회로의 다른 공동 출원은 다중 오픈(often) 계층 버스를 공동 장치나 또는 메모리 서브시스템에 접속하기 위한 것이다.
RAID 저장 서브시스템 제어 애플리케이션에서 예를 들면, 주변 컴퓨터 상호 접속(PCI) 버스는 캐시 메모리 서브시스템뿐만 아니라 서브시스템에서의 모든 I/O 장치를 전체적인 제어를 위해 여러 주변 I/O 장치를 브리지 회로를 통하여 중앙 집중식 PCI 버스에 접속하는데 이용된다.
종래 기술에서는 일반적으로 브리지 회로가 I/O 제어와 데이터 교환용으로 그리고 캐시 메모리 서브시스템에 직접 액세스 하기 위하여 RAID 서브시스템에서 여러 장치를 접속하는데 이용되었다. 그러한 중앙 집중식 계층 버스 구조에서, 다른 브리지 회로의 다른 접속과 공동으로 브리지 회로에 접속된 버스는 본 명세서에서 일차 사이드(side), 일차 인터페이스 또는 일차 버스라 칭한다. 일차 사이드와 관련된 브리지의 반대 사이드 상의 브리지 회로에 접속된 버스는 본 명세서에서 이차 사이드, 이차 인터페이스 또는 이차 버스로 지칭된다. 일반적으로 잘 알려진 많은 버스 구조는 마스터(master) 또는 개시 장치로서 트랜잭션(transaction)을 개시하는 장치로 지칭되는 반면에, 트랜잭션이 지시된 장치는 슬레이브(slave) 또는 타겟(target) 장치로 지칭된다. 예를 들면, PCI 버스 애플리케이션에서, 개시 장치는 마스터로 지칭되고 응답 장치는 타겟으로 지칭된다. 일차 버스 마스터 장치에서 이차 버스 슬레이브/타겟 장치로 지시된 트랜잭션(판독이든 기록이든)은 다운스트림(downstream) 트랜잭션으로 지칭된다. 역으로, 이차 버스 마스터 장치에서 일차 버스 슬레이브/타겟 장치로 지시된 트랜잭션은 업스트림(upstream) 트랜잭션으로 지칭된다.
그러한 브리지 회로 설계에서, 브리지에 의해 접속된 각각의 버스에 부착된 장치와 관계없이 브리지 회로를 효과적으로 테스트하는 것은 문제가 있다. PCI 버스에서 예를 들면, 장치는 일반적으로 일차 버스에서 필요로 하고 대응 장치는 이차 버스에서 필요로 한다. 각각의 장치는 차례로 마스터로서 서비스하는 반면 반대 장치는 슬레이브로서 서비스하여 제1 작동 모드에서 브리지 회로 데이터 경로를 테스트한다. 장치는 그런 다음 마스터/슬레이브 역할을 스위치하여 제2 작동 모드에서 브리지 회로를 테스트한다.
브리지 회로 각각의 애플리케이션 환경에서 브리지 회로의 테스팅뿐만 아니라 브리지 회로를 분리하여 테스팅함에 있어서 고장을 분리하는 것은 설계 엔지니어에게는 계속적인 문제점이다. 특정 고장이 브리지 회로 그 자체에 있는 것인지 또는 외부에 접속된 버스나 장치에 있는 것인지의 여부를 판단하는 것은 회로가 초기에 설계되어 검사될 때에는 어려운 문제점이다.
상기 논의에서 볼 때 브리지 회로 작동 테스팅의 복잡성을 줄이는 개선된 버스 브리지 회로 설계에 대한 필요성은 명백히 있다.
본 발명은 동시 액티브 공유 메모리 인터페이스를 이용한 루프백 모드(loopback mode)가 브리지 회로의 칩 테스트 커버리지(coverage)와 고장 분리 능력을 개선하는 개선된 브리지 회로 설계를 제공함으로써 상기 및 다른 문제점을 해결하여 유용한 기술의 상태를 향상시키는 것이다. 본 발명의 브리지 회로는 일차 버스의 현재 가용성과 무관하게 그리고 일차 버스 상의 어떠한 액티비티(activity)와도 관계없이 부가된 메모리 서브시스템에 액세스 하도록 이차 버스에 의해 이용할 수 있는 공유 메모리 인터페이스를 포함한다. 공유 메모리 인터페이스를 이차 버스에 접속하는 I/O 패드(pad)는 양방향성이며 또한 이차 버스를 일차 버스에 접속한다. 특히, 본 발명의 브리지 회로는 일차 버스 상의 마스터 장치가 이차 버스 I/O 패드와 공유 메모리 인터페이스를 통하여 공유 메모리에 액세스하여 브리지 회로를 통한 양방향 통신을 테스트하는 루프백 작동 모드를 제공한다. 본 발명의 브리지 회로와 그 작동 방법은 일차 인터페이스와 함께 공유 메모리 인터페이스를 이용함으로써 회로의 테스트성을 개선하여 다운스트림 트랜잭션을 테스트한다.
브리지 회로의 루프백 모드는 브리지 회로와 그 애플리케이션의 테스트성을 개선한다. 첫째, 테스트 벡터 효율은 분리된 칩 테스트 작동에서 루프백 모드를 이용함으로써 개선된다. 칩에 적용된 테스트 벡터(자극)는 종래의 브리지 회로 설계와 비교하여 루프백 전송 모드를 이용함으로써 칩 회로의 더 넓은 부분을 테스트할 수 있다. 벡터의 수는 따라서 루프백 모드를 이용하여 감소되어, 각각의 자극의 세트를 이용하여 더 많은 칩을 테스트한다. 둘째, 보드(board) 테스트는 루프백 모드를 이용하여 특정 고장의 원인을 분리시키는데 도움이 되게 함으로써 개선된다. 특히, 회로는 공유 메모리 인터페이스에 부가된 공유 메모리와 함께 일차 버스에 부가된 마스터 장치의 지시 하에서 루프백 모드에서 칩의 작동에 의해 좀더 완전히 테스트될 수 있다.
양호한 실시예에서, 일차 버스 상의 외부 장치 마스터는 브리지 회로의 공유 메모리 인터페이스와 연관된 어드레스 스페이스뿐만 아니라, 이차 버스 인터페이스와 연관된 어드레스 스페이스를 구성할 수도 있다. 브리지 회로의 구성 레지스터는 외부 일차 버스 마스터 장치에 의해 처리되어, 브리지 회로의 어드레스 스페이스를 구성한다. 양호한 실시예에서 루프백 작동을 가능하게 하기 위하여, 외부 일차 버스 마스터 장치는 일시적으로 브리지 회로를 구성하여, 이차 버스에 할당된 어드레스 스페이스의 적어도 일부분이 공유 메모리 인터페이스에 할당된 어드레스 스페이스와 오버랩 된다. 일차 버스 마스터 장치는 그 다음 이차 버스 공유 메모리 인터페이스에 대해 브리지 회로에 의해 규정된 오버래핑 메모리 스페이스 내에 있는 선정된 어드레스로의 전송을 발생한다. 전송은 브리지 회로에 의해 이차 버스 I/O 패드로 이루어 진다.
이차 버스와 연관된 양방향성 I/O 패드는 이차 버스 상에서 외부 마스터에 의해 개선된 전송을 위해 공유된 메모리 인터페이스에 대한 입력으로서도 서비스한다. 공유된 메모리 인터페이스는 따라서 외부 이차 버스 마스터 장치에 의해 공유 메모리로 개시된 것처럼 양방향성 I/O 패드 상에서 트랜잭션을 수신한다. 공유 메모리 인터페이스가 오버래핑 어드레스 범위에서 응답하도록 구성되기 때문에, 요구는 부가된 공유 메모리와 복귀된 적절한 데이터/상태에 의해 처리된다. 복귀된 정보는 어드레스 지정된 이차 버스 장치로부터의 응답으로서 일차 버스 마스터 장치에 의해 차례로 뷰(view)된다. 반환 사이클 전송은 그 때문에 브리지 회로에 부가된 단일 일차 버스 마스터 장치와 함께 브리지 회로의 공유 메모리와 공유 메모리 인터페이스뿐만 아니라 브리지 회로 내의 이차 버스 회로도 테스트한다.
따라서 본 발명의 목적은 회로의 작동을 테스트하기 위한 내부 루프백 모드를 갖춘 버스 브리지 회로를 제공하는 것이다.
본 발명의 또다른 목적은 브리지 회로의 고장 분리를 돕기 위하여 내부 루프백 모드를 갖춘 버스 브리지 회로를 제공하는 것이다.
본 발명의 또다른 목적은 일차 버스 마스터 장치가 브리지 회로 내에서 다운스트림 트랜잭션을 테스트할 수 있도록 하기 위해 내부 루프백 모드를 갖춘 버스 브리지 회로를 제공하는 것이다.
본 발명의 또다른 목적은 일차 버스 마스터 장치가 일차 버스, 이차 인터페이스 그리고 브리지 회로의 공유 메모리 인터페이스에 부가된 공유 메모리를 테스트할 수 있도록 내부 루프백 모드를 갖춘 버스 브리지 회로를 제공하는 것이다.
본 발명의 또다른 목적은 일차 PCI 버스 상의 마스터 장치가 일차 PCI 버스, 회로의 일차 PCI 인터페이스, 회로의 이차 PCI 인터페이스, 회로의 공유 메모리 인터페이스, 그리고 브리지 회로에 부가된 공유 메모리의 작동을 테스트할 수 있도록 PCI-PCI 버스 브리지 회로를 제공하는 것이다.
본 발명의 상기 및 다른 목적, 양상, 특징, 장점은 다음의 상세한 설명과 첨부된 도면에 의해 명백해질 것이다.
본 발명이 여러 가지 수정과 대안의 유형을 받아들일 수 있지만, 본 발명의 특정 실시예가 예를 통하여 도면에 도시되었고 본 명세서에서 상세히 설명될 것이다. 그러나, 이는 본 발명을 설명된 특정 유형에 한정하려고 의도된 것이 아니라 오히려 본 발명이 첨부된 청구 범위에 의해 규정된 바와 같은 본 발명의 정신과 범위 내에 속하는 모든 수정, 등가, 대안을 커버하려는 것임을 이해해야 한다.
도 1은 본 발명에 따라 루프백 능력을 갖는 버스 브리지 회로(206)의 블록 다이어그램이다. PCI 버스 브리지 회로(206)는 공유 메모리 플로우 회로(4)(본 명세서에서 공유 메모리 인터페이스로 지칭되기도 함), PCI 브리지 플로우 제어 회로(2)(본 명세서에서 일차 인터페이스 또는 일차 버스 인터페이스로 지칭되기도 함), 구성 매개변수 회로(10), 양방향 I/O 패드(8) 및 버스(253)와 패드 플로우 회로(6)(본 명세서에서 집합적으로 이차 인터페이스 또는 이차 버스 인터페이스(28)로 지칭되기도 함)를 포함한다. PCI 브리지 플로우 회로(2)는 이차 PCI 버스(256)와 일차 PCI 버스(252) 사이에서 데이터의 양방향 교환을 지시한다. 일차 PCI 버스(252)는 PCI 브리지 플로우 제어 회로(2), 버스(254), 이차 버스 인터페이스(28)(예를 들면, 패드 플로우 회로(6)와 양방향 I/O 패드(8))를 통하여 이차 PCI 버스(256)에 접속된다. 마찬가지로, 공유 메모리 버스(250)는 공유 메모리 플로우 회로(4), 버스(255), 이차 인터페이스(회로(6, 8))를 통하여 이차 PCI 버스(256)에 접속된다.
PCI 브리지 플로우 회로(2)는 다운스트림 트랜잭션(일차 PCI 버스(252) 상에서 버스 마스터 장치에 의해 시작됨)에 대한 버스 플로우를 제어하고 이차 PCI 버스(256) 상에서 버스 마스터 장치에 의해 시작된 업스트림 트랜잭션을 관리하기 위한 내부 타겟 및 마스터 구성 요소를 포함한다. 타겟(20) 및 마스터(22) 구성 요소는 (버스(254), 이차 인터페이스(28)를 통하여) 이차 PCI 버스(256) 상에서 타겟 장치 프로토콜을 나타내고 일차 PCI 버스(252) 상에서 마스터 장치 프로토콜을 나타낸다. 업스트림 트랜잭션은 PCI 브리지 플로우 회로(2)의 내부 타겟(20)과 통신하는 이차 PCI 버스(256) 마스터 장치를 포함한다. 내부 타겟 장치(20)는 트랜잭션을 내부 마스터 장치(22)에 전송하고 내부 마스터 장치(22)는 그 다음에 일차 PCI 버스(252) 상의 타겟 장치와 상호 작용한다. 다운스트림 트랜잭션은 PCI 브리지 플로우 회로(2)의 내부 타겟(26)과 통신하는 일차 PCI 버스(252) 마스터 장치를 포함한다. 내부 타겟 장치(26)는 트랜잭션을 내부 마스터 장치(24)에 전송하고 내부 마스터 장치(24)는 그 다음에 (버스(254)와 이차 인터페이스(28)를 통하여) 이차 PCI 버스(256) 상에서 타겟 장치와 상호 작용한다.
내부 타겟(26)과 내부 마스터(24)를 통한 경로 접속 버스(252)와 버스(254)는 본 명세서에서 PCI 브리지 플로우 회로(2)의 다운스트림 경로라 지칭된다. 내부 타겟(20)과 내부 마스터(22)를 통한 경로 접속 버스(254)와 버스(252)는 본 명세서에서 PCI 브리지 플로우 회로(2)의 업스트림 경로라 지칭된다.
공유 메모리 플로우 회로(4)는 버스(255) 상에서 그 구성된 어드레스 범위에 적용된 트랜잭션에 대한 타겟 장치 프로토콜을 나타내는 내부 타겟 장치(16)를 포함한다. FIFO(18)는 내부 타겟 장치(16)와 공유 메모리 버스(250)에 접속된 공유 메모리(도시되지 않음) 사이에서 인터페이스를 버퍼한다. 정상 작동에서, 그러한 트랜잭션은 이차 PCI 버스(256) 상의 마스터 장치에서 시작되고 공유 메모리 버스(250)의 어드레스 범위 내의 장소로 어드레스 지정된 업스트림 트랜잭션이다. 아래에서 논의되는 바와 같이, 루프백 작동 모드에서, 본 발명의 브리지 회로는 일차 PCI 버스(252) 상의 마스터 장치가 공유 메모리 플로우 회로(4)의 내부 타겟(16)과 트랜잭트하도록 허용한다. 그러한 트랜잭션은 보드(board) 테스트 환경에서 개선된 고장 분리를 위해서 뿐만 아니라, 향상된 칩 테스트 기능을 위한 툴(tool)을 제공한다.
브리지 회로(206)는 이차 버스(256) 상의 장치의 작동이 공유 메모리에 액세스할 수 있게 한다. 그러한 액세스와 관계없이, 일차 버스(252)는 다른 작동을 실행하도록 작동할 수 있다. 예를 들면, 일차 PCI 버스(252)에 접속된 CPU(예를 들면, 마스터 장치(도시되지 않음))는 이차 PCI 버스(256)에 접속된 주변 장치(도시되지 않음)에 액세스할 수 있고 그 역도 성립한다. 그러나, CPU(도시되지 않음)에 의한 다른 제어 작동으로 인한 일차 PCI 버스(252)의 비지(busy)/아이들(idle) 상태와 관계없이, 이차 PCI 버스(256) 상의 장치는 공유 메모리 플로우 회로(4)를 통하여 공유 메모리 버스(250)에 접속된 메모리 서브시스템(도시되지 않음)에 액세스할 수 있다.
브리지 회로(206)는 적어도 이차 PCI 버스(256)와 공유 메모리 버스(250)에 대응하는 어드레스 범위를 규정짓도록 구성 매개변수(10)를 포함한다. 이차 인터페이스(28)와 대응하는 어드레스 범위는 일차 PCI 버스(252) 상의 마스터 장치에 의해 구성 매개변수(10)의 이차 어드레스 레지스터(12)로 프로그램 된다. 공유 메모리 인터페이스에 대응하는 어드레스 범위는 구성 매개변수(10)의 공유 메모리 레지스터(14)에 프로그램 된다. PCI 브리지 플로우 회로(2)는 이차 어드레스 레지스터(12)를 이용하여, 일차 PCI 버스(252) 상의 어떤 트랜잭션이 이차 인터페이스(28)에 적용될 것인가를 판단한다. 공유 메모리 플로우 회로(4)는 공유 메모리 어드레스 레지스터(14)에서의 어드레스 범위를 이용하여, 이차 PCI 버스(256)(따라서 버스(255)에 적용된) 상의 어떤 트랜잭션이 공유 메모리 버스(250)에 적용되는가를 결정한다.
각각의 제어 회로(2, 4)는 그 때문에 전송 요구에서 공급된 어드레스에 근거하여 그 주의를 요구하는 데이터 전송을 인식한다. 예를 들면, 일차 PCI 버스(252) 상의 장치가 이차 PCI 버스(256) 상의 장치와의 데이터 전송을 요구할 때 특정 어드레스는 이차 PCI 버스(256)와 연관된 범위 내에서 이용된다. PCI 브리지 플로우 회로(2)는 이차 PCI 버스(256)에 대한 그 구성 범위와 매치하는 트랜잭션에서 어드레스가 공급될 때를 인식한다. 마찬가지로, 이차 PCI 버스(256) 상의 장치에서 공유 메모리 버스(250) 상의 공유 메모리로 전송이 지시될 때 특정 어드레스는 공유 메모리 버스(250)에 대응하는 어드레스의 범위 내에서 이용된다. 공유 메모리 플로우 회로(4)는 공유 메모리 버스(250)에 대해 그 구성된 범위와 매치하는 데이터 전송에서 어드레스가 공급되는 때를 인식한다.
버스(256, 255, 254)가 (패드 플로우 회로와 버스(253)를 통하여) 양방향 I/O 패드(8)에 공통으로 부가되기 때문에 트랜잭션은 적절히 프로그램된 마스터 장치에 의해 어떤 버스에서 어떤 버스로도 시작될 수 있다. 브리지 회로(206)에서 인식된 어드레스 범위의 구성을 적절히 프로그래밍 함으로써 일차 PCI 버스 상의 마스터 장치는 양방향 I/O 패드(8)를 통해 버스(255)에 인가된 신호를 통하여 공유 메모리 버스(250) 상의 공유 메모리와의 데이터의 교환이 실행되도록 지시할 수 있다.
루프백 모드 테스트 작동
도 2는 본 발명에 따른 루프백 작동 모드에서 본 발명의 브리지 회로에서의 정보 플로우를 도시한 것이다. 일차 PCI 버스(252) 상의 일차 버스 마스터(200)는 구성 매개변수(10)에서 어드레스 레지스터를 프로그램 한다. 구성 매개변수(10)의 어드레스 레지스터는 이차 PCI 버스(256)와 공유 메모리 버스(250)에 대한 어드레스 범위의 오버래핑 부분을 제공하도록 프로그램 된다.
그와 같이 구성된 루프백 모드의 경우, 일차 버스 마스터(200)는 그 다음 일차 PCI 버스(252) 상에서 다운스트림 트랜잭션을 시작한다. 다운스트림 트랜잭션은 마치 이차 PCI 버스용으로 일반적으로 예정된 것처럼 어드레스 지정된다. 도 2에서 화살표된 굵은 실선은 다운스트림 기록 트랜잭션을 나타낸다. 일차 PCI 버스(252) 상의 일차 버스 마스터 장치(200)에서 브리지 회로(206)의 PCI 브리지 플로우 회로(2)로 데이터가 흐른다. 데이터는 PCI 브리지 플로우 회로(2)의 다운스트림 경로를 통하여 그리고 버스(254)를 통하여 패드 플로우 회로(6)에 인가된다. 패드 플로우 회로(6)는 신호를 버스(254)에서 버스(253)를 통하여 양방향 I/O 패드(8)와 버스(255)에 인가한다.
다운스트림 트랜잭션이 이차 PCI 버스(256)로 어드레스 지정되고 구성 매개변수(10)는 공유 메모리 버스(250)와의 오버래핑 영역을 규정짓기 때문에 공유 메모리 플로우 회로(4)는 버스(255) 상에서 트랜잭션 신호를 수신하여 처리한다. 공유 메모리 플로우 회로(4)의 내부 타겟은 PCI 브리지 플로우 회로(2)의 내부 마스터의 신호에 응답한다. 트랜잭션의 기록 데이터는 공유 메모리 플로우 회로(4)를 통하여 공유 메모리 버스(250) 상의 공유 메모리(202)로 통과된다.
도 3은 다운스트림 판독 트랜잭션이 공유 메모리(202)로부터 요구된 판독 데이터를 복귀시키는 브리지 회로(206)의 동일한 루프백 모드 작동을 도시한 것이다. 도 3에서 화살표된 굵은 실선은 다운스트림 판독 트랜잭션을 도시한 것이다. 데이터는 공유된 메모리 버스(250) 상의 공유 메모리(202)에서 브리지 회로(206)의 공유 메모리 플로우 회로(4)로 흐른다. 데이터는 그 다음에 버스(255)에 인가되고 (패드 플로우 회로(6)와 버스(253)를 경유하여) 양방향성 I/O 패드(8)에 인가된다. 양방향성 I/O 패드(8) 상의 신호는 버스(253)와 패드 플로우 회로(6)를 경유하여 버스(254)에 인가되고 그 다음에 PCI 브리지 플로우 회로(2)에 인가된다. 복귀 판독 데이터는 그 다음에 PCI 브리지 플로우 회로(2)의 다운스트림 경로를 경유하여 일차 PCI 버스(252)와 그 다음에 일차 버스 마스터(200)로 흐른다.
도 2와 3에 도시된 바와 같이, 일차 버스 마스터(200)는 일차 PCI 버스(252)를 경유하여 공유 메모리(202)에 직접 접속된다. 이러한 접속은 버스 마스터가 브리지 회로(206)와 관계없이 공유 메모리에 액세스 하도록 하기 위하여 정상 작동에서 이용된다. 루프백 모드 작동에서, 일차 버스 마스터(200)는 공유 메모리(202)로의 그 직접 접속을 이용하여, 브리지 회로(206)를 경유한 공유 메모리(202)와의 루프백 모드 트랜잭션의 적절한 작동을 검증한다.
도 2와 3에서 설명된 루프백 모드 테스트에서, 브리지 회로(206)의 중요 부분은 이차 PCI 버스(256) 상에 있는 장치를 필요로 하지 않고서 테스트된다. 특히, 루프백 모드는 일차 인터페이스(PCI 브리지 플로우 회로(2)), 내부 브리지 버스와 데이터 경로(버스(253, 254, 255)와 같은), 일차 PCI 버스(252)와 공유 메모리 버스(250)의 다운스트림 경로를 테스트한다. 또한, 모두 브리지 회로(206)의 외부에 있는 일차 버스 마스터(200), 공유 메모리(202), 일차 PCI 버스(252)의 작동은 이러한 방식으로 테스트될 수 있다. 브리지 회로(206)의 외부에 있는 이차 PCI 버스(256)는 버스 신호 사이의 기능 상실 고장("stuck at" fault) 또는 쇼트(short)가 배치되어 부분적으로 분리되는 범위까지 테스트된다.
본 발명의 브리지 회로(206)의 이러한 루프백 테스트 모드 특성은 종래 설계의 브리지 회로와 비교해 볼 때 많은 장점을 제공한다. 특히, 칩 레벨 테스팅은 더 효과적이다. 루프백 모드는 더 많은 브리지 회로(206)가 어떠한 주어진 테스트 벡터에 의해서도 테스트될 수 있도록 허용한다. 브리지 회로의 테스팅을 적절히 커버하는데 필요한 테스트 벡터의 수는 따라서 감소될 수도 있다. 각각의 테스트 벡터는 칩 테스트 기능의 더 넓은 부분을 커버할 수 있다. 또한, 보드 또는 애플리케이션 테스트 환경에서 고장 분리는 향상된다. 루프백 테스트 모드에서 공유 메모리의 이용은 제3 구성 요소에 부가되어 문제점의 원인을 판단하는데 도움을 준다. 예를 들면, 일차 PCI 버스(252)를 경유한 일차 버스 마스터(200)와 공유 메모리(202) 사이의 직접 액세스가 성공하는 반면 공유 메모리에 대한 루프백 작동이 실패할 경우 고장은 일차 PCI 버스(252) 이외의 것으로 분리되며 그 역도 성립한다. 마찬가지로, 공유 메모리(202)로의 루프백 모드 작동이 성공하는 반면 이차 PCI 버스(256) 상의 타겟 장치로의 다운스트림 트랜잭션이 실패할 경우, 고장은 타겟 장치 또는 이차 PCI 버스(256)(브리지 회로(206)의 외부에 있는)로 분리될 수 있다.
도 4는 루프백 모드 테스팅을 실행하기 위하여 도 1-3의 브리지 회로(206)를 작동하는 방법을 설명하는 플로우챠트이다. 엘러먼트(element)(300)는 브리지 회로(206)를 구성하여 루프백 모드 작동을 인에이블하도록 작동할 수 있다. 특히, 모두 도 1의 구성 매개변수(10)인 이차 버스 어드레스 레지스터(12)와 공유 메모리 어드레스 레지스터(14)는 기록되어 오버래핑 영역을 규정짓는다. 오버래핑 영역은 전체 영역이거나 또는 두 영역의 일부일 수 있다.
엘러먼트(302, 304)는 그 다음 도 2와 3의 일차 버스 마스터(200) 내에서부터 각각 기록 및 판독 다운스트림 트랜잭션을 시작하도록 작동할 수 있다. 트랜잭션은 엘러먼트(300)의 작동에 의해 오버랩 하도록 규정된 어드레스 스페이스로 지시된다. 엘러먼트(306)는 판독 및 기록 트랜잭션의 작동을 유효화하도록 작동할 수 있다. 예를 들면, 데이터 역판독은 기록된 데이터와 동일해야 한다. 도 2와 3의 공유 메모리(202)의 데이터 내용은 검출된 어떠한 실패의 원인도 분리하는데 돕도록 문의될 수 있다.
엘러먼트(308)는 테스트가 엘러먼트(306)에서 실행된 유효화에 의해 표시된 바와 같이 성공하였는가 실패하였는가의 여부를 판단한다. 테스트가 성공하였을 경우 엘러먼트(310)는 그렇게 표시하고 테스트가 실패하였을 경우 엘러먼트(312)가 그렇게 표시한다. 어떠한 경우에서나, 엘러먼트(314)는 구성 매개변수(10)의 어드레스 레지스터를 정상 작동을 위한 그들의 상태로 복원한다.
본 기술 분야의 통상의 지식을 가진 자는 엘러먼트(302-312)에 의해 실행된 테스트가 상당히 더 복잡함을 인식할 것이다. 다양한 테스트 방법과 테스트 데이터 시퀀스 그리고 타이밍은 고장의 본질과 원인을 더 분리시키는데 적용될 수 있다. 도 4의 플로우챠트는 본 발명에 따라서 브리지 회로가 루프백 작동을 위해 인에이블 되는 동안 적용될 수 있는 모든 그러한 테스트 시퀀스를 나타낸다.
본 발명은 도면과 앞의 설명에서 상세히 예시되고 설명되었지만, 그러한 예시와 설명은 예로서 고려되어야 하고 특징을 제한하려는 것이 아니며, 단지 양호한 실시예와 그 작은 변형만이 도시되어 설명되었으며 본 발명의 정신에 속하는 모든 변경과 수정은 보호되기 바람을 이해해야 한다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 이차 인터페이스와 집적된 공유 메모리 인터페이스를 포함하는 루프백 테스트용 내부 능력을 포함하는 버스 브리지 회로를 제공할 수 있다.
도 1은 본 발명의 브리지 회로와 집적된 메모리 인터페이스를 갖춘 본 발명의 브리지 회로에 대한 블록 다이어그램이다.
도 2는 다운스트림 기록 루프백 모드 트랜잭션(downstream write loopback mode transaction)에서 정보를 공유 메모리에 전송하도록 작동할 수 있는 도 1의 브리지 회로에 대한 블록 다이어그램이다.
도 3은 다운스트림 판독 루프백 모드 트랜잭션에서 공유 메모리로부터 정보를 전송하도록 작동할 수 있는 도 1의 브리지 회로에 대한 블록 다이어그램이다.
도 4는 도 1의 브리지 회로를 루프백 테스트 모드에서 작동시키기 위한 본 발명의 방법을 설명하는 플로우챠트이다.
*도면의 주요 부분에 대한 부호의 설명
2 : PCI 플로우 제어 회로 4 : 공유 메모리 플로우 회로
6 : 패드 플로우 회로 8 : I/O 패드
10 : 구성 매개변수 회로 12 : 이차 어드레스 레지스터
14 : 공유 메모리 레지스터 16, 20, 26 : 내부 타겟 장치
18 : FIFO 22, 24 : 내부 마스터 장치
28 : 이차 인터페이스 200 : 일차 버스 마스터
202 : 공유 메모리 206 : PCI 버스 브리지 회로

Claims (10)

  1. 버스 브리지에 있어서,
    상기 버스 브리지를 일차 I/O 버스에 접속하는 일차 인터페이스와,
    상기 버스 브리지를 이차 I/O 버스에 접속하고 상기 일차 인터페이스와 데이터 구성 요소의 양방향성 교환을 위해 적응된 이차 인터페이스와,
    상기 버스 브리지를 공유 메모리 버스에 접속하고 상기 이차 인터페이스와 상기 구성 요소의 양방향성 교환을 위해 적응된 공유 메모리 인터페이스와,
    상기 이차 인터페이스를 경유하여 상기 일차 인터페이스와 상기 공유 메모리 인터페이스 사이의 루프백 데이터 전송을 지시하기 위한 구성 제어 회로
    를 포함하는 버스 브리지.
  2. 제 1 항에 있어서,
    상기 일차 I/O 버스는 PCI 컴플라이언트(compliant) 버스인 버스 브리지.
  3. 제 2 항에 있어서,
    상기 이차 I/O 버스는 PCI 컴플라이언트 버스인 버스 브리지.
  4. 제 1 항에 있어서,
    상기 구성 제어 회로는
    상기 이차 인터페이스에 대응하는 어드레스 범위를 프로그램할 수 있게 규정짓기 위한 이차 인터페이스 어드레싱 레지스터와,
    상기 공유 메모리 인터페이스에 대응하는 어드레스 범위를 프로그램할 수 있게 규정짓기 위한 공유 메모리 인터페이스 어드레싱 레지스터―상기 이차 인터페이스 어드레싱 레지스터와 상기 공유 메모리 인터페이스 어드레싱 레지스터는 상기 일차 인터페이스와 상기 공유 메모리 인터페이스 사이의 루프백 데이터 전송을 위해 오버래핑 어드레스 스페이스를 규정짓도록 프로그램할 수 있음―
    를 포함하는 버스 브리지.
  5. PCI 버스-PCI 버스 브리지(PCI bus to PCI bus bridge)에 있어서,
    상기 브리지를 일차 PCI 버스를 통하여 외부 마스터 장치에 접속하기 위한 일차 PCI 인터페이스 수단과,
    상기 브리지를 이차 PCI 버스를 통하여 주변 I/O 장치에 접속하기 위한 이차 PCI 인터페이스 수단과,
    상기 브리지를 공유 메모리 버스를 통하여 공유 메모리 장치에 접속하기 위한 공유 메모리 인터페이스 수단과,
    상기 일차 PCI 인터페이스 수단과 상기 이차 PCI 인터페이스 수단 사이에서 전송된 데이터의 적용을 위해 그리고 상기 이차 PCI 인터페이스 수단과 상기 공유 메모리 인터페이스 수단 사이의 데이터 전송의 적용을 위해 상기 이차 PCI 인터페이스 수단에 접속되고 상기 일차 인터페이스 수단에 접속되며 상기 공유 메모리 인터페이스 수단에 접속된 이차 양방향성 I/O 패드 수단과,
    상기 이차 양방향성 I/O 패드 수단을 경유하여 상기 일차 PCI 인터페이스 수단과 상기 공유 메모리 인터페이스 수단 사이에서 루프백 데이터 전송을 지시하기 위한 구성 제어 수단
    을 포함하는 PCI 버스-PCI 버스 브리지.
  6. 제 5 항에 있어서,
    상기 구성 제어 수단은
    상기 이차 인터페이스에 대응하는 제1 어드레스 범위를 프로그램할 수 있게 규정짓기 위한 이차 인터페이스 어드레싱 레지스터와,
    상기 공유 메모리 인터페이스에 대응하는 이차 어드레스 범위를 프로그램할 수 있게 규정짓기 위한 공유 메모리 인터페이스 어드레싱 레지스터―여기서, 상기 이차 인터페이스 어드레싱 레지스터와 상기 공유 메모리 인터페이스 어드레싱 레지스터는 상기 일차 인터페이스와 상기 공유 메모리 인터페이스 사이의 루프백 데이터 전송을 위해 상기 제1 어드레스 스페이스와 상기 제2 어드레스 스페이스 사이의 오버래핑 어드레스 스페이스를 규정짓도록 프로그램할 수 있음―
    를 포함하는 PCI 버스-PCI 버스 브리지.
  7. 일차 인터페이스, 이차 인터페이스, 공유 메모리 인터페이스를 구비하는 버스 브리지 회로의 루프백 테스팅을 실행하기 위한 방법에 있어서,
    상기 이차 인터페이스와 상기 공유 메모리 인터페이스와 연관된 오버래핑 어드레스 스페이스를 구성하는 단계와,
    상기 오버래핑 어드레스 범위를 경유하여 상기 일차 인터페이스와 상기 공유 메모리 인터페이스 사이에서 데이터를 교환하여, 상기 일차 인터페이스를 테스트하고 상기 이차 인터페이스를 테스트하며 상기 공유 메모리 인터페이스를 테스트하는 단계
    를 포함하는 버스 브리지 회로의 루프백 테스팅을 실행하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 구성 단계는
    상기 이차 인터페이스에 대응하는 상기 브리지 회로에서의 제1 어드레스 범위를 세팅하는 단계와,
    상기 공유 메모리 인터페이스에 대응하는 상기 브리지 회로에서의 제2 어드레스 범위를 세팅하는 단계―여기서, 상기 제1 어드레스 범위의 일부분이 상기 제2 어드레스 범위의 일부분과 오버랩함―
    를 포함하는 버스 브리지 회로의 루프백 테스팅을 실행하기 위한 방법.
  9. 제 7 항에 있어서,
    상기 브리지 회로는 상기 이차 인터페이스에 접속되고 상기 일차 인터페이스에 접속되며 상기 공유 메모리 인터페이스에 접속된 이차 양방향성 I/O 패드를 포함하며,
    상기 교환 단계는
    다운스트림 기록 데이터를 상기 일차 인터페이스에서 상기 이차 양방향성 I/O 패드에 인가하는 단계와,
    상기 이차 양방향성 I/O 패드를 경유하여 상기 공유 메모리 인터페이스에서 상기 다운스트림 기록 데이터를 수신하는 단계
    를 포함하는 버스 브리지 회로의 루프백 테스팅을 실행하기 위한 방법
  10. 제 7 항에 있어서,
    상기 브리지 회로는 상기 이차 인터페이스에 접속되고 상기 일차 인터페이스에 접속되며 상기 공유 메모리 인터페이스에 접속된 이차 양방향성 I/O 패드를 포함하며,
    상기 교환 단계는
    다운스트림 판독 데이터를 상기 공유 메모리 인터페이스에서 상기 이차 양방향성 I/O 패드에 인가하는 단계와,
    상기 이차 양방향성 I/O 패드를 경유하여 상기 일차 인터페이스에서 상기 다운스트림 판독 데이터를 수신하는 단계
    를 포함하는 버스 브리지 회로의 루프백 테스팅을 실행하기 위한 방법.
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