JPH0364044A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路装置に関し、特にマイクロコ
ンピュータを用いたＡＳＩＣ（特定用途向は集積回路）
に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、マイクロコンピュータを含むＬＳＩを応用製品ご
とに開発するという要求が強くなっている。また、その
ようなＬＳＩを短時間にかつ確実に開発することが要求
される。

マイクロコンピュータをコア（核）にするＡＳＩＣの開
発手法として、第１２図に示すような技術の例がある。

この技術では、ＣＰＵ　（中央演算処理装置）コア２０
１、ＲＯＭ　（リードオンリメモリ）２０２、ＲＡＭ　
（ランダムアクセスメモリ）２０３、Ｉ／Ｆ回路（イン
ターフェイス回路）２０４、タイマ２０５、Ｉ１０ボー
ト（人出力ボート）２０６およびバス２０７を含む１チ
ップマイクロコンピユータ２０８内に、使用するシステ
ムに特有なロジック回路２０９が組込まれ、１チップ上
にこれらが集積化される。第１２図に示すように、ロジ
ック回路２０９は、マイクロコンピュータ２０８内のバ
ス２０７に接続されている。

また、マイクロコンピュータをコアにするＡＳＩＣ（以
下、マイコンコアＡＳＩＣと呼ぶ）の他の開発手法とし
て、第１３図に示すような技術の例がある。この技術で
は、マイクロコンピュータチップ３０１およびロジック
回路チップ３０２がチップ３０３上に配置され、これら
を１チップ化するために必要な新たなパッド３０４が設
けられる。そして、マイクロコンピュータチップ３０１
上のパッド３０５、ロジック回路３０２上のパッド３０
６および新たに設けられたパッド３０４間に配線が設け
られてそれらが１チップ化される。

これらの技術によると、汎用のマイクロコンピュータと
システムに特有のロジック回路とが１チップ化されるた
め、システムの小型化およびコストダウンを容易に行な
うことができる。

［発明が解決しようとする課題］ しかし、第１２図に示される技術においては、１チップ
マイクロコンピユータ２０８内にロジック回路２０９を
組込むために、レイアウトの変更および追加が必要とな
り、マイクロコンピュータチップ２０８の全体を改造す
ることとなる。そのため、チップの開発、総合的なタイ
ミング検証、テストプログラムの開発およびデバッグに
時間がかかることになる。また、チップの開発には、マ
イクロコンピュータのパターン、回路構成、タイミング
、テスト方法などのすべてを熟知している技術者が必要
となる。

また、マイクロコンピュータチップ用に既に開発されて
いるテストプログラム、ソフトウェア開発・デバッグ用
ツール等を使用することができない。したがって、それ
らのテストプログラム、ソフトウェア開発・デバッグ用
ツール等を新たに開発しなければならない。

一方、第１３図に示される技術においては、複数のチッ
プ間に配線を施すことによりそれらが１チップ化される
ので、それぞれのチップ３０１゜３０２上にパッド３０
５，３０６や入出力回路３０７．３０８などが存在する
。そのため、パッド、ドライバ回路等が重複し、無駄が
生じるとともに、チップサイズが大きくなる。また、マ
イクロコンピュータチップ３０１とロジック回路チップ
３０２とを電気的に分離することができないので、マイ
クロコンピュータチップ用またはロジック回路チップ用
に既に開発されているテストプログラム、ソフトウェア
開発・デバッグ用ツール等を使用することができない。

したがって、それらのテストプログラム、ソフトウェア
開発・デバッグ用ツール等を新たに開発しなければなら
ない。

一方、第１４図は、複数の回路ブロック間を接続するた
めの従来の配線層の使用例を説明する模式図である。こ
の図では、３つの回路ブロック８０１ないし８０３を接
続するための第１アルミニウム（以下単にアルミという
）配線層８１１および８１２と第２アルミ配線層８１３
とが模式的に示されている。Ｏ印はスルーホールを示し
ている。

この図に示すように、第２アルミ配線層８１３を挾んで
第１アルミ配線層８１１および８１２が同一方向に配設
されているので、この従来の例では次のような不都合が
生じている。たとえば、矢印８２１に示すように、回路
ブロック８０１と８０２とを接続する場合において、４
つのスルーホールが必要となる。すなわち、第１アルミ
配線層８１１と８１２との間に第２アルミ配線層８１３
が配設されているので、４つのスルーホールを形成する
ことにより、回路ブロック８０１および８０２間を接続
するための配線層８１４ないし８１８と各配線層８１１
ないし８１３との接触を避ける必要がある。配線層８１
４および８１５は第２アルミ配線層によって形成され、
配線層８１６ないし８１８は第１アルミ配線層によって
形成される。

同様の理由により、矢印８２２に示す部分においても、
第１アルミ配線層８１２と回路ブロック８０２とを接続
するために３つのスルーホールが余分に必要となる。こ
のように余分なスルーホールを多く必要とすることは、
高集積化のための妨げとなるだけでなく、製造工程の工
数を増加させ、複雑にさせる。

また、他方、第１２図に示したマイクロコンピュータ２
０８中のＣＰＵコア２０１には、多数のダイナミック回
路が設けられている。ダイナミック回路とは、たとえば
シフトレジスタのように、キャパシタを信号の一時保持
のために備えた回路をいう。従来のマイクロコンピュー
タでは、そのようなダイナミック回路を備えたＣＰＵコ
ア２０１上にも絶縁層を介して配線が形成されている。

したがって、絶縁層上の配線とダイナミック回路を構成
するキャパシタとの間に浮遊容量が存在し、保持された
信号電荷を変動せしめることがある。

その結果、ＣＰＵコア２０１における動作に誤りが生じ
る。

請求項（１）の発明の目的は、半導体集積回路装置にお
いて、配線層を介して回路ブロック間を接続するのに必
要なスルーホールの数を減少することである。

請求項（２）の発明の目的は、マイコンコアＡＳＩＣを
短時間に少ない開発労力およびコストで実現することが
可能な半導体集積回路装置を提供し、同時に、マイクロ
コンピュータコアにおける誤動作を防ぐことである。

［課題を解決するための手段〕 請求項（１）の発明にかかる半導体集積回路装置は、少
なくとも第１および第２の回路ブロックと、半導体基板
の主表面から所定の第１の距離を隔てて配設され、第１
およびＭ２の回路ブロック間を接続するための複数の第
１の配線層と、半導体基板の主表面から第１の距離と異
なる第２の距離を隔てて配設され、第１の回路ブロック
または第２の回路ブロックと第１の配線層との間を接続
するための第２の配線層とを含む。複数の第１の配線層
はいずれも所定の第１の方向に向かって配設され、一方
、第２の配線層は、第１の方向とは異なった方向で配設
される。

請求項（２〉の発明にかかる半導体集積回路装置は、１
チップ上に形成される半導体集積回路装置であって、中
央演算処理装置および記憶装置を含むマイクロコンピュ
ータコアと、マイクロコンピュータコアにより制御され
る論理回路部と、共用周辺回路と、制御手段と、マイク
ロコンピュータコアの周辺に配設されたマイクロコンピ
ュータコア内で必要な信号を伝送するための配線領域と
を含む。共用周辺回路は、パッドおよびドライバ手段を
含み、マイクロコンピュータコアおよび論理回路部に対
して信号を入力または出力する。制御手段は、マイクロ
コンピュータコアおよび論理回路部を共用周辺回路に選
択的に結合させる。また、マイクロコンピュータコアは
、配線領域の下の領域を除いた領域に形成される。

［作用］ 請求項（１）の発明における半導体集積回路装置では、
半導体基板の主表面から異なった距離を隔てた２つの配
線層が各々異なった方向に配設されているので、回路ブ
ロックを接続するために配線層を避けるためにスルーホ
ールを形成する必要がない。したがって、スルーホール
の数を減少させることができる。

請求項（２）の発明における半導体集積回路装置では、
マイクロコンピュータコアの一部にダイナミック回路が
設けられているが、そのマイクロコンピュータコアの上
に配線領域が形成されていないので、上記のダイナミッ
ク回路の動作と無関係の配線により生じる浮遊容量によ
るダイナミック回路への悪影響を防ぐことができる。し
たがって、マイクロコンピュータコアにおける誤動作を
防ぐことができる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第２Ａ図はこの発明の一実施例による半導体集積回路装
置の概略構成を示す平面図である。半導体チップ１上に
マイクロコンピュータコア（またはマイクロコントロー
ルユニットコア；以下、マイコンコアと呼ぶ）２および
ランダムロジック回路３が設けられている。半導体チッ
プ１上の周縁部には共通共用端子回路４、選択共用端子
回路５、マイコンコア用の専用端子回路６およびランダ
ムロジック回路用の専用端子回路７が設けられている。

また、半導体チップ１上にモード設定信号発生回路８お
よびモード信号入力回路９が設けられている。

第２Ｂ図に示すように、マイコンコア２は、ＣＰＵコア
２１、ＲＯＭ２２、ＲＡＭ２３、Ｉ／Ｆ回路２４、タイ
マ２５、Ｉ１０ポート２６およびバス２７を含み、入出
力ドライバ、パッドなどからなる入出力回路を含まない
。ランダムロジック回路３は、種々のゲート、カウンタ
、フリップフロップなどから構成される論理回路であり
、特定用途の仕様に従って設計される。

次に、第３図を参照すると、共通共用端子回路４は、通
常はマイコンコア２およびランダムロジック回路３に結
合され、テスト時にはマイコンコア２またはランダムロ
ジック回路３に選択的に結合される。選択共用端子回路
５は、通常はマイコンコア２およびランダムロジック回
路３のいずれか一方に固定的に結合され、テスト時には
マイコンコア２またはランダムロジック回路３に選択的
に結合される。専用端子回路６はマイコンコア２のみに
固定的に結合され、専用端子回路７はランダムロジック
回路３のみに固定的に結合されている。

モード信号入力回路９には、この半導体集積回路装置を
通常モード、マイコンコア２のテストモード（以下、Ｍ
ＣＵテストモードと呼ぶ）、およびランダムロジック回
路３のテストモード（以下、Ｒ／Ｌテストモードと呼ぶ
）に設定するためのモード信号が与えられる。モード設
定信号発生回路８は、モード信号入力回路９の出力に応
答して、共通共用端子回路４および選択共用端子回路５
にモード設定信号を与える。

第４図は、共通共用端子回路４および選択共用端子回路
５の構成を示すブロック図である。共通共用端子回路４
は、切換回路４１および入出力回路４２からなり、選択
共用端子回路５も同様に切換回路５１および入出力回路
５２からなる。切換回路４１は、信号線ＬＭによりマイ
コンコア２に接続されかつ信号線ＬＲによりランダムロ
ジック回路３に接続されている。切換回路５１も同様に
、信号線ＬＭによりマイコンコア２に接続されかつ信号
ｉＬＲによりランダムロジック回路３に接続されている
。また、切換回路４１および切換回路５１には、信号線
ＬＣを介してモード設定信号発生回路８からモード設定
信号が与えられる。

第５Ａ図、第５Ｂ図および第５ｃ図は共通共用端子回路
４の機能を説明するための模式図である。

通常モードにおいては、第５Ａ図に示すように、入出力
回路４２が切換回路４１によりマイコンコア２およびラ
ンダムロジック回路３に結合される。

ＭＣＵテストモードにおいては、第５Ｂ図に示すように
、入出力回路４２が切換回路４１によりマイコンコア２
に結合される。Ｒ／Ｌテストモードにおいては、第５Ｃ
図に示すように、入出力回路４２が切換回路４１により
ランダムロジック回路３に結合される。

第６図は選択共用端子回路５の機能を説明するための模
式図である。通常モードにおいては、第６図に示すよう
に、入出力回路５２が切換スイッチ５１によりマイコン
コア２およびランダムロジック回路３のいずれか一方に
固定的に結合される。

マイコンコア２およびランダムロジック回路３のいずれ
に結合されるかは、その半導体集積回路装置の仕様によ
って定められる。

ＭＣＵテストモードにおいては、共通共用端子回路４の
場合と同様に、入出力回路５２が切換回路５１によりマ
イコンコア２に結合される。Ｒ／Ｌテストモードにおい
ても、共通共用端子回路４の場合と同様に、入出力回路
５２が切換回路５１によりランダムロジック回路３に結
合される。

第７図はモード設定信号発生回路８およびモード信号入
力回路９の構成を示す図である。モード信号入力回路９
は、パッド９１．９２および入力バッファ９３．９４を
含む。モード設定信号発生回路８には、パッド９１およ
び入力バッファ９３を介してモード信号φＯが与えられ
かつパッド９２および入力バッファ９４を介してモード
信号φ１が与えられる。モード設定信号発生回路８は、
モード信号φ０．φ１に基づいてモード設定信号ＴＮ、
ＴＭ、ＴＲを発生する。通常モード時にはモード設定信
号ＴＮがアクティブとなり、ＭＣＵテストモード時には
モード設定信号ＴＭがアクティブとなり、Ｒ／Ｌテスト
モード時にはモード設定信号ＴＲがアクティブとなる。

ｆｆ１８図は信号線の構成を詳細に示す図である。

信号線ＬＭは、出力データＤＯＭを伝送するためのデー
タ線、入力データＤＩＭを伝送するためのデータ線およ
び制御信号ＣＭを伝送するための制御線からなる。この
信号線ＬＭはマイコンコア２のＩ１０ボート２６（第２
図参照）に接続される。

信号線ＬＲは、出力データＤＯＲを伝送するためのデー
タ線、入力データＤＩＲを伝送するためのデータ線およ
び制御信号ＣＲを伝送するための制御線からなる。また
、信号線ＬＣは、モード設定信号ＴＮ、ＴＭ、ＴＲを伝
送するための３本の信号線からなる。

第９図は共通共用端子回路４の構成を示す図である。出
力回路４２は、パッド４３および出力ドライバ４４を含
む。

通常モード時には、モード設定信号ＴＮがアクティブと
なる。それにより、切換回路４１は、制御信号ＣＭ、Ｃ
Ｒの一方および出力データＤＯＭ。

ＤＯＲの一方を出力ドライバ４４に与える。出力ドライ
バ４４は制御信号に応答して出力データをバッド４３に
出力する。

ＭＣＵテストモード時には、モード設定信号ＴＭがアク
ティブとなる。それにより、切換回路４１は制御信号Ｃ
Ｍおよび出力データＤＯＭを出力ドライバ４４に与える
。出力ドライバ４４は制御信号ＣＭに応答して出力デー
タＤＯＭをバッド４３に出力する。

Ｒ／Ｌテストモード時には、モード設定信号ＴＲがアク
ティブとなる。それにより、切換回路４１は、制御信号
ＣＲおよび出力データＤＯＲを出力ドライバ４４に与え
る。出力ドライバ４４は制御信号ＣＲに応答して出力デ
ータＤＯＲをバッド４３に出力する。

また、入力データＤＩＭはバッド４３からマイコンコア
２に入力され、入力データＤＩＲはバッド４３からラン
ダムロジック回路３に入力される。

選択共用端子回路５の構成も第９図に示される構成と同
様である。ただし、選択共用端子回路５においては、通
常モード時には出力データＤＯＭ。

ＤＯＲのうち予め定められた出力データが常に出力され
る。

第１０図は専用端子回路６の構成を示す図である。専用
端子回路６はパッド６１および出力ドライバ６２を含む
。出力ドライバ６２には制御信号ＣＭおよび出力データ
ＤＯＭが与えられる。また、パッド６１から入力データ
ＤＩＭが入力される。

専用端子回路７の構成も専用端子回路６の構成と同様で
ある。

次に、この実施例の半導体集積回路装置の動作について
説明する。

通常モード時には、共通共用端子回路４がマイコンコア
２およびランダムロジック回路３に共通に用いられ、共
通共用端子回路４を介して、マイコンコア２およびラン
ダムロジック回路３に対して信号が人出力される。また
、専用端子回路６を介してマイコンコア２に対して信号
が入出力され、専用端子回路７を介してランダムロジッ
ク回路３に対して信号が人出力される。選択共用端子回
路５がマイコンコア２に結合されている場合には、選択
共用端子回路５を介してマイコンコア２に対して信号が
入出力される。逆に選択共用端子回路５がランダムロジ
ック回路３に結合されている場合には、選択共用端子回
路５を介してランダムロジック回路３に対して信号が入
出力される。

ＭＣＵテストモード時には、共通共用端子回路４および
選択共用端子回路５がマイコンコア２にのみ結合される
。この場合、共通共用端子回路４、選択共用端子回路５
または専用端子回路６を介してマイコンコア２に対して
テスト信号が入出力される。

Ｒ／Ｌテストモード時には、異通共用端子回路４および
選択共用端子回路５がランダムロジック回路３にのみ結
合される。この場合、共通共用端子回路４、選択共用端
子回路５または専用端子回路７を介してランダムロジッ
ク回路３に対してテスト信号が人出力される。

上記のように、マイコンコア２およびランダムロジック
回路３の各々を個々にテストすることができるので、汎
用のマイクロコンピュータおよび論理回路のために既に
開発されているテストプログラムおよびソフト開発・デ
バッグ用ツールを使用することができる。

また、パッドやドライバがマイコンコア２およびランダ
ムロジック回路８には含まれておらず、共通共用端子回
路４および選択共用端子回路５に含まれているので、チ
ップサイズが縮小化される。

さらに、マイコンコア２のレイアウトを変更または追加
することなく、仕様に応じてランダムロジック回路３の
構成を設計することができる。

次に、第１１図を参照しながらこの実施例の半導体集積
回路装置の使用例について説明する。

通常、マイコンコア２においては演算処理が行なわれ、
ランダムロジック回路３においてはマイコンコア２で処
理することができない高速処理が行なわれる。

たとえば、ランダムロジック回路３が汎用バスのコント
ローラとなるように設計された場合、専用端子回路７に
はバス１００を介して複数のパーソナルコンピュータ１
０１、ディスク装置１０６等が接続される。

また、ランダムロジック回路３が特定の制御対象１０２
の専用コントローラとなるように設計された場合には、
専用端子回路７にはその制御対象１０２が接続される。

共通共用端子回路４にはたとえば外部メそす１０３が接
続される。選択共用端子回路５にはたとえばＣＰＵ１０
４が接続され、専用端子回路６にはたとえばディスクコ
ントローラ１０５が接続される。選択共用端子回路５は
、ユーザの注文に従ってランダムロジック回路３に結合
させることも可能である。

上記のように、この実施例によるとマイコンコアＡＳＣ
Ｉを短期間に少ない開発労力で安価に実現することがで
きる。

第１図は、第２Ａ図に示したマイコンコアとランダムロ
ジック回路との間を接続するための配線接続を説明する
模式図である。第１図には、ダイナミック回路を備えた
マイコンコア２と、２つの標準セル領域３ａおよび３ｂ
により構成されたランダムロジック回路とが示されてい
る。この図において、実線は第１アルミ配線層を示し、
点線は第２アルミ配線層を示し、０はスルーホールを示
す。各標準セル領域３ａおよび３ｂ中には標準セル３１
が設けられ、これに配線を施すことによりランダムロジ
ック回路が構成される。

第１図に示した配線接続の特徴は、マイコンコア２の周
辺にこれを取囲むようにしていずれも同一方向に向かっ
て配設された第１アルミ配線層８５０が配設されている
ことである。これに加えて、第１アルミに線層８５０の
方向と垂直の方向に標準セル領域３ａと配線層８５０と
を接続するための第２アルミ配線層８６０が形成される
。周知のように、第１アルミ配線層８５０は半導体基板
の主表面近くに形成され、第２アルミ配線層８６０は主
表面よりより遠く、すなわち、第２アルミ配線層８６０
よりも上の層に配設される。したがって、標準セル領域
３ａといずれの第１アルミ配線層８５０とを接続するの
にわずか１個のスルーホールを形成するだけで足りる。

したがって、たとえば第１４図の矢印８２２により示し
た部分の接続において３個のスルーホールが必要となっ
てし）たのに対し、第１図に示した配線接続を用いると
２個のスルーホールが減少されることがわかる。

このようにマイコンコア２およびランダムロジ・ソク回
路３からの入出力信号のための配線８６０を同一のアル
ミ配線層に統一しておき、配線８６０と異なる方向の配
線８５０を別のアルミ配線層に統一すれば、スルーホー
ルの数の減少により、このマイクロコンピュータチップ
をより高集積化することができ、同時に、製造工程の簡
単化が図れる。

なお、多くの配線領域を必要とするのは配線層８５０で
あるが、配線８５０に使用するアルミの間隔と配線８６
０に使用するアルミの間隔とが製造工程の制限上異なる
場合は、許容間隔の狭い方を配線８５０に使用した方が
より高集積化を図ることができる。

上記に加えて、第１図に示した配線接続において、マイ
コンコア２に入出力する信号を伝送するための配線８５
０および８６０がマイコンコア２の周辺に配設されてお
り、マイコンコア２上には配設されていないことが指摘
される。また、マイコンコア領域２内部の配線で、配線
８５０または配線８６０と同一のアルミ配線を使用する
場合があるが、使用していないアルミ配線の配線領域と
してマイコンコア２上を使用していない。したがって、
マイコンコア２中にはダイナミック回路が含まれるので
あるが、配線層８５０または８６０との間に浮遊容量が
形成されないので、マイコンコア２中のダイナミック回
路が誤動作することを防ぐことができる。

なお、上記の説明ではマイコンコア２と標準セル領域３
ａおよび３ｂにより構成されたランダムロジック回路と
の間の配線接続について説明がなされたが、このような
配線のレイアウトは一般に２つの回路ブロック間を接続
するための配線のレイアウトとして広く利用できるもの
である。

［発明の効果］ 以上のように、請求項（１）の発明によれば、半導体基
板の主表面から第１の距離を隔てて配設された複数の第
１の配線層が所定の第１の方向に向かって配設され、か
つ、主表面から第２の距離を隔てて配設された第２の配
線層が第１の方向と異なった第２の方向に向かって配設
されているので、回路ブロック間を接続するのに必要な
スルーホールの数を減少させることができる。

また、請求項（２）の発明によれば、マイクロコンピュ
ータコアがマイクロコンピュータコア内で必要な信号を
伝送するための配線領域の下の領域を除いた領域に形成
されているので、マイクロコンピュータコアにおける誤
動作を防ぐことができる。

【図面の簡単な説明】

第１図は、第２Ａ図に示したマイコンコアとランダムロ
ジック回路との間を接続するための配線接続を説明する
模式図である。第２Ａ図はこの発明の一実施例による半
導体集積回路装置の平面図である。第２Ｂ図は同実施例
の構成を示す機能ブロック図である。第３図は同実施例
の主要部の特徴を説明するための模式図である。第４図
は共通共用端子回路および選択共用端子回路の構成を示
すブロック図である。第５Ａ図、第５Ｂ図および第５Ｃ
図は共通共用端子回路の機能を説明するための模式図で
あり、第５Ａ図は通常モードを示す図、第５Ｂ図はＭＣ
Ｕテストモードを示す図、第５Ｃ図はＲ／Ｌテストモー
ドを示す図である。第６図は選択共用端子回路の機能を
説明するための模式図である。第７図はモード設定信号
発生回路およびモード信号入力回路の構成を示す図であ
る。 第８図は信号線の具体的な構成を示す図である。 筆９図は共通共用端子回路の構成を示す図である。 ｆｆｌｌｏ図は専用端子回路の構成を示す図である。 第１１図は同実施例の使用例を説明するための図である
。第１２図は従来のマイクロコンピュータコアＡＳＩＣ
の一例を示す平面図である。第１３図は従来のマイクロ
コンピュータコアＡＳＩＣの他の例を示す機能ブロック
図である。第１４図は、回路ブロック間を接続するため
の従来の配線層の使用例を説明する模式図である。 図において、１は半導体チップ、２はマイクロコンピュ
ータコア、３はランダムロジック回路、４は共通共用端
子回路、５は選択共用端子回路、６．７は専用端子回路
、８はモード設定信号発生回路、９はモード信号入力回
路、８５０は第１アルミ配線層、８６０は第２アルミ配
線層、○はスルーホールである。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に互いに離れて設けられた少なくと
   も第１および第２の回路ブロックと、前記半導体基板の
   主表面から所定の第１の距離を隔てて配設され、前記第
   １および第２の回路ブロック間を接続するための複数の
   第１の配線層とを含み、 前記複数の第１の配線層は、いずれも所定の第１の方向
   に向かって配設され、 前記半導体基板の主表面から前記第１の距離とは異なっ
   た第２の距離を隔てて配設され、前記第１または第２の
   回路ブロックと前記第１の配線層との間を接続するため
   の第２の配線層とを含み、前記第２の配線層は、前記第
   １の方向と異なった第２の方向に向かって配設される、
   半導体集積回路装置。
2. （２）１チップ上に形成される半導体集積回路装置であ
   って、 中央演算処理装置および記憶装置を有し、少なくともそ
   の一部にダイナミック回路を備えたマイクロコンピュー
   タコアと、 前記マイクロコンピュータコアにより制御される論理回
   路部と、 パッドおよびドライバ手段を有し、前記マイクロコンピ
   ュータコアおよび前記論理回路部に対して信号を入力ま
   たは出力するための共用周辺回路と、 前記マイクロコンピュータコアおよび前記論理回路部を
   前記共用周辺回路部に選択的に結合させる制御手段と、 前記マイクロコンピュータコアの周辺に配設され、前記
   マイクロコンピュータコア内で必要な信号を伝送するた
   めの配線領域とを含み、 前記マイクロコンピュータコアは、前記配線領域の下の
   領域を除いた領域に形成される、半導体集積回路装置。