JP2002009241A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2002009241A JP2002009241A JP2000183862A JP2000183862A JP2002009241A JP 2002009241 A JP2002009241 A JP 2002009241A JP 2000183862 A JP2000183862 A JP 2000183862A JP 2000183862 A JP2000183862 A JP 2000183862A JP 2002009241 A JP2002009241 A JP 2002009241A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- pad
- semiconductor integrated
- chip
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000011521 glass Substances 0.000 abstract description 31
- 238000011156 evaluation Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 5
- 230000008030 elimination Effects 0.000 description 3
- 238000003379 elimination reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 エバリエーションチップと別に量産用のマイ
クロコンピュータの開発を行うことを不要とし、かつ高
速動作可能でチップサイズや端子数の制限を受けること
のないエバリエーションチップを提供することを目的と
する。 【解決手段】 マイクロコンピュータ２とマイクロコン
ピュータスクライブライン３を備えてエバリエーション
チップ１上でマイクロコンピュータ２に配線を行わない
構成を有している。この構成により、エバリエーション
チップ１からマイクロコンピュータ２を切り出すことが
できるため、マイクロコンピュータ２単体の開発を不要
とすることができ、かつガラス基板１１を用いてマイク
ロコンピュータ２の内部信号を引き出すことでエミュレ
ータモジュールとして使用可能となる。
クロコンピュータの開発を行うことを不要とし、かつ高
速動作可能でチップサイズや端子数の制限を受けること
のないエバリエーションチップを提供することを目的と
する。 【解決手段】 マイクロコンピュータ２とマイクロコン
ピュータスクライブライン３を備えてエバリエーション
チップ１上でマイクロコンピュータ２に配線を行わない
構成を有している。この構成により、エバリエーション
チップ１からマイクロコンピュータ２を切り出すことが
できるため、マイクロコンピュータ２単体の開発を不要
とすることができ、かつガラス基板１１を用いてマイク
ロコンピュータ２の内部信号を引き出すことでエミュレ
ータモジュールとして使用可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータとそれを検証するためのエミュレーション部を集積
したエバリエーションチップなどに代表されるような、
複数の独立した機能を有する半導体集積回路を混載する
半導体集積回路装置に関する。
ータとそれを検証するためのエミュレーション部を集積
したエバリエーションチップなどに代表されるような、
複数の独立した機能を有する半導体集積回路を混載する
半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の技術をエバリエーションチップを
例として説明する。図２は従来のエバリエーションチッ
プの構成を示す。同図において１はエバリエーションチ
ップ、２はエバリエーションチップ１に内蔵されたマイ
クロコンピュータ、４はエバリエーションチップ１に内
蔵されマイクロコンピュータ２の内部信号と接続された
エミュレーション部、５はマイクロコンピュータ２のＩ
／ＯパッドであるマイクロコンピュータＩ／Ｏパッド、
８はマイクロコンピュータＩ／Ｏパッド５と接続された
エバリエーションチップ１のＩ／Ｏパッドであるエバリ
エーションチップＩ／Ｏパッドである。
例として説明する。図２は従来のエバリエーションチッ
プの構成を示す。同図において１はエバリエーションチ
ップ、２はエバリエーションチップ１に内蔵されたマイ
クロコンピュータ、４はエバリエーションチップ１に内
蔵されマイクロコンピュータ２の内部信号と接続された
エミュレーション部、５はマイクロコンピュータ２のＩ
／ＯパッドであるマイクロコンピュータＩ／Ｏパッド、
８はマイクロコンピュータＩ／Ｏパッド５と接続された
エバリエーションチップ１のＩ／Ｏパッドであるエバリ
エーションチップＩ／Ｏパッドである。
【０００３】以上のように構成されたエバリエーション
チップについて説明する。まず、マイクロコンピュータ
２の単体のレイアウトを行う。次に、マイクロコンピュ
ータ２の単体のレイアウトの周辺にエミュレーション部
４を配置する。次に、マイクロコンピュータ２の内部信
号とエミュレーション部４を接続する。次に、エバリエ
ーションチップＩ／Ｏパッド８を配置しマイクロコンピ
ュータＩ／Ｏパッド５と接続して、エバリエーションチ
ップ１の全体のレイアウトを行う。最後に、前記全体の
レイアウトを用いてエバリエーションチップ１を作成す
る。これにより、エバリエーションチップ１は、エバリ
エーションチップＩ／Ｏパッド８を介してマイクロコン
ピュータＩ／Ｏパッド５への信号の入出力が可能であ
り、またエミュレーション部４はマイクロコンピュータ
２の内部信号と接続されていることからマイクロコンピ
ュータ２の内部信号のモニタや制御が可能となり、マイ
クロコンピュータ２のエミュレーションが可能となる。
チップについて説明する。まず、マイクロコンピュータ
２の単体のレイアウトを行う。次に、マイクロコンピュ
ータ２の単体のレイアウトの周辺にエミュレーション部
４を配置する。次に、マイクロコンピュータ２の内部信
号とエミュレーション部４を接続する。次に、エバリエ
ーションチップＩ／Ｏパッド８を配置しマイクロコンピ
ュータＩ／Ｏパッド５と接続して、エバリエーションチ
ップ１の全体のレイアウトを行う。最後に、前記全体の
レイアウトを用いてエバリエーションチップ１を作成す
る。これにより、エバリエーションチップ１は、エバリ
エーションチップＩ／Ｏパッド８を介してマイクロコン
ピュータＩ／Ｏパッド５への信号の入出力が可能であ
り、またエミュレーション部４はマイクロコンピュータ
２の内部信号と接続されていることからマイクロコンピ
ュータ２の内部信号のモニタや制御が可能となり、マイ
クロコンピュータ２のエミュレーションが可能となる。
【０００４】図３，図４は、単体のマイクロコンピュー
タ２を用いた従来のエミュレータモジュールの構成を示
す。図３において２は量産用のマイクロコンピュータ、
５はマイクロコンピュータ２のＩ／Ｏパッドであるマイ
クロコンピュータＩ／Ｏパッド、６はマイクロコンピュ
ータ２の内部信号の入出力が可能な内部信号パッド、１
１はマイクロコンピュータ２を実装するためのガラス基
板、１２はガラス基板１１の周辺に配置されたガラス基
板Ｉ／Ｏパッド、１３はマイクロコンピュータＩ／Ｏパ
ッド５に対応しガラス基板Ｉ／Ｏパッド１２と配線され
たマイクロコンピュータＩ／Ｏ対応パッド、１４は内部
信号パッド６に対応しガラス基板Ｉ／Ｏパッド１２と配
線された内部信号対応パッド、１７はマイクロコンピュ
ータ２をガラス基板１１に実装したエミュレータモジュ
ールである。
タ２を用いた従来のエミュレータモジュールの構成を示
す。図３において２は量産用のマイクロコンピュータ、
５はマイクロコンピュータ２のＩ／Ｏパッドであるマイ
クロコンピュータＩ／Ｏパッド、６はマイクロコンピュ
ータ２の内部信号の入出力が可能な内部信号パッド、１
１はマイクロコンピュータ２を実装するためのガラス基
板、１２はガラス基板１１の周辺に配置されたガラス基
板Ｉ／Ｏパッド、１３はマイクロコンピュータＩ／Ｏパ
ッド５に対応しガラス基板Ｉ／Ｏパッド１２と配線され
たマイクロコンピュータＩ／Ｏ対応パッド、１４は内部
信号パッド６に対応しガラス基板Ｉ／Ｏパッド１２と配
線された内部信号対応パッド、１７はマイクロコンピュ
ータ２をガラス基板１１に実装したエミュレータモジュ
ールである。
【０００５】以上のように構成されたエミュレータモジ
ュールについて説明する。まず、マイクロコンピュータ
Ｉ／Ｏパッド５と内部信号パッド６を持ったマイクロコ
ンピュータ２を作成する。次に、マイクロコンピュータ
Ｉ／Ｏパッド５に対応したマイクロコンピュータＩ／Ｏ
対応パッド１３と内部信号パッド６に対応した内部信号
対応パッド１４を持ちそれぞれがガラス基板Ｉ／Ｏパッ
ド１２に配線されたガラス基板１１を作成する。最後
に、マイクロコンピュータ２をガラス基板１１に実装し
てエミュレータモジュール１７を作成する。このような
構成によると、エミュレータモジュール１７は、ガラス
基板Ｉ／Ｏパッド１２を介してマイクロコンピュータＩ
／Ｏパッド５への信号の入出力が可能であり、またガラ
ス基板Ｉ／Ｏパッド１２と内部信号パッド６が接続され
ていることからマイクロコンピュータ２の内部信号のモ
ニタや制御が可能となり、マイクロコンピュータ２のエ
ミュレーションが実現できる。
ュールについて説明する。まず、マイクロコンピュータ
Ｉ／Ｏパッド５と内部信号パッド６を持ったマイクロコ
ンピュータ２を作成する。次に、マイクロコンピュータ
Ｉ／Ｏパッド５に対応したマイクロコンピュータＩ／Ｏ
対応パッド１３と内部信号パッド６に対応した内部信号
対応パッド１４を持ちそれぞれがガラス基板Ｉ／Ｏパッ
ド１２に配線されたガラス基板１１を作成する。最後
に、マイクロコンピュータ２をガラス基板１１に実装し
てエミュレータモジュール１７を作成する。このような
構成によると、エミュレータモジュール１７は、ガラス
基板Ｉ／Ｏパッド１２を介してマイクロコンピュータＩ
／Ｏパッド５への信号の入出力が可能であり、またガラ
ス基板Ｉ／Ｏパッド１２と内部信号パッド６が接続され
ていることからマイクロコンピュータ２の内部信号のモ
ニタや制御が可能となり、マイクロコンピュータ２のエ
ミュレーションが実現できる。
【０００６】図４において２はマイクロコンピュータ、
５はマイクロコンピュータ２のＩ／Ｏパッドであるマイ
クロコンピュータＩ／Ｏパッド、６はマイクロコンピュ
ータ２の内部信号の入出力が可能な内部信号パッド、１
８はエミュレータ制御ＬＳＩ、１９はエミュレータ制御
ＬＳＩ１８のＩ／Ｏパッドであるエミュレータ制御ＬＳ
ＩＩ／Ｏパッド、４はエミュレータ制御ＬＳＩ１８の回
路領域内に構成されたエミュレーション部、１３はマイ
クロコンピュータＩ／Ｏパッド５に対応しエミュレータ
制御ＬＳＩＩ／Ｏパッド１９に配線されたマイクロコン
ピュータＩ／Ｏ対応パッド、１４は内部信号パッド６に
対応しエミュレーション部４に配線された内部信号対応
パッドである。
５はマイクロコンピュータ２のＩ／Ｏパッドであるマイ
クロコンピュータＩ／Ｏパッド、６はマイクロコンピュ
ータ２の内部信号の入出力が可能な内部信号パッド、１
８はエミュレータ制御ＬＳＩ、１９はエミュレータ制御
ＬＳＩ１８のＩ／Ｏパッドであるエミュレータ制御ＬＳ
ＩＩ／Ｏパッド、４はエミュレータ制御ＬＳＩ１８の回
路領域内に構成されたエミュレーション部、１３はマイ
クロコンピュータＩ／Ｏパッド５に対応しエミュレータ
制御ＬＳＩＩ／Ｏパッド１９に配線されたマイクロコン
ピュータＩ／Ｏ対応パッド、１４は内部信号パッド６に
対応しエミュレーション部４に配線された内部信号対応
パッドである。
【０００７】以上のように構成されたエミュレータモジ
ュールについて説明する。まず、マイクロコンピュータ
Ｉ／Ｏパッド５と内部信号パッド６を持ったマイクロコ
ンピュータ２を作成する。次に、マイクロコンピュータ
Ｉ／Ｏパッド５に対応しエミュレータ制御ＬＳＩＩ／Ｏ
パッド１９と配線されたマイクロコンピュータＩ／Ｏ対
応パッド１３と内部信号パッド６に対応しエミュレーシ
ョン部４と配線された内部信号対応パッド１４を持つエ
ミュレータ制御ＬＳＩ１８を作成する。最後に、マイク
ロコンピュータ２とエミュレータ制御ＬＳＩ１８を接合
してエミュレータモジュール１７とする。これにより、
エミュレータモジュール１７は、エミュレータ制御ＬＳ
ＩＩ／Ｏパッド１９を介してマイクロコンピュータＩ／
Ｏパッド５への信号の入出力が可能であり、またエミュ
レーション部４は内部信号パッド６と接続されているこ
とからマイクロコンピュータ２の内部信号のモニタや制
御が可能となり、マイクロコンピュータ２のエミュレー
ションが可能となる。
ュールについて説明する。まず、マイクロコンピュータ
Ｉ／Ｏパッド５と内部信号パッド６を持ったマイクロコ
ンピュータ２を作成する。次に、マイクロコンピュータ
Ｉ／Ｏパッド５に対応しエミュレータ制御ＬＳＩＩ／Ｏ
パッド１９と配線されたマイクロコンピュータＩ／Ｏ対
応パッド１３と内部信号パッド６に対応しエミュレーシ
ョン部４と配線された内部信号対応パッド１４を持つエ
ミュレータ制御ＬＳＩ１８を作成する。最後に、マイク
ロコンピュータ２とエミュレータ制御ＬＳＩ１８を接合
してエミュレータモジュール１７とする。これにより、
エミュレータモジュール１７は、エミュレータ制御ＬＳ
ＩＩ／Ｏパッド１９を介してマイクロコンピュータＩ／
Ｏパッド５への信号の入出力が可能であり、またエミュ
レーション部４は内部信号パッド６と接続されているこ
とからマイクロコンピュータ２の内部信号のモニタや制
御が可能となり、マイクロコンピュータ２のエミュレー
ションが可能となる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
エバリエーションチップでは、内蔵したマイクロコンピ
ュータに配線を行うためエミュレーション用のチップと
してしか使用できず、エバリエーションチップとは別に
量産用のマイクロコンピュータを作成する必要があると
いう問題があった。また、量産用のマイクロコンピュー
タとガラス基板を用いたエミュレータモジュールでは、
マイクロコンピュータの内部信号とエミュレータ部の配
線距離が長くなるため高速動作できないという問題があ
った。さらに、量産用のマイクロコンピュータとエミュ
レータ制御ＬＳＩを用いてエミュレータモジュールを構
成した場合では、一般的にエミュレータ制御ＬＳＩは、
数種類のマイクロコンピュータに対応できるように共通
化されているため、それぞれのマイクロコンピュータは
適時配線を変更してエミュレータモジュールを構成して
いる。そのためマイクロコンピュータごとの最適配置が
できず、マイクロコンピュータのチップサイズと端子数
が制限されるという問題があった。
エバリエーションチップでは、内蔵したマイクロコンピ
ュータに配線を行うためエミュレーション用のチップと
してしか使用できず、エバリエーションチップとは別に
量産用のマイクロコンピュータを作成する必要があると
いう問題があった。また、量産用のマイクロコンピュー
タとガラス基板を用いたエミュレータモジュールでは、
マイクロコンピュータの内部信号とエミュレータ部の配
線距離が長くなるため高速動作できないという問題があ
った。さらに、量産用のマイクロコンピュータとエミュ
レータ制御ＬＳＩを用いてエミュレータモジュールを構
成した場合では、一般的にエミュレータ制御ＬＳＩは、
数種類のマイクロコンピュータに対応できるように共通
化されているため、それぞれのマイクロコンピュータは
適時配線を変更してエミュレータモジュールを構成して
いる。そのためマイクロコンピュータごとの最適配置が
できず、マイクロコンピュータのチップサイズと端子数
が制限されるという問題があった。
【０００９】本発明は、上記従来の問題点を解決するも
ので、エバリエーションチップと別に量産用のマイクロ
コンピュータの開発を行うことを不要とし、かつ高速動
作可能でチップサイズや端子数の制限を受けることのな
いエバリエーションチップを提供することを目的とす
る。つまり、１つの半導体集積回路装置に主回路として
の半導体集積回路と補助回路としての半導体集積回路を
集積した時、主回路としての半導体集積回路が単独で機
能することができるように切り離して用いることができ
る半導体集積回路装置を提供することを目的とする。
ので、エバリエーションチップと別に量産用のマイクロ
コンピュータの開発を行うことを不要とし、かつ高速動
作可能でチップサイズや端子数の制限を受けることのな
いエバリエーションチップを提供することを目的とす
る。つまり、１つの半導体集積回路装置に主回路として
の半導体集積回路と補助回路としての半導体集積回路を
集積した時、主回路としての半導体集積回路が単独で機
能することができるように切り離して用いることができ
る半導体集積回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１記載の半導体集積回路装置は、単
一の基板に、主回路としての第１の半導体集積回路と、
補助回路としての第２の半導体集積回路を形成し、第
１，第２の半導体集積回路を電気接続して目的の機能を
達成する半導体集積回路装置であって、前記第１，第２
の半導体集積回路は重ならない半導体集積回路領域に形
成され、第１の半導体集積回路領域をスクライブライン
で囲んだ構成となることを特徴とする。
に、本発明の請求項１記載の半導体集積回路装置は、単
一の基板に、主回路としての第１の半導体集積回路と、
補助回路としての第２の半導体集積回路を形成し、第
１，第２の半導体集積回路を電気接続して目的の機能を
達成する半導体集積回路装置であって、前記第１，第２
の半導体集積回路は重ならない半導体集積回路領域に形
成され、第１の半導体集積回路領域をスクライブライン
で囲んだ構成となることを特徴とする。
【００１１】請求項２記載の半導体集積回路装置は、主
回路としての第１の半導体集積回路をマイクロコンピュ
ータ，補助回路としての第２の半導体集積回路をエミュ
レーション部としてエバリエーションチップを構成した
ことを特徴とする。
回路としての第１の半導体集積回路をマイクロコンピュ
ータ，補助回路としての第２の半導体集積回路をエミュ
レーション部としてエバリエーションチップを構成した
ことを特徴とする。
【００１２】この構成により、１つの半導体集積回路装
置に主回路としての半導体集積回路と補助回路としての
半導体集積回路を集積することができ、かつ、必要に応
じて、主回路としての半導体集積回路が単独で機能する
ことができるように切り離して用いることが可能とな
る。
置に主回路としての半導体集積回路と補助回路としての
半導体集積回路を集積することができ、かつ、必要に応
じて、主回路としての半導体集積回路が単独で機能する
ことができるように切り離して用いることが可能とな
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態として
エバリエーションチップについて図面を参照しながら説
明する。
エバリエーションチップについて図面を参照しながら説
明する。
【００１４】図１は、本発明の実施例におけるエバリエ
ーションチップの構成図である。図１において、１はエ
バリエーションチップ、２はエバリエーションチップ１
に内蔵されたマイクロコンピュータ、３はマイクロコン
ピュータ２をスクライブするためのマイクロコンピュー
タスクライブライン、４はエバリエーションチップ１に
内蔵されたエミュレーション部、５はマイクロコンピュ
ータ２のＩ／ＯパッドであるマイクロコンピュータＩ／
Ｏパッド、６はマイクロコンピュータ２の内部信号の入
出力が可能な内部信号パッド、７はエミュレーション部
４のエミュレーション部信号パッド、８はエミュレーシ
ョン部と接続されているエバリエーションチップ１のＩ
／ＯパッドであるエバリエーションチップＩ／Ｏパッ
ド、９はエバリエーションチップ１を拡散したウェー
ハ、１０はウェーハ９のエバリエーションチップ１のス
クライブラインのエバリエーションチップスクライブラ
イン、１１はエバリエーションチップ１を実装するガラ
ス基板、１２はガラス基板のＩ／Ｏパッドであるガラス
基板Ｉ／Ｏパッド、１３はマイクロコンピュータＩ／Ｏ
パッド５に対応しガラス基板Ｉ／Ｏパッド１２に配線さ
れたマイクロコンピュータＩ／Ｏ対応パッド、１４は内
部信号パッド６に対応したガラス基板の内部信号対応パ
ッド、１５はエミュレーション部信号パッド７に対応し
内部信号対応パッド１４と配線されたエミュレーション
部信号対応パッド、１６はエバリエーションチップＩ／
Ｏパッド８に対応しガラス基板Ｉ／Ｏパッド１２に配線
されたエバリエーションチップＩ／Ｏ対応パッド、１７
はエバリエーションチップ１にガラス基板１１を実装し
たエミュレータモジュールである。
ーションチップの構成図である。図１において、１はエ
バリエーションチップ、２はエバリエーションチップ１
に内蔵されたマイクロコンピュータ、３はマイクロコン
ピュータ２をスクライブするためのマイクロコンピュー
タスクライブライン、４はエバリエーションチップ１に
内蔵されたエミュレーション部、５はマイクロコンピュ
ータ２のＩ／ＯパッドであるマイクロコンピュータＩ／
Ｏパッド、６はマイクロコンピュータ２の内部信号の入
出力が可能な内部信号パッド、７はエミュレーション部
４のエミュレーション部信号パッド、８はエミュレーシ
ョン部と接続されているエバリエーションチップ１のＩ
／ＯパッドであるエバリエーションチップＩ／Ｏパッ
ド、９はエバリエーションチップ１を拡散したウェー
ハ、１０はウェーハ９のエバリエーションチップ１のス
クライブラインのエバリエーションチップスクライブラ
イン、１１はエバリエーションチップ１を実装するガラ
ス基板、１２はガラス基板のＩ／Ｏパッドであるガラス
基板Ｉ／Ｏパッド、１３はマイクロコンピュータＩ／Ｏ
パッド５に対応しガラス基板Ｉ／Ｏパッド１２に配線さ
れたマイクロコンピュータＩ／Ｏ対応パッド、１４は内
部信号パッド６に対応したガラス基板の内部信号対応パ
ッド、１５はエミュレーション部信号パッド７に対応し
内部信号対応パッド１４と配線されたエミュレーション
部信号対応パッド、１６はエバリエーションチップＩ／
Ｏパッド８に対応しガラス基板Ｉ／Ｏパッド１２に配線
されたエバリエーションチップＩ／Ｏ対応パッド、１７
はエバリエーションチップ１にガラス基板１１を実装し
たエミュレータモジュールである。
【００１５】以上のように構成されたエミュレータモジ
ュールについて説明する。まず、マイクロコンピュータ
Ｉ／Ｏパッド５と内部信号パッド６を持った量産用のマ
イクロコンピュータ２の単体レイアウトを行う。次に、
マイクロコンピュータ２の単体レイアウトの周辺にマイ
クロコンピュータ２をスクライブするためのマイクロコ
ンピュータスクライブライン３を作成する。次に、エミ
ュレーション部信号パッド７を持ったエミュレーション
部４をマイクロコンピュータスクライブライン３の周辺
に配置する。次に、エバリエーションチップＩ／Ｏパッ
ド８をエミュレーション部４の周辺に配置してエミュレ
ーション部４と配線を行う。次に、エバリエーションチ
ップＩ／Ｏパッド８の外周にエバリエーションチップ１
をスクライブするためのエバリエーションチップスクラ
イブライン１０を作成してエバリエーションチップ１の
全体レイアウトを行う。最後に、前記エバリエーション
チップ１の全体レイアウトを用いてエバリエーションチ
ップ１を拡散してウェーハ９を作成する。 （実施の形態１）作成されたウェーハ９のエバリエーシ
ョンチップ１に内蔵されているマイクロコンピュータ２
の周辺のマイクロコンピュータスクライブライン３に沿
ってスクライブする。マイクロコンピュータ２のみを取
り出すことで量産用のマイクロコンピュータとしてその
まま用いることができる。 （実施の形態２）まず、作成されたウェーハ９のエバリ
エーションチップ１の外周のエバリエーションチップス
クライブライン１０に沿ってスクライブしてマイクロコ
ンピュータ２を内蔵したエバリエーションチップ１を取
り出す。次に、マイクロコンピュータＩ／Ｏパッド５に
対応したマイクロコンピュータＩ／Ｏ対応パッド１３と
内部信号パッド６に対応した内部信号対応パッド１４と
エミュレーション部信号パッド７に対応したエミュレー
ション部信号対応パッド１５とエバリエーションチップ
Ｉ／Ｏパッド８に対応したエバリエーションチップＩ／
Ｏ対応パッド１６を持ち、マイクロコンピュータＩ／Ｏ
対応パッド１３はガラス基板Ｉ／Ｏパッド１２に接続さ
れ、内部信号対応パッド１４はエミュレーション部信号
対応パッド１５に接続され、エバリエーションチップＩ
／Ｏ対応パッド１６はガラス基板Ｉ／Ｏパッド１２に接
続されたガラス基板１１を作成する。最後に、エバリエ
ーションチップ１をガラス基板１１に実装してエミュレ
ータモジュール１７とする。これにより、エミュレータ
モジュール１７は、ガラス基板Ｉ／Ｏパッド１２とマイ
クロコンピュータＩ／Ｏ対応パッド１３を介してマイク
ロコンピュータＩ／Ｏパッド５への信号の入出力が可能
となり、またエミュレーション部４はエミュレーション
部信号パッド７とエミュレーション部信号対応パッド１
５と内部信号対応パッド１４を介して内部信号パッド６
と接続されていることからマイクロコンピュータ２の内
部信号のモニタや制御が可能となり、マイクロコンピュ
ータ２のエミュレーションが可能となる。
ュールについて説明する。まず、マイクロコンピュータ
Ｉ／Ｏパッド５と内部信号パッド６を持った量産用のマ
イクロコンピュータ２の単体レイアウトを行う。次に、
マイクロコンピュータ２の単体レイアウトの周辺にマイ
クロコンピュータ２をスクライブするためのマイクロコ
ンピュータスクライブライン３を作成する。次に、エミ
ュレーション部信号パッド７を持ったエミュレーション
部４をマイクロコンピュータスクライブライン３の周辺
に配置する。次に、エバリエーションチップＩ／Ｏパッ
ド８をエミュレーション部４の周辺に配置してエミュレ
ーション部４と配線を行う。次に、エバリエーションチ
ップＩ／Ｏパッド８の外周にエバリエーションチップ１
をスクライブするためのエバリエーションチップスクラ
イブライン１０を作成してエバリエーションチップ１の
全体レイアウトを行う。最後に、前記エバリエーション
チップ１の全体レイアウトを用いてエバリエーションチ
ップ１を拡散してウェーハ９を作成する。 （実施の形態１）作成されたウェーハ９のエバリエーシ
ョンチップ１に内蔵されているマイクロコンピュータ２
の周辺のマイクロコンピュータスクライブライン３に沿
ってスクライブする。マイクロコンピュータ２のみを取
り出すことで量産用のマイクロコンピュータとしてその
まま用いることができる。 （実施の形態２）まず、作成されたウェーハ９のエバリ
エーションチップ１の外周のエバリエーションチップス
クライブライン１０に沿ってスクライブしてマイクロコ
ンピュータ２を内蔵したエバリエーションチップ１を取
り出す。次に、マイクロコンピュータＩ／Ｏパッド５に
対応したマイクロコンピュータＩ／Ｏ対応パッド１３と
内部信号パッド６に対応した内部信号対応パッド１４と
エミュレーション部信号パッド７に対応したエミュレー
ション部信号対応パッド１５とエバリエーションチップ
Ｉ／Ｏパッド８に対応したエバリエーションチップＩ／
Ｏ対応パッド１６を持ち、マイクロコンピュータＩ／Ｏ
対応パッド１３はガラス基板Ｉ／Ｏパッド１２に接続さ
れ、内部信号対応パッド１４はエミュレーション部信号
対応パッド１５に接続され、エバリエーションチップＩ
／Ｏ対応パッド１６はガラス基板Ｉ／Ｏパッド１２に接
続されたガラス基板１１を作成する。最後に、エバリエ
ーションチップ１をガラス基板１１に実装してエミュレ
ータモジュール１７とする。これにより、エミュレータ
モジュール１７は、ガラス基板Ｉ／Ｏパッド１２とマイ
クロコンピュータＩ／Ｏ対応パッド１３を介してマイク
ロコンピュータＩ／Ｏパッド５への信号の入出力が可能
となり、またエミュレーション部４はエミュレーション
部信号パッド７とエミュレーション部信号対応パッド１
５と内部信号対応パッド１４を介して内部信号パッド６
と接続されていることからマイクロコンピュータ２の内
部信号のモニタや制御が可能となり、マイクロコンピュ
ータ２のエミュレーションが可能となる。
【００１６】上記実施の形態１，実施の形態２の構成に
よると、エバリエーションチップとは別に量産用のマイ
クロコンピュータを開発する必要がなく、さらに、ガラ
ス基板を用いてエミュレータモジュールを実現できるこ
とから、高速動作可能で、チップサイズや端子数に制限
されないエバリエーションチップを提供できる。
よると、エバリエーションチップとは別に量産用のマイ
クロコンピュータを開発する必要がなく、さらに、ガラ
ス基板を用いてエミュレータモジュールを実現できるこ
とから、高速動作可能で、チップサイズや端子数に制限
されないエバリエーションチップを提供できる。
【００１７】ここでは、エバリエーションチップを用い
て説明したが、それ以外の機能を有する半導体集積回路
装置においても、内部領域に主回路としての半導体集積
回路と補助回路としての半導体集積回路を集積すること
ができ、かつ、必要に応じて、主回路としての半導体集
積回路が単独で機能することができるように切り離して
用いることが可能となる。
て説明したが、それ以外の機能を有する半導体集積回路
装置においても、内部領域に主回路としての半導体集積
回路と補助回路としての半導体集積回路を集積すること
ができ、かつ、必要に応じて、主回路としての半導体集
積回路が単独で機能することができるように切り離して
用いることが可能となる。
【００１８】
【発明の効果】以上のように本発明の半導体集積回路装
置によれば、単一の基板に、主回路としての第１の半導
体集積回路と、補助回路としての第２の半導体集積回路
を形成し、第１，第２の半導体集積回路を電気接続して
目的の機能を達成する半導体集積回路装置において、第
１、第２の半導体集積回路は重ならない半導体集積回路
領域に形成され、第１の半導体集積回路領域をスクライ
ブラインで囲んでいるため、１つの半導体集積回路装置
に主回路としての半導体集積回路と補助回路としての半
導体集積回路を集積することができ、かつ、必要に応じ
て、主回路としての半導体集積回路が単独で機能するこ
とができるように切り離して用いることが可能となる。
また、ガラス基板を用いて半導体集積回路領域の内部信
号をモニターすることができるため、高速動作可能でチ
ップサイズや端子数の制限なくして半導体集積回路領域
の検証などを行うことのできる半導体集積回路装置を提
供することができる。
置によれば、単一の基板に、主回路としての第１の半導
体集積回路と、補助回路としての第２の半導体集積回路
を形成し、第１，第２の半導体集積回路を電気接続して
目的の機能を達成する半導体集積回路装置において、第
１、第２の半導体集積回路は重ならない半導体集積回路
領域に形成され、第１の半導体集積回路領域をスクライ
ブラインで囲んでいるため、１つの半導体集積回路装置
に主回路としての半導体集積回路と補助回路としての半
導体集積回路を集積することができ、かつ、必要に応じ
て、主回路としての半導体集積回路が単独で機能するこ
とができるように切り離して用いることが可能となる。
また、ガラス基板を用いて半導体集積回路領域の内部信
号をモニターすることができるため、高速動作可能でチ
ップサイズや端子数の制限なくして半導体集積回路領域
の検証などを行うことのできる半導体集積回路装置を提
供することができる。
【図１】本発明におけるエバリエーションチップとウェ
ーハとガラス基板とエミュレータモジュールの構成図
ーハとガラス基板とエミュレータモジュールの構成図
【図２】従来のエバリエーションチップの構成図
【図３】従来のマイクロコンピュータとガラス基板によ
るエミュレータモジュールの構成図
るエミュレータモジュールの構成図
【図４】従来のマイクロコンピュータとエミュレータ制
御ＬＳＩによるエミュレータモジュールの構成図
御ＬＳＩによるエミュレータモジュールの構成図
１ エバリエーションチップ ２ マイクロコンピュータ ３ マイクロコンピュータスクライブライン ４ エミュレーション部 ５ マイクロコンピュータＩ／Ｏパッド ６ 内部信号パッド ７ エミュレーション部信号パッド ８ エバリエーションチップＩ／Ｏパッド ９ ウェーハ １０ エバリエーションチップスクライブライン １１ ガラス基板 １２ ガラス基板Ｉ／Ｏパッド １３ マイクロコンピュータＩ／Ｏ対応パッド １４ 内部信号対応パッド １５ エミュレーション部信号対応パッド １６ エバリエーションチップＩ／Ｏ対応パッド １７ エミュレータモジュール １８ エミュレータ制御ＬＳＩ １９ エミュレータ制御ＬＳＩＩ／Ｏパッド
Claims (2)
- 【請求項１】単一の基板に、主回路としての第１の半導
体集積回路と、補助回路としての第２の半導体集積回路
を形成し、前記第１，第２の半導体集積回路を電気接続
して目的の機能を達成する半導体集積回路装置であっ
て、 前記第１、第２の半導体集積回路は重ならない半導体集
積回路領域に形成され、前記第１の半導体集積回路領域
をスクライブラインで囲んだ半導体集積回路装置。 - 【請求項２】前記主回路としての第１の半導体集積回路
をマイクロコンピュータ，前記補助回路としての第２の
半導体集積回路をエミュレーション部としてエバリエー
ションチップを構成した、請求項１記載の半導体集積回
路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000183862A JP3481187B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体集積回路装置 |
| US09/879,120 US20010052635A1 (en) | 2000-06-20 | 2001-06-13 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000183862A JP3481187B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009241A true JP2002009241A (ja) | 2002-01-11 |
| JP3481187B2 JP3481187B2 (ja) | 2003-12-22 |
Family
ID=18684373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000183862A Expired - Fee Related JP3481187B2 (ja) | 2000-06-20 | 2000-06-20 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010052635A1 (ja) |
| JP (1) | JP3481187B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730989B1 (en) | 2000-06-16 | 2004-05-04 | Infineon Technologies Ag | Semiconductor package and method |
| US6815803B1 (en) * | 2000-06-16 | 2004-11-09 | Infineon Technologies Ag | Multiple chip semiconductor arrangement having electrical components in separating regions |
| US20060125059A1 (en) * | 2004-12-15 | 2006-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor wafer with protection structure against damage during a die separation process |
-
2000
- 2000-06-20 JP JP2000183862A patent/JP3481187B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-13 US US09/879,120 patent/US20010052635A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP3481187B2 (ja) | 2003-12-22 |
| US20010052635A1 (en) | 2001-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900000177B1 (ko) | 모놀로딕 세미-커미텀 lsi | |
| JP2002009241A (ja) | 半導体集積回路装置 | |
| US6034539A (en) | Bonding-option architecture for integrated circuitry | |
| KR100261201B1 (ko) | 반도체 집적회로 및 시스템 | |
| JP2594541B2 (ja) | 半導体集積回路 | |
| JPH01293647A (ja) | 半導体装置 | |
| JP2601792B2 (ja) | 大規模集積回路装置 | |
| JP2002007164A (ja) | 半導体集積回路用チップ及びエミュレーションシステム | |
| JPH02306650A (ja) | 半導体装置 | |
| KR900008795B1 (ko) | 반주문형 시스템 lsi | |
| JPS6089955A (ja) | 半導体装置 | |
| JPH07226439A (ja) | 半導体集積回路 | |
| JPH02141813A (ja) | 半導体装置 | |
| JPH04219045A (ja) | 大規模集積回路装置及び大規模集積回路装置用エミュレータ装置 | |
| JPH1140739A (ja) | 電子回路装置 | |
| KR900008796B1 (ko) | 반주문형 시스템 lsi | |
| JPH0260164A (ja) | 集積回路のレイアウト方式 | |
| JPH058576B2 (ja) | ||
| JPH0360061A (ja) | 集積回路パッケージ | |
| JPH0364044A (ja) | 半導体集積回路装置 | |
| JPH0364062A (ja) | 半導体集積回路装置 | |
| JPH0346351A (ja) | 半導体集積回路装置 | |
| JP3005518B2 (ja) | フロッピーディスクドライブの機種切替方式 | |
| JPS61154147A (ja) | 半導体集積装置 | |
| JPH04277652A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |