JP2002007164A - 半導体集積回路用チップ及びエミュレーションシステム - Google Patents
半導体集積回路用チップ及びエミュレーションシステムInfo
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- JP2002007164A JP2002007164A JP2000192714A JP2000192714A JP2002007164A JP 2002007164 A JP2002007164 A JP 2002007164A JP 2000192714 A JP2000192714 A JP 2000192714A JP 2000192714 A JP2000192714 A JP 2000192714A JP 2002007164 A JP2002007164 A JP 2002007164A
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Abstract
(57)【要約】
【課題】 ターゲットシステムの小型化を可能にし、確
実に評価が行え、評価時のユーザの負担を軽減すること
ができる半導体集積回路用チップを提供する。 【解決手段】 本発明の半導体集積回路用チップ（ＥＶ
Ａチップ）２ａは、複数のＰｉｎ３１〜３６と、半導体
素子４と、半導体素子４上に形成されている複数の評価
用ＰＡＤ１１、１２、１３と、半導体素子４上の複数の
評価用ＰＡＤ１１、１２、１３の外側に形成されている
複数の製品用ＰＡＤ２１、２２、２３と、を備えてい
る。
実に評価が行え、評価時のユーザの負担を軽減すること
ができる半導体集積回路用チップを提供する。 【解決手段】 本発明の半導体集積回路用チップ（ＥＶ
Ａチップ）２ａは、複数のＰｉｎ３１〜３６と、半導体
素子４と、半導体素子４上に形成されている複数の評価
用ＰＡＤ１１、１２、１３と、半導体素子４上の複数の
評価用ＰＡＤ１１、１２、１３の外側に形成されている
複数の製品用ＰＡＤ２１、２２、２３と、を備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵコアを搭載
するＡＳＩＣ（Application Specific Integrated Circ
uit）等の半導体集積回路装置に用いられる半導体集積
回路用チップ及びエミュレーションシステムに関する。
特には、評価対象となるターゲットシステムの小型化を
可能にし、確実に評価が行え、評価時のユーザの負担を
軽減することができる半導体集積回路用チップ及びエミ
ュレーションシステムに関する。
するＡＳＩＣ（Application Specific Integrated Circ
uit）等の半導体集積回路装置に用いられる半導体集積
回路用チップ及びエミュレーションシステムに関する。
特には、評価対象となるターゲットシステムの小型化を
可能にし、確実に評価が行え、評価時のユーザの負担を
軽減することができる半導体集積回路用チップ及びエミ
ュレーションシステムに関する。
【０００２】
【従来の技術】近年、家庭用のゲーム装置、カーナビゲ
ーションシステム、携帯電話等の電子機器に組み込ま
れ、高度な情報処理を実現できるマイクロコンピュータ
に対する需要が高まっている。この組み込み型マイクロ
コンピュータは、通常、ターゲットシステムと呼ばれる
ユーザボードに実装される。このターゲットシステムの
開発を支援するためにＩＣＥ（In-Circuit Emulator）
と呼ばれる開発支援ツールが広く用いられている。
ーションシステム、携帯電話等の電子機器に組み込ま
れ、高度な情報処理を実現できるマイクロコンピュータ
に対する需要が高まっている。この組み込み型マイクロ
コンピュータは、通常、ターゲットシステムと呼ばれる
ユーザボードに実装される。このターゲットシステムの
開発を支援するためにＩＣＥ（In-Circuit Emulator）
と呼ばれる開発支援ツールが広く用いられている。
【０００３】従来から、このようなＩＣＥとしてＣＰＵ
（Central Processing Unit）置き換え型と呼ばれるＩ
ＣＥが主流を占めている。
（Central Processing Unit）置き換え型と呼ばれるＩ
ＣＥが主流を占めている。
【０００４】図３は、ＣＰＵ置き換え型ＩＣＥを用いた
ターゲットシステム及びその評価（デバッグ）システム
の構成を模式的に示す図である。図３において、エミュ
レーションシステムは、評価プログラムを実行するホス
トシステム１１０と、ホストシステム１１０に接続さ
れ、評価のために必要なツール（評価（ＥＶＡ：EVAlat
ion）チップなど）を具備するＩＣＥ本体（デバッグツ
ール）１０４と、ターゲットシステム１００に接続され
るプローブ１０６と、ＩＣＥ本体１０４とプローブ１０
６とを接続するフラットケーブル１０８と、を備えてい
る。また、評価対象となるターゲットシステム１００
は、ＣＰＵコアを搭載するＡＳＩＣ（Application Spec
ific Integrated Circuit）マイクロコンピュータ１０
２を実装している。
ターゲットシステム及びその評価（デバッグ）システム
の構成を模式的に示す図である。図３において、エミュ
レーションシステムは、評価プログラムを実行するホス
トシステム１１０と、ホストシステム１１０に接続さ
れ、評価のために必要なツール（評価（ＥＶＡ：EVAlat
ion）チップなど）を具備するＩＣＥ本体（デバッグツ
ール）１０４と、ターゲットシステム１００に接続され
るプローブ１０６と、ＩＣＥ本体１０４とプローブ１０
６とを接続するフラットケーブル１０８と、を備えてい
る。また、評価対象となるターゲットシステム１００
は、ＣＰＵコアを搭載するＡＳＩＣ（Application Spec
ific Integrated Circuit）マイクロコンピュータ１０
２を実装している。
【０００５】図３に示したようなエミュレーションシス
テムによるターゲットシステム１００の評価時には、ま
ず、ＡＳＩＣマイクロコンピュータ１０２をターゲット
システム１００のソケットから取り外す。次に、このソ
ケットにプローブ１０６を接続する。そして、ＥＶＡチ
ップを具備したＩＣＥ本体１０４によって、取り外した
マイクロコンピュータ１０２の動作をエミュレートす
る。また、このＩＣＥ本体１０４は、デバッグのために
必要な種々の処理を行う。
テムによるターゲットシステム１００の評価時には、ま
ず、ＡＳＩＣマイクロコンピュータ１０２をターゲット
システム１００のソケットから取り外す。次に、このソ
ケットにプローブ１０６を接続する。そして、ＥＶＡチ
ップを具備したＩＣＥ本体１０４によって、取り外した
マイクロコンピュータ１０２の動作をエミュレートす
る。また、このＩＣＥ本体１０４は、デバッグのために
必要な種々の処理を行う。
【０００６】以上のようにして、ＣＰＵ置き換え型のＩ
ＣＥによってターゲットシステムの評価をしていた。ま
た近年においては、オンチップ型と呼ばれるＩＣＥが開
発されている。
ＣＥによってターゲットシステムの評価をしていた。ま
た近年においては、オンチップ型と呼ばれるＩＣＥが開
発されている。
【０００７】図４は、オンチップ型ＩＣＥを用いたター
ゲットシステムとそのエミュレーションシステムの構成
を模式的に示す図である。図４において、エミュレーシ
ョンシステムは、評価プログラムを実行するホストシス
テム１３０と、ホストシステム１３０に接続され、評価
のために必要なツール（ＥＶＡチップなど）を具備する
ＩＣＥ本体１２４と、ターゲットシステム１１２に接続
され、高速シリアル通信を行うシリアルケーブル１２８
と、を備えている。また、評価対象となるターゲットシ
ステム１１２は、ＩＣＥ本体１２４から伸びるシリアル
ケーブル１２８に接続されるオンチップデバッグ回路１
１８と、オンチップデバッグ回路１１８や内部ＲＯＭ
（Read Only Memory）１１６などを備えるマイクロコン
ピュータ１１４と、マイクロコンピュータ１１４と情報
通信を行うＲＡＭ（Random AccessMemory）などのエミ
ュレーションメモリ１２０と、外部ＲＯＭ１２２と、を
備えている。
ゲットシステムとそのエミュレーションシステムの構成
を模式的に示す図である。図４において、エミュレーシ
ョンシステムは、評価プログラムを実行するホストシス
テム１３０と、ホストシステム１３０に接続され、評価
のために必要なツール（ＥＶＡチップなど）を具備する
ＩＣＥ本体１２４と、ターゲットシステム１１２に接続
され、高速シリアル通信を行うシリアルケーブル１２８
と、を備えている。また、評価対象となるターゲットシ
ステム１１２は、ＩＣＥ本体１２４から伸びるシリアル
ケーブル１２８に接続されるオンチップデバッグ回路１
１８と、オンチップデバッグ回路１１８や内部ＲＯＭ
（Read Only Memory）１１６などを備えるマイクロコン
ピュータ１１４と、マイクロコンピュータ１１４と情報
通信を行うＲＡＭ（Random AccessMemory）などのエミ
ュレーションメモリ１２０と、外部ＲＯＭ１２２と、を
備えている。
【０００８】図４に示したターゲットシステムとそのエ
ミュレーションシステムにおいては、ＩＣＥ本体１２４
とターゲットシステム１１２のマイクロコンピュータ１
１４に実装されているオンチップデバッグ回路１１８と
をシリアルケーブル１２８で接続し、オンチップデバッ
グ回路１１８及びＩＣＥ本体１２４によってマイクロコ
ンピュータ１１４の動作をエミュレートしている。ま
た、このＩＣＥ本体１０４は、デバッグのために必要な
種々の処理を行っている。
ミュレーションシステムにおいては、ＩＣＥ本体１２４
とターゲットシステム１１２のマイクロコンピュータ１
１４に実装されているオンチップデバッグ回路１１８と
をシリアルケーブル１２８で接続し、オンチップデバッ
グ回路１１８及びＩＣＥ本体１２４によってマイクロコ
ンピュータ１１４の動作をエミュレートしている。ま
た、このＩＣＥ本体１０４は、デバッグのために必要な
種々の処理を行っている。
【０００９】また、ＲＩＳＣ（Reduced Instruction Se
t Computer）においては、ターゲットシステム上にＩＣ
Ｅが実装されているものが開発されている。
t Computer）においては、ターゲットシステム上にＩＣ
Ｅが実装されているものが開発されている。
【００１０】
【発明が解決しようとする課題】しかしながら、図３に
示したＣＰＵ置き換え型ＩＣＥを用いた従来のエミュレ
ーションシステムによれば、ターゲットシステム１００
に実装されたマイクロコンピュータ１０２の動作を、フ
ラットケーブル１０８を介して接続されたＩＣＥ本体１
０４にエミュレートさせるため、信号のタイミング、負
荷条件などのシステムの動作環境が変化してしまう。こ
のため、高いクロック周波数でのエミュレーションが困
難となり、評価時には正常に動作していたターゲットシ
ステム１００が、マイクロコンピュータ１０２を実装し
た段階である製品時になって、正常に動作しなくなる場
合が生じるという問題があった。
示したＣＰＵ置き換え型ＩＣＥを用いた従来のエミュレ
ーションシステムによれば、ターゲットシステム１００
に実装されたマイクロコンピュータ１０２の動作を、フ
ラットケーブル１０８を介して接続されたＩＣＥ本体１
０４にエミュレートさせるため、信号のタイミング、負
荷条件などのシステムの動作環境が変化してしまう。こ
のため、高いクロック周波数でのエミュレーションが困
難となり、評価時には正常に動作していたターゲットシ
ステム１００が、マイクロコンピュータ１０２を実装し
た段階である製品時になって、正常に動作しなくなる場
合が生じるという問題があった。
【００１１】また、図３に示した従来のエミュレーショ
ンシステムにおいては、製品版のマイクロコンピュータ
１０２とＩＣＥ本体１０４に具備されるＩＣＥ専用のＥ
ＶＡチップの２種類のチップを設計して製造する必要が
あるため、手間やコストがかかるという問題があった。
ンシステムにおいては、製品版のマイクロコンピュータ
１０２とＩＣＥ本体１０４に具備されるＩＣＥ専用のＥ
ＶＡチップの２種類のチップを設計して製造する必要が
あるため、手間やコストがかかるという問題があった。
【００１２】すなわち、マイクロコンピュータ１０２に
は、ユーザロジックが搭載されており、Ｉ／Ｏピンもユ
ーザ仕様の個々で異なるため、各製品毎にマイクロコン
ピュータ１０２が異なる場合には、例えそれが派生品で
あっても、ユーザが新たにＥＶＡチップを設計し直さな
ければならなかった。さらに、ＥＶＡチップのＰｉｎ配
置に合わせて、プローブ１０６もユーザ毎に準備しなく
てはならなかった。したがって、これらのことにより、
エミュレーションシステムの開発時にユーザの負担が大
きく、人手がかかり、システムのコストが高くなるとい
う問題があった。
は、ユーザロジックが搭載されており、Ｉ／Ｏピンもユ
ーザ仕様の個々で異なるため、各製品毎にマイクロコン
ピュータ１０２が異なる場合には、例えそれが派生品で
あっても、ユーザが新たにＥＶＡチップを設計し直さな
ければならなかった。さらに、ＥＶＡチップのＰｉｎ配
置に合わせて、プローブ１０６もユーザ毎に準備しなく
てはならなかった。したがって、これらのことにより、
エミュレーションシステムの開発時にユーザの負担が大
きく、人手がかかり、システムのコストが高くなるとい
う問題があった。
【００１３】また、図４に示した従来のオンチップ型Ｉ
ＣＥを用いたエミュレーションシステムのターゲットシ
ステム１１２においては、ターゲットシステム１１２と
ＩＣＥ本体１２４とを接続するためだけの目的でマイク
ロコンピュータ１１４のオンチップデバッグ回路１１８
専用の固定機能ピンが必要になり、このような固定機能
ピンは小型化が困難であるため、ターゲットシステム１
１２の小型化をすることができないという問題があっ
た。
ＣＥを用いたエミュレーションシステムのターゲットシ
ステム１１２においては、ターゲットシステム１１２と
ＩＣＥ本体１２４とを接続するためだけの目的でマイク
ロコンピュータ１１４のオンチップデバッグ回路１１８
専用の固定機能ピンが必要になり、このような固定機能
ピンは小型化が困難であるため、ターゲットシステム１
１２の小型化をすることができないという問題があっ
た。
【００１４】また、ターゲットシステム上にＩＣＥが実
装されているＲＩＳＣにおいては、使用できるピン数が
限られており、シリアルＩ／Ｏ信号しか出力できないた
め、ターゲットシステムの全ての機能を評価することが
できないという問題があった。
装されているＲＩＳＣにおいては、使用できるピン数が
限られており、シリアルＩ／Ｏ信号しか出力できないた
め、ターゲットシステムの全ての機能を評価することが
できないという問題があった。
【００１５】したがって、上記の点に鑑み、本発明の目
的は、ターゲットシステムの小型化を可能にし、確実に
評価が行え、評価時のユーザの負担を軽減することがで
きる半導体集積回路用チップ及びエミュレーションシス
テムを提供することである。
的は、ターゲットシステムの小型化を可能にし、確実に
評価が行え、評価時のユーザの負担を軽減することがで
きる半導体集積回路用チップ及びエミュレーションシス
テムを提供することである。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
め、本発明の半導体集積回路用チップは、外周に設けら
れている複数の評価用Ｐｉｎと、外周に設けられている
複数の製品用Ｐｉｎと、半導体素子と、半導体素子上に
形成され、複数の評価用Ｐｉｎに接続される複数の評価
用ＰＡＤと、半導体素子上の複数の評価用ＰＡＤの外側
に形成され、複数の製品用Ｐｉｎに接続される複数の製
品用ＰＡＤと、を備える、ことを特徴とする。
め、本発明の半導体集積回路用チップは、外周に設けら
れている複数の評価用Ｐｉｎと、外周に設けられている
複数の製品用Ｐｉｎと、半導体素子と、半導体素子上に
形成され、複数の評価用Ｐｉｎに接続される複数の評価
用ＰＡＤと、半導体素子上の複数の評価用ＰＡＤの外側
に形成され、複数の製品用Ｐｉｎに接続される複数の製
品用ＰＡＤと、を備える、ことを特徴とする。
【００１７】ここで、上述した半導体集積回路用チップ
においては、複数の評価用ＰＡＤが複数の評価用Ｐｉｎ
に接続され、且つ複数の製品用ＰＡＤが複数の製品用Ｐ
ｉｎに接続された時に、評価用のチップとなり、また、
複数の評価用ＰＡＤが複数の評価用Ｐｉｎに接続され
ず、且つ複数の製品用ＰＡＤが複数の製品用Ｐｉｎに接
続された時に、製品用のチップとなる、ようにすること
ができる。
においては、複数の評価用ＰＡＤが複数の評価用Ｐｉｎ
に接続され、且つ複数の製品用ＰＡＤが複数の製品用Ｐ
ｉｎに接続された時に、評価用のチップとなり、また、
複数の評価用ＰＡＤが複数の評価用Ｐｉｎに接続され
ず、且つ複数の製品用ＰＡＤが複数の製品用Ｐｉｎに接
続された時に、製品用のチップとなる、ようにすること
ができる。
【００１８】上述した本発明の半導体集積回路用チップ
によれば、製品版のチップと評価用のチップを同一なも
のとして使用できるため、１種類のチップを設計して製
造するだけで済み、手間やコストがかからず、また、よ
り確実にシステムの評価を行うことができる。
によれば、製品版のチップと評価用のチップを同一なも
のとして使用できるため、１種類のチップを設計して製
造するだけで済み、手間やコストがかからず、また、よ
り確実にシステムの評価を行うことができる。
【００１９】また、上記の課題を解決するため、本発明
のエミュレーションシステムは、ターゲットを評価する
評価プログラムを実行するホストシステムと、ターゲッ
トを評価する評価手段と、ターゲットと評価手段を接続
するプローブと、を備えたエミュレーションシステムに
おいて、評価手段とプローブの間に設けられ、ターゲッ
トからの信号を変換する信号変換手段と、信号変換手段
で変換された信号に基づいてターゲットシステムをエミ
ュレートする評価チップと、評価手段に情報を通信する
通信インタフェースと、を備えたエミュレーションボー
ドを有することを特徴とする。
のエミュレーションシステムは、ターゲットを評価する
評価プログラムを実行するホストシステムと、ターゲッ
トを評価する評価手段と、ターゲットと評価手段を接続
するプローブと、を備えたエミュレーションシステムに
おいて、評価手段とプローブの間に設けられ、ターゲッ
トからの信号を変換する信号変換手段と、信号変換手段
で変換された信号に基づいてターゲットシステムをエミ
ュレートする評価チップと、評価手段に情報を通信する
通信インタフェースと、を備えたエミュレーションボー
ドを有することを特徴とする。
【００２０】ここで、評価手段は、ＩＣＥにすることが
できる。また、エミュレーションボードは、ＥＰＯＤ
（Emulation Probe Of Device）で構成することができ
る。
できる。また、エミュレーションボードは、ＥＰＯＤ
（Emulation Probe Of Device）で構成することができ
る。
【００２１】上述した、本発明のエミュレーションシス
テムによれば評価チップとプローブ間に信号変換器を介
在させることにより、配線変更が自由にできるため、ユ
ーザ毎にＰｉｎレイアウトが異なってもＩＣＥ（ＣＰ
Ｕ）−プローブＥＰＯＤ（Probe＆EPOD：Emulation Pro
be Of Device）を汎用的に使用することができる。
テムによれば評価チップとプローブ間に信号変換器を介
在させることにより、配線変更が自由にできるため、ユ
ーザ毎にＰｉｎレイアウトが異なってもＩＣＥ（ＣＰ
Ｕ）−プローブＥＰＯＤ（Probe＆EPOD：Emulation Pro
be Of Device）を汎用的に使用することができる。
【００２２】
【発明の実施の形態】以下、本発明の半導体集積回路用
チップ及びエミュレーションシステムについて図面を参
照しつつ説明する。
チップ及びエミュレーションシステムについて図面を参
照しつつ説明する。
【００２３】図１は、本発明の半導体集積回路用チップ
の構造の一形態を示す図である。図１（Ａ）は、評価時
のチップ（ＥＶＡ:EVAlationチップ）の構造を示す図で
あり、図１（Ｂ）は、出荷時のチップ（製品版チップ）
構造を示す図である。すなわち、本発明の半導体集積回
路用チップ（以下、単に「チップ」ともいう）は、ＰＡ
Ｄの接続によって、評価（エミュレーション）用のチッ
プ構造にすることができ、また、製品用のチップ構造に
することもできる。
の構造の一形態を示す図である。図１（Ａ）は、評価時
のチップ（ＥＶＡ:EVAlationチップ）の構造を示す図で
あり、図１（Ｂ）は、出荷時のチップ（製品版チップ）
構造を示す図である。すなわち、本発明の半導体集積回
路用チップ（以下、単に「チップ」ともいう）は、ＰＡ
Ｄの接続によって、評価（エミュレーション）用のチッ
プ構造にすることができ、また、製品用のチップ構造に
することもできる。
【００２４】図１（Ａ）において、本発明の半導体集積
回路用チップ２ａは、ＥＶＡチップの構造となってい
る。すなわち、図１（Ａ）において、半導体集積回路用
チップ（ＥＶＡチップ）２ａは、半導体集積回路用チッ
プ（ＥＶＡチップ）２ａの外周に設けられている複数の
Ｐｉｎ（図１においては、Ｐｉｎ３１〜３６）と、半導
体集積回路用チップ（ＥＶＡチップ）２ａに実装されて
いる半導体素子４と、半導体素子４上に形成され、複数
のＰｉｎのうち所定のＰｉｎ（図１においては、Ｐｉｎ
３２、３４、３６）に接続されている複数の評価（エミ
ュレーション）用ＰＡＤ（図１においては、評価用ＰＡ
Ｄ１１、１２、１３）と、半導体素子４上の複数の評価
用ＰＡＤ（図１においては、評価用ＰＡＤ１１、１２、
１３）の外側に形成され、複数のＰｉｎのうち所定のＰ
ｉｎ（図１においては、Ｐｉｎ３１、３３、３５）に接
続されている複数の製品用ＰＡＤ（図１においては、製
品用ＰＡＤ２１、２２、２３）と、を備えている。
回路用チップ２ａは、ＥＶＡチップの構造となってい
る。すなわち、図１（Ａ）において、半導体集積回路用
チップ（ＥＶＡチップ）２ａは、半導体集積回路用チッ
プ（ＥＶＡチップ）２ａの外周に設けられている複数の
Ｐｉｎ（図１においては、Ｐｉｎ３１〜３６）と、半導
体集積回路用チップ（ＥＶＡチップ）２ａに実装されて
いる半導体素子４と、半導体素子４上に形成され、複数
のＰｉｎのうち所定のＰｉｎ（図１においては、Ｐｉｎ
３２、３４、３６）に接続されている複数の評価（エミ
ュレーション）用ＰＡＤ（図１においては、評価用ＰＡ
Ｄ１１、１２、１３）と、半導体素子４上の複数の評価
用ＰＡＤ（図１においては、評価用ＰＡＤ１１、１２、
１３）の外側に形成され、複数のＰｉｎのうち所定のＰ
ｉｎ（図１においては、Ｐｉｎ３１、３３、３５）に接
続されている複数の製品用ＰＡＤ（図１においては、製
品用ＰＡＤ２１、２２、２３）と、を備えている。
【００２５】図１（Ａ）において、評価用ＰＡＤ及び製
品用ＰＡＤとＰｉｎとの接続はワイヤボンディングなど
によって形成されている。
品用ＰＡＤとＰｉｎとの接続はワイヤボンディングなど
によって形成されている。
【００２６】図１（Ａ）に示すように、ターゲットシス
テム（図示せず）を評価するときには、全てのＰＡＤ
（評価用ＰＡＤ及び製品用ＰＡＤ）とＰｉｎがワイヤボ
ンディングによって接続された状態にする。これによっ
て、本発明の半導体集積回路用チップ２ａは、ＥＶＡチ
ップの構造となり、このＰｉｎに図示しないＩＣＥ（In
-Circuit Emulator）が接続される。また、ＩＣＥに
は、ホストシステム（図示せず）が接続される。このよ
うにして、製品版のチップを実装した状態で評価を行う
ことができる。
テム（図示せず）を評価するときには、全てのＰＡＤ
（評価用ＰＡＤ及び製品用ＰＡＤ）とＰｉｎがワイヤボ
ンディングによって接続された状態にする。これによっ
て、本発明の半導体集積回路用チップ２ａは、ＥＶＡチ
ップの構造となり、このＰｉｎに図示しないＩＣＥ（In
-Circuit Emulator）が接続される。また、ＩＣＥに
は、ホストシステム（図示せず）が接続される。このよ
うにして、製品版のチップを実装した状態で評価を行う
ことができる。
【００２７】チップの評価が終了したときは、図１
（Ｂ）に示すように、評価用ＰＡＤ（図１においては、
評価用ＰＡＤ１１、１２、１３）とチップ外周に設けら
れたＰｉｎとのボンディングを取り外す。これにより、
Ｐｉｎに接続されているのは製品用ＰＡＤ（図１におい
ては、製品用ＰＡＤ２１、２２、２３）だけとなる。つ
まり、１つのチップのボンディング切換だけで、評価用
チップ２ａを製品版のチップ２ｂに変更することができ
る。
（Ｂ）に示すように、評価用ＰＡＤ（図１においては、
評価用ＰＡＤ１１、１２、１３）とチップ外周に設けら
れたＰｉｎとのボンディングを取り外す。これにより、
Ｐｉｎに接続されているのは製品用ＰＡＤ（図１におい
ては、製品用ＰＡＤ２１、２２、２３）だけとなる。つ
まり、１つのチップのボンディング切換だけで、評価用
チップ２ａを製品版のチップ２ｂに変更することができ
る。
【００２８】以上のように、本発明の半導体集積回路用
チップによれば、ＰＡＤの接続によって、評価用のチッ
プ構造にすることができ、また、製品用のチップ構造に
することもできるので、チップの設計及び製造が１種類
のチップで済み、手間とコストがかからない。また、評
価チップと製品版チップが同一のチップとなるため、評
価したパフォーマンスと同じパフォーマンスを製品版チ
ップで得ることができる。
チップによれば、ＰＡＤの接続によって、評価用のチッ
プ構造にすることができ、また、製品用のチップ構造に
することもできるので、チップの設計及び製造が１種類
のチップで済み、手間とコストがかからない。また、評
価チップと製品版チップが同一のチップとなるため、評
価したパフォーマンスと同じパフォーマンスを製品版チ
ップで得ることができる。
【００２９】図２は、ＥＰＯＤ（Emulation Probe Of D
evice）を用いたエミュレーションシステムの構成を示
す図である。図２において、このエミュレーションシス
テムは、評価プログラムを実行するホストシステム５０
と、ホストシステム５０に接続され、評価のために必要
なツール（評価（ＥＶＡ）チップを除く）を具備するＩ
ＣＥ（In-Circuit Emulator）５４と、信号変換などを
行うＥＰＯＤ６０と、ＩＣＥ５４とＥＰＯＤ６０とを接
続するフラットケーブル５６と、ターゲットシステム７
０に接続されるプローブ６８と、を備えている。また、
ターゲットシステム７０は、所定の機能を有するマイク
ロコンピュータ７４と、マイクロコンピュータ７４を実
装するためのソケット７２と、を備えている。
evice）を用いたエミュレーションシステムの構成を示
す図である。図２において、このエミュレーションシス
テムは、評価プログラムを実行するホストシステム５０
と、ホストシステム５０に接続され、評価のために必要
なツール（評価（ＥＶＡ）チップを除く）を具備するＩ
ＣＥ（In-Circuit Emulator）５４と、信号変換などを
行うＥＰＯＤ６０と、ＩＣＥ５４とＥＰＯＤ６０とを接
続するフラットケーブル５６と、ターゲットシステム７
０に接続されるプローブ６８と、を備えている。また、
ターゲットシステム７０は、所定の機能を有するマイク
ロコンピュータ７４と、マイクロコンピュータ７４を実
装するためのソケット７２と、を備えている。
【００３０】また、ＥＰＯＤ６０は、高速のシリアルイ
ンターフェース（Ｉ／Ｆ）６２と、ＥＶＡ（評価）チッ
プ６４と、信号を変換するＦＰＧＡ（Field Programmab
le Gate Array）などの信号変換器６６と、を備えてい
る。
ンターフェース（Ｉ／Ｆ）６２と、ＥＶＡ（評価）チッ
プ６４と、信号を変換するＦＰＧＡ（Field Programmab
le Gate Array）などの信号変換器６６と、を備えてい
る。
【００３１】ここで、シリアルインターフェース（Ｉ／
Ｆ）６２は、ＥＶＡチップ６４とＩＣＥ５４との間で、
ＥＶＡチップ６４が内蔵するオンチップデバッグ回路の
ためのデバッグ情報を高速シリアル通信するためのイン
ターフェース（高速シリアル通信インターフェース）で
ある。このようなインターフェースとしては、いわゆる
ＪＴＡＧやＢＤＭ（Background Debug Model）規格のイ
ンターフェースを採用してもよいし、ＪＴＡＧやＢＤＭ
に似た独自のインターフェースを採用してもよい。
Ｆ）６２は、ＥＶＡチップ６４とＩＣＥ５４との間で、
ＥＶＡチップ６４が内蔵するオンチップデバッグ回路の
ためのデバッグ情報を高速シリアル通信するためのイン
ターフェース（高速シリアル通信インターフェース）で
ある。このようなインターフェースとしては、いわゆる
ＪＴＡＧやＢＤＭ（Background Debug Model）規格のイ
ンターフェースを採用してもよいし、ＪＴＡＧやＢＤＭ
に似た独自のインターフェースを採用してもよい。
【００３２】ＥＶＡチップ６４は、ＣＰＵやその周辺回
路及びエミュレーションメモリ等を含むものである。エ
ミュレーションメモリは、ターゲットシステム７０で使
用される内部ＲＯＭ（Read Only Memory）や外部ＲＯＭ
をエミュレーション（代行）するものである。このエミ
ュレーションメモリとしては、高速ＲＡＭ、通常のＲＡ
Ｍ、フラッシュメモリ等を用いることができる。
路及びエミュレーションメモリ等を含むものである。エ
ミュレーションメモリは、ターゲットシステム７０で使
用される内部ＲＯＭ（Read Only Memory）や外部ＲＯＭ
をエミュレーション（代行）するものである。このエミ
ュレーションメモリとしては、高速ＲＡＭ、通常のＲＡ
Ｍ、フラッシュメモリ等を用いることができる。
【００３３】信号変換器６６は、ＥＶＡチップ６４とプ
ローブ６８の間に配置されている。ＥＶＡチップ６４と
プローブ６８の間は、信号変換器６６で自由に配線変更
ができる。このため、ユーザ毎にターゲットシステム７
０上のＰｉｎレイアウトが異なっていても、本名発明の
ＥＰＯＤが汎用的に使用可能となる。この信号変換器６
６としては、ＦＰＧＡなどを用いることができる。
ローブ６８の間に配置されている。ＥＶＡチップ６４と
プローブ６８の間は、信号変換器６６で自由に配線変更
ができる。このため、ユーザ毎にターゲットシステム７
０上のＰｉｎレイアウトが異なっていても、本名発明の
ＥＰＯＤが汎用的に使用可能となる。この信号変換器６
６としては、ＦＰＧＡなどを用いることができる。
【００３４】プローブ６８は、ターゲットシステム７０
のソケット７２に接続するためのものである。なお、ソ
ケット７２は、ターゲットシステム７０の製品時にマイ
クロコンピュータ７４を搭載するためのものである。即
ち、ターゲットシステム７０の評価時においては、ＥＰ
ＯＤ６０のプローブ６８がソケット７２に接続され、製
品時においては、マイクロコンピュータ７４がソケット
７２に搭載されることになる。
のソケット７２に接続するためのものである。なお、ソ
ケット７２は、ターゲットシステム７０の製品時にマイ
クロコンピュータ７４を搭載するためのものである。即
ち、ターゲットシステム７０の評価時においては、ＥＰ
ＯＤ６０のプローブ６８がソケット７２に接続され、製
品時においては、マイクロコンピュータ７４がソケット
７２に搭載されることになる。
【００３５】以上のように、ＥＶＡチップ６４とプロー
ブ６８との間にＦＰＧＡなどの信号変換器６６を設ける
ことによって、Ｐｉｎレイアウトなどの配線変更が自由
にできるため、ユーザ毎にＰｉｎレイアウトが異なって
もＩＣＥ（ＣＰＵ）−プローブＥＰＯＤ（Probe＆EPO
D）を汎用的に使用することができる。
ブ６８との間にＦＰＧＡなどの信号変換器６６を設ける
ことによって、Ｐｉｎレイアウトなどの配線変更が自由
にできるため、ユーザ毎にＰｉｎレイアウトが異なって
もＩＣＥ（ＣＰＵ）−プローブＥＰＯＤ（Probe＆EPO
D）を汎用的に使用することができる。
【００３６】
【発明の効果】以上、本名発明の半導体集積回路用チッ
プ及びエミュレーションシステムによれば、製品版のチ
ップとＩＣＥ専用のＥＶＡ（評価）チップは同じものを
使用できるため、１種類のチップを設計して製造するだ
けで済み、より確実にシステムの評価を行うことができ
るようになった。
プ及びエミュレーションシステムによれば、製品版のチ
ップとＩＣＥ専用のＥＶＡ（評価）チップは同じものを
使用できるため、１種類のチップを設計して製造するだ
けで済み、より確実にシステムの評価を行うことができ
るようになった。
【００３７】また、評価時にＩＣＥを接続するための専
用の固定機能ピンを必要としないため、ターゲットシス
テムを小型にすることができるようになった。
用の固定機能ピンを必要としないため、ターゲットシス
テムを小型にすることができるようになった。
【００３８】また、本名発明のエミュレーションシステ
ムによれば、ＥＶＡチップと製品版チップ間にＦＰＥＡ
などの信号変換器を介在させることにより、配線変更が
自由にできるようになった。このため、ユーザ毎にター
ゲットシステム上のＰｉｎレイアウトが異なっても、Ｉ
ＣＥ（ＣＰＵ）−プローブＥＰＯＤ（Probe＆EPOD）を
汎用的に使用することが可能になった。
ムによれば、ＥＶＡチップと製品版チップ間にＦＰＥＡ
などの信号変換器を介在させることにより、配線変更が
自由にできるようになった。このため、ユーザ毎にター
ゲットシステム上のＰｉｎレイアウトが異なっても、Ｉ
ＣＥ（ＣＰＵ）−プローブＥＰＯＤ（Probe＆EPOD）を
汎用的に使用することが可能になった。
【図１】本発明の半導体集積回路用チップの構造の一形
態を示す図である。
態を示す図である。
【図２】本発明のエミュレーションシステムの構成を示
す図である。
す図である。
【図３】従来のＣＰＵ置き換え型ＩＣＥを用いたターゲ
ットシステムとその評価システムの構成を模式的に示す
図である。
ットシステムとその評価システムの構成を模式的に示す
図である。
【図４】従来のオンチップ型ＩＣＥを用いたターゲット
システムとそのエミュレーションシステムの構成を示す
図である。
システムとそのエミュレーションシステムの構成を示す
図である。
２ａ、２ｂ 半導体集積回路用チップ ４ 半導体素子 １１、１２、１３ 評価用ＰＡＤ ２１、２２、２３ 製品用ＰＡＤ ３１〜３６ Ｐｉｎ ５０、１１０、１３０ ホストシステム ５４ ICE ５６、１０８ フラットケーブル ６０ ＥＰＯＤ ６２ シリアルインターフェース ６４ ＥＶＡチップ ６６ 信号変換器 ６８、１０６ プローブ ７０、１００、１１２ ターゲットシステム ７２ ソケット ７４、１０２、１１４ マイクロコンピュータ １０４、１２４ ＩＣＥ本体 １１６ 内部ＲＯＭ １１８ オンチップデバッグ回路 １２０ エミュレーションメモリ １２２ 外部ＲＯＭ １２８ シリアルケーブル
Claims (6)
- 【請求項１】 外周に設けられている複数の評価用Ｐｉ
ｎと、 外周に設けられている複数の製品用Ｐｉｎと、 半導体素子と、 前記半導体素子上に形成され、前記複数の評価用Ｐｉｎ
に接続される複数の評価用ＰＡＤと、 前記半導体素子上の前記複数の評価用ＰＡＤの外側に形
成され、前記複数の製品用Ｐｉｎに接続される複数の製
品用ＰＡＤと、 を備える、 ことを特徴とする半導体集積回路用チップ。 - 【請求項２】 前記複数の評価用ＰＡＤが前記複数の評
価用Ｐｉｎに接続され、且つ前記複数の製品用ＰＡＤが
前記複数の製品用Ｐｉｎに接続された時に、評価用のチ
ップとなる、ことを特徴とする請求項１記載の半導体集
積回路用チップ。 - 【請求項３】 前記複数の評価用ＰＡＤが前記複数の評
価用Ｐｉｎに接続されず、且つ前記複数の製品用ＰＡＤ
が前記複数の製品用Ｐｉｎに接続された時に、製品用の
チップとなる、ことを特徴とする請求項１記載の半導体
集積回路用チップ。 - 【請求項４】 ターゲットを評価する評価プログラムを
実行するホストシステムと、前記ターゲットを評価する
評価手段と、前記ターゲットと前記評価手段を接続する
プローブと、を備えたエミュレーションシステムにおい
て、 前記評価手段と前記プローブの間に設けられ、前記ター
ゲットからの信号を変換する信号変換手段と、前記信号
変換手段で変換された信号に基づいて前記ターゲットシ
ステムをエミュレートする評価チップと、前記評価手段
に情報を通信する通信インタフェースと、を備えたエミ
ュレーションボードを有することを特徴とするエミュレ
ーションシステム。 - 【請求項５】 前記評価手段は、ＩＣＥ（In-Circuit E
mulator）であることを特徴とする請求項４記載のエミ
ュレーションシステム。 - 【請求項６】 前記エミュレーションボードは、ＥＰＯ
Ｄ（Emulation Probe Of Device）であることを特徴と
する請求項４または５記載のエミュレーションシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192714A JP2002007164A (ja) | 2000-06-27 | 2000-06-27 | 半導体集積回路用チップ及びエミュレーションシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192714A JP2002007164A (ja) | 2000-06-27 | 2000-06-27 | 半導体集積回路用チップ及びエミュレーションシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002007164A true JP2002007164A (ja) | 2002-01-11 |
Family
ID=18691807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000192714A Withdrawn JP2002007164A (ja) | 2000-06-27 | 2000-06-27 | 半導体集積回路用チップ及びエミュレーションシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002007164A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276065A (ja) * | 2004-03-26 | 2005-10-06 | Denso Corp | エミュレータ |
| US7521918B2 (en) | 2004-11-05 | 2009-04-21 | Nec Electronics Corporation | Microcomputer chip with function capable of supporting emulation |
| JP2020518074A (ja) * | 2017-04-28 | 2020-06-18 | ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツングｄｓｐａｃｅ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ ｃｏｎｔｒｏｌ ｅｎｇｉｎｅｅｒｉｎｇ ＧｍｂＨ | 組み込みシステムをコントロールコンピュータに接続するためのアダプタおよびアダプタの整合方法 |
-
2000
- 2000-06-27 JP JP2000192714A patent/JP2002007164A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276065A (ja) * | 2004-03-26 | 2005-10-06 | Denso Corp | エミュレータ |
| US7521918B2 (en) | 2004-11-05 | 2009-04-21 | Nec Electronics Corporation | Microcomputer chip with function capable of supporting emulation |
| JP2020518074A (ja) * | 2017-04-28 | 2020-06-18 | ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツングｄｓｐａｃｅ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ ｃｏｎｔｒｏｌ ｅｎｇｉｎｅｅｒｉｎｇ ＧｍｂＨ | 組み込みシステムをコントロールコンピュータに接続するためのアダプタおよびアダプタの整合方法 |
| US11442421B2 (en) | 2017-04-28 | 2022-09-13 | Dspace Gmbh | Adapter for connecting an embedded system to a control computer, and method for adapting an adapter |
| JP7239487B2 (ja) | 2017-04-28 | 2023-03-14 | ディスペース ゲー・エム・ベー・ハー | 組み込みシステムをコントロールコンピュータに接続するためのアダプタおよびアダプタの整合方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050726 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050907 |