JP2020518074A - 組み込みシステムをコントロールコンピュータに接続するためのアダプタおよびアダプタの整合方法 - Google Patents
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Abstract
Description
例えば、指定されたメモリアドレスのところにある変数値を読み出すことができ、これを、メモリマップドインタフェースを介して接続されたアナログ/ディジタル変換器の変換される入力量とすることもできる。かかる簡単な読み出しアクセスによって、簡単な手法でさまざまなセンサを読み出すことができる。
これによれば複数のアドレスを含むリスト、開始アドレスとブロックサイズとにより定義されたアドレス範囲を記述することができ、かつ/または別の選択肢として、開始アドレスと終了アドレスとにより指定されたアドレス範囲も記述することができる。かかるブロック読み出しアクセスであれば、内部プロトコルのためのオーバーヘッドが僅かになるように構成することができる。
制御装置のメモリに格納されたパラメータの値の整合の他、これによって例えば、メモリマップドインタフェースを介して接続されたディジタル/アナログ変換器を介して、電圧の出力を行わせることもできる。
別の選択肢として、またはブロック書き込みアクセスに加えて、シーケンス書き込みアクセスを行うことも考えられ、これによれば例えば予め定められたタイムインターバルで同じアドレスに別の値が書き込まれる。よって、ディジタル/アナログ変換器を使用すれば、僅かなコストで任意の波形を出力する関数発生器を提供することができる。
固有インタフェースが例えばNexus標準に準拠するトレースインタフェースを含むならば、イベントの通報はすでに値の記述を含むことができる。異なるビット割り当てを、第2の部分回路に実装された固有インタフェースのパラメータ設定を用いて考慮することができる。
固有インタフェースがトレースインタフェースの機能を含むならば、これによって多数の変更された値を簡単な手法で捕捉することができる。この場合に考えられるのは、内部インタフェースにおいて個々の値の通報が実装されるようにし、第1の部分回路を、多数のこれらの値を、XCPプロトコルに従い引き渡されるリストにまとめるように構成することである。第2の部分回路がリスト処理ユニットを含むように、構成することも考えられる。
かかる機能によってさまざまな用途が可能になる。つまり例えば問い合わせによって特定の結果が要求されているが、制御装置において対応するメモリアドレスに異なる値が格納されている場合に、値を「本当のものであるように見せかける」ことができる。これによって例えば、適切なバージョン番号をソフトウェアツールに通報することができる。別の選択肢として、またはこれに加えて、制御装置により通報された値が一時記憶され、対応する読み出し要求が標準インタフェースに到来したときに初めて、コントロールコンピュータに引き渡されるように、構成することも考えられる。
別の用途によれば、制御装置のプロセッサもしくはマイクロコントローラのプログラムシーケンスを監視することができ、特定のプログラムアドレスが実行されると、通報が行われる。この事例であれば、アドレスの呼び出しは制御装置から出力されることになる。また、メモリにおけるアドレスを監視し、制御装置のマイクロコントローラが、値を読み出すために、または値を書き込むために、そのアドレスにアクセスしたときに、そのつど通報を出力するように、構成することも考えられる。
このため第2の部分回路を、予め定められたタイムインターバルでイベントを生成するように、構成することができる。別の選択肢として、またはこれに加えて、制御装置におけるアドレスを監視し、値の変化をイベントとして通報し、かつ/または変更された値を求め、コントロールコンピュータに通報するように、構成することも考えられる。
これによって、例えばエラー状態を識別する目的で、制御装置の状態を読み出すことができる。状態変化例えば制御装置のリセットを能動的にトリガするように、構成することも考えられる。制御装置の固有インタフェースが初期化を必要としているならば、例えば送信すべきビットシーケンスをパラメータとして引き渡すことができる。
Claims (15)
- 組み込みシステム(ECU)をコントロールコンピュータ(RCP、PC)に接続するためのアダプタであって、前記アダプタは、
標準インタフェース(NET)、第1の部分回路(TS1)および第2の部分回路(TS2)を含み、
前記第1の部分回路(TS1)は、前記標準インタフェース(NET)を介し標準プロトコルを用いて、好ましくは汎用測定および較正プロトコルXCPを用いて、前記コントロールコンピュータ(RCP、PC)と通信するように構成されており、
前記第1の部分回路(TS1)は、内部インタフェース(INT)を介して前記第2の部分回路(TS2)に接続されており、
前記第2の部分回路(TS2)は、プログラマブル算術コンポーネントを有し、前記プログラマブル算術コンポーネントは、前記内部インタフェース(INT)を介した呼び出しによって呼び出し可能な複数の基本機能から成る全体集合から少なくとも1つの基本機能を提供するように構成されており、
前記第1の部分回路(TS1)は、前記内部インタフェース(INT)を介して受信された1つまたは複数の値を、前記標準プロトコルのプロトコルフォーマットに変換するように構成されており、
前記第2の部分回路(TS2)を、固有インタフェース(IDS)を介して前記組み込みシステム(ECU)に接続可能であるアダプタにおいて、
前記第1の部分回路(TS1)は、プログラマブル論理コンポーネントおよび不揮発性メモリを含み、前記不揮発性メモリに、前記プログラマブル論理コンポーネントの固定的なコンフィギュレーションが格納されており、
前記第1の部分回路(TS1)は、サポートされている一群のプロトコル機能のうち前記標準インタフェース(NET)を介して前記標準プロトコルにおいて要求されたプロトコル機能を、複数の基本機能から成る定義された全体集合からの1つまたは複数の基本機能の呼び出しに変換するように構成されており、
前記第2の部分回路(TS2)は、ユーザにより書き込み可能なメモリを含み、前記メモリに、前記プログラマブル算術コンポーネントのバイナリコードを格納可能であり、特に少なくとも1つの基本機能の実装をユーザによって整合可能であることを特徴とする、
アダプタ。 - 前記第2の部分回路(TS2)は、前記第1の部分回路(TS1)とは分離されて実装されており、
前記第2の部分回路(TS2)は、算術コンポーネントとして独立したプログラマブル論理コンポーネントおよび/またはマイクロコントローラを含み、
ユーザにより書き込み可能な前記メモリは、複数の基本機能から成る前記全体集合から少なくとも1つの基本機能を提供するために、論理コンフィギュレーションおよび/またはプログラミング命令を含む、
請求項1記載のアダプタ。 - 前記アダプタは、少なくとも2つのボードを含み、前記少なくとも2つのボード間に少なくとも1つの導体が配置されており、特にフレキシブルな導体および/またはピンヘッダが配置されており、
前記第1の部分回路(TS1)は、第1のボード上に実装されており、前記第2の部分回路(TS2)は、第2のボード上に実装されている、
請求項2記載のアダプタ。 - 前記第1の部分回路(TS1)のコンポーネント装備は、固定的に維持され、
前記第2の部分回路(TS2)は、前記第2の部分回路に配置されたコンポーネントの整合を可能にする電気的接続部を有する、
請求項1から3までのいずれか1項記載のアダプタ。 - 前記アダプタは、別の固有インタフェース(IDS)を有し、特にセンサインタフェースおよび/またはアクチュエータ用動作制御回路を有し、かつ/または、
前記アダプタは、バスインタフェースを有する、
請求項1から4までのいずれか1項記載のアダプタ。 - 前記アダプタは、補助インタフェースを含み、前記補助インタフェースを介して別のコンピュータを接続可能であり、
提供される前記少なくとも1つの基本機能を、前記補助インタフェースを介した呼び出しによってアクティベート可能であり、
前記アダプタは、さらにアービトレーションユニットを含み、前記アービトレーションユニットは、第1のインタフェースからまたは前記補助インタフェースから、実行用の前記プログラマブル算術コンポーネントへ、呼び出しを転送するように構成されている、
請求項1から5までのいずれか1項記載のアダプタ。 - 前記アービトレーションユニットは、少なくとも1つのバッファを含み、時間的にオーバラップして到来する複数の機能呼び出しを、事前定義された少なくとも1つのルールに基づき、相前後して実行するように構成されている、
請求項6記載のアダプタ。 - 前記標準インタフェースに第1のバッファが割り当てられており、前記補助インタフェースに第2のバッファが割り当てられており、機能呼び出しが到来したインタフェースに割り当てられたバッファに前記機能呼び出しが記憶され、両方のバッファがそれぞれ少なくとも1つの呼び出しを含む場合には、より高い優先順位が割り当てられた機能呼び出しが最初に実行され、または、
前記アービトレーションユニットは、複数の機能呼び出しのために1つのバッファを有し、前記バッファに記憶された前記呼び出しが、前記呼び出しのポジションに従い相前後して実行され、新たに到来した呼び出しが前記呼び出しの優先順位に基づき前記バッファに分類されて入れられて、優先順位の高い呼び出しが優先順位の低い呼び出しの前に実行される、
請求項7記載のアダプタ。 - 事前定義された前記機能は、以下の機能のうちの1つまたは複数を含む、すなわち
値の読み出し、ただし読み出し元のアドレスをパラメータとして選択可能である、
複数の値の読み出し、ただしアドレス範囲またはアドレスリストをパラメータとして選択可能である、
値の書き込み、ただし書き込み先のアドレスをパラメータとして選択可能である、
複数の値の書き込み、ただしアドレス範囲またはアドレスリストをパラメータとして選択可能である、
アドレスの監視、ただし監視すべきアドレスをパラメータとして選択可能であり、前記アドレスのところにある値が変更されたならば、イベントが通報され、かつ/または、前記アドレスのところにある値が読み出される、
アドレス範囲の監視、ただし監視すべき複数のアドレスをパラメータとして選択可能であり、特に開始アドレスおよび終了アドレスの指定により選択可能である、
予め定められたアドレスが呼び出されたときに事前定義された値の通報、ただし通報すべき値および前記アドレスをパラメータとして選定可能である、
事前定義されたイベントの通報、ただし前記イベントをパラメータとして選定可能である、および/または、
少なくとも1つの前記固有インタフェースの状態の管理、特に前記固有インタフェースの初期化および/または目下の状態の読み出し、
のうちの1つまたは複数を含む、
請求項1から8までのいずれか1項記載のアダプタ。 - 組み込みシステム(ECU)、コントロールコンピュータ(RCP、PC)および請求項1から9までのいずれか1項記載のアダプタを含むコンピュータシステムであって、
前記組み込みシステム(ECU)は、前記アダプタを介して前記コントロールコンピュータ(RCP、PC)に接続されており、
好ましくは前記アダプタの第1の部分回路(TS1)が前記コントロールコンピュータ(RCP、PC)に組み込まれている、
コンピュータシステム。 - アダプタ、特に請求項1から9までのいずれか1項記載のアダプタを整合させる方法であって、
前記アダプタは、標準インタフェース(NET)、第1の部分回路(TS1)および第2の部分回路(TS2)を含み、
前記第1の部分回路(TS1)は、前記標準インタフェース(NET)を介し標準プロトコルを用いて、好ましくは汎用測定および較正プロトコルXCPを用いて、コントロールコンピュータ(RCP、PC)と通信するように構成されており、
前記第1の部分回路(TS1)は、内部インタフェース(INT)を介して前記第2の部分回路(TS2)に接続されており、
前記第2の部分回路(TS2)は、ユーザにより選択可能または整合可能な固有インタフェース(IDS)を有し、
前記第2の部分回路(TS2)は、プログラマブル論理コンポーネントおよび/またはマイクロコントローラを含む方法において、
前記第1の部分回路(TS1)は、プログラマブル論理コンポーネントおよび不揮発性メモリを含み、前記不揮発性メモリに、前記プログラマブル論理コンポーネントの固定的なコンフィギュレーションが格納されており、
前記第1の部分回路(TS1)は、サポートされている一群のプロトコル機能のうち前記標準インタフェース(NET)を介して前記標準プロトコルにおいて要求されたプロトコル機能を、複数の基本機能から成る定義された全体集合からの1つまたは複数の基本機能の呼び出しに変換するように構成されており、
前記第2の部分回路(TS2)は、複数の基本機能から成る定義された前記全体集合から少なくとも1つの基本機能を実装し、
少なくとも1つの前記基本機能の実装は、パラメータ設定可能な複数の基本機能を含むライブラリに基づきユーザにより作成され、
少なくとも1つの前記基本機能の少なくとも1つのパラメータは、ユーザにより固有に選択され、かつ/または、前記基本機能の少なくとも1つのアクションがユーザにより追加されることを特徴とする、
方法。 - 前記ライブラリは、ブロック線図を用いて動的システムをシミュレーション可能な技術計算環境におけるブロックライブラリとして構成されており、
前記ブロックライブラリは、1つまたは複数の実装における1つまたは複数の基本機能を含み、
前記第2の部分回路の前記プログラマブル論理コンポーネントおよび/またはマイクロコントローラのための実行可能なバイナリコードは、コードジェネレータに基づき少なくとも部分的にブロック線図から自動的に作成される、
請求項11記載の方法。 - 前記ブロックライブラリは、同一または同等の機能の2つの異なる実装を提供し、
前記実装の種類を、前記技術計算環境のグラフィックユーザインタフェースにおいてユーザにより選定可能であり、
第1の実装が、マイクロプロセッサにより行われ、
第2の実装が、プログラマブル論理コンポーネントのコンフィギュレーションにおいて論理回路として行われる、
請求項12記載の方法。 - 前記第1の部分回路は、プログラマブル論理コンポーネントの固定的なコンフィギュレーションとして構成されており、
前記ライブラリは、ハードウェア記述言語での前記内部インタフェースの定義を含み、
前記第2の部分回路は、少なくとも部分的に、プログラマブル論理コンポーネントの前記定義に基づき実装される、
請求項11から13までのいずれか1項記載の方法。 - 前記ライブラリは、定義された複数の基本機能の前記全体集合からの前記基本機能各々について最小実装を含み、
好ましくは、前記最小実装は、ユーザにより固有に整合可能なパラメータを有しておらず、
ユーザにより固有に実装されない基本機能各々のために、前記第2の部分回路において前記最小実装が提供される、
請求項11から14までのいずれか1項記載の方法。
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