JPH1140739A - 電子回路装置 - Google Patents
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- JPH1140739A JPH1140739A JP20389597A JP20389597A JPH1140739A JP H1140739 A JPH1140739 A JP H1140739A JP 20389597 A JP20389597 A JP 20389597A JP 20389597 A JP20389597 A JP 20389597A JP H1140739 A JPH1140739 A JP H1140739A
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Abstract
(57)【要約】
【課題】 ハードウエアの変更なしに、マルチチップモ
ジュールの機能の変更を行えるようにする。 【解決手段】 複数のＩＣ２，ＩＣ２’を搭載したマル
チチップモジュール１に、プログラマブル素子５を搭載
し、そのプログラマブル素子５のプログラム内容を外部
接続端子６から書き換えて回路機能の変更を行う。
ジュールの機能の変更を行えるようにする。 【解決手段】 複数のＩＣ２，ＩＣ２’を搭載したマル
チチップモジュール１に、プログラマブル素子５を搭載
し、そのプログラマブル素子５のプログラム内容を外部
接続端子６から書き換えて回路機能の変更を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体集積
回路素子を搭載して一体化したマルチチップモジュール
からなる電子回路装置に関するものである。
回路素子を搭載して一体化したマルチチップモジュール
からなる電子回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路素子（以下、［ＩＣ」と
呼ぶ）を高密度に実装する技術として、図１５および図
１６に示すように、複数のＩＣ２，ＩＣ２’をマルチチ
ップモジュール１としてマルチチップモジュール基板や
マルチチップモジュールケース等に一体化するＭＣＭ技
術が使われている。３、３’はＩＣ２，ＩＣ２’の信号
入出力用の少なくとも１個以上の端子からなる外部接続
端子、４はＮ（Ｎは１以上）個からなる試験用外部接続
端子である。図１６では、ＩＣ２とＩＣ２’の相互間を
接続する配線はＮ本である。
呼ぶ）を高密度に実装する技術として、図１５および図
１６に示すように、複数のＩＣ２，ＩＣ２’をマルチチ
ップモジュール１としてマルチチップモジュール基板や
マルチチップモジュールケース等に一体化するＭＣＭ技
術が使われている。３、３’はＩＣ２，ＩＣ２’の信号
入出力用の少なくとも１個以上の端子からなる外部接続
端子、４はＮ（Ｎは１以上）個からなる試験用外部接続
端子である。図１６では、ＩＣ２とＩＣ２’の相互間を
接続する配線はＮ本である。
【０００３】
【発明が解決しようとする課題】ところが、このような
マルチチップモジュール１は、その回路機能を変更する
際には、ＩＣ２，ＩＣ２’自体の変更や、そのＩＣ２，
ＩＣ２’を接続するマルチチップモジュール１の内部配
線の変更が必要となり、ＩＣおよびマルチチップモジュ
ールケース等の再開発を含めたハードウエアの作り直し
が必要であった。
マルチチップモジュール１は、その回路機能を変更する
際には、ＩＣ２，ＩＣ２’自体の変更や、そのＩＣ２，
ＩＣ２’を接続するマルチチップモジュール１の内部配
線の変更が必要となり、ＩＣおよびマルチチップモジュ
ールケース等の再開発を含めたハードウエアの作り直し
が必要であった。
【０００４】このため、従来のマルチチップモジュール
は、通常の単体のＩＣと比較すると単価が高く、また開
発費も割高となっていた。したがって、頻繁に仕様の変
更が必要となるような回路をマルチチップモジュールと
して構成することは、リスクが大きかった。
は、通常の単体のＩＣと比較すると単価が高く、また開
発費も割高となっていた。したがって、頻繁に仕様の変
更が必要となるような回路をマルチチップモジュールと
して構成することは、リスクが大きかった。
【０００５】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、ハードウエアを変更すること
なく回路機能の変更を行うことができるようにしたマル
チチップモジュールからなる電子回路装置を提供するこ
とである。
ものであり、その目的は、ハードウエアを変更すること
なく回路機能の変更を行うことができるようにしたマル
チチップモジュールからなる電子回路装置を提供するこ
とである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に第１の発明は、複数の半導体集積回路素子を搭載した
マルチチップモジュールからなる電子回路装置おいて、
前記マルチチップモジュールにプログラマブル素子を搭
載して構成した。第２の発明は、第１の発明において、
前記プログラマブル素子として、ＦＰＧＡを使用するよ
う構成した。第３の発明は、第１又は第２発明におい
て、前記プログラマブル素子内部のプログラムを書き換
えるための外部接続端子を持つよう構成した。第４の発
明は、第１乃至第３の発明において、少なくとも２個の
前記半導体集積回路素子の相互間を前記プログラマブル
素子を介して接続するよう構成した。第５の発明は、第
１乃至第４の発明において、少なくとも１個の前記半導
体集積回路素子を前記プログラマブル素子を介して外部
接続端子と接続するよう構成した。第６の発明は、第１
乃至第５の発明において、前記プログラマブル素子に接
続される外部接続端子を少なくとも１個の前記半導体集
積回路素子の試験用とするよう構成した。
に第１の発明は、複数の半導体集積回路素子を搭載した
マルチチップモジュールからなる電子回路装置おいて、
前記マルチチップモジュールにプログラマブル素子を搭
載して構成した。第２の発明は、第１の発明において、
前記プログラマブル素子として、ＦＰＧＡを使用するよ
う構成した。第３の発明は、第１又は第２発明におい
て、前記プログラマブル素子内部のプログラムを書き換
えるための外部接続端子を持つよう構成した。第４の発
明は、第１乃至第３の発明において、少なくとも２個の
前記半導体集積回路素子の相互間を前記プログラマブル
素子を介して接続するよう構成した。第５の発明は、第
１乃至第４の発明において、少なくとも１個の前記半導
体集積回路素子を前記プログラマブル素子を介して外部
接続端子と接続するよう構成した。第６の発明は、第１
乃至第５の発明において、前記プログラマブル素子に接
続される外部接続端子を少なくとも１個の前記半導体集
積回路素子の試験用とするよう構成した。
【０００７】
［第１の実施の形態］図１は本発明の第１の実施の形態
の電子回路装置のブロック図である。図１５および図１
６に示したものと同一のものには同一の符号を付した。
本実施の形態では、ＦＰＧＡ（Field Programmable Gat
e Array）等のプログラマブル素子５をＩＣ２，ＩＣ
２’と共にマルチチップモジュール１の内部に一体的に
組み込んでいる。この実施の形態のマルチチップモジュ
ール１は、ＩＣ２，ＩＣ２’に接続するための外部接続
端子３、３’の他に、プログラマブル素子５に接続する
ための外部接続端子６（少なくとも１本以上）を有す
る。また、ＩＣ２，ＩＣ２’は外部接続端子３、３’の
他に、プログラマブル素子５にも接続される。なお、外
部接続端子６の一部は、プログラマブル素子５のプログ
ラム（論理回路）を書き換えるために使用される。
の電子回路装置のブロック図である。図１５および図１
６に示したものと同一のものには同一の符号を付した。
本実施の形態では、ＦＰＧＡ（Field Programmable Gat
e Array）等のプログラマブル素子５をＩＣ２，ＩＣ
２’と共にマルチチップモジュール１の内部に一体的に
組み込んでいる。この実施の形態のマルチチップモジュ
ール１は、ＩＣ２，ＩＣ２’に接続するための外部接続
端子３、３’の他に、プログラマブル素子５に接続する
ための外部接続端子６（少なくとも１本以上）を有す
る。また、ＩＣ２，ＩＣ２’は外部接続端子３、３’の
他に、プログラマブル素子５にも接続される。なお、外
部接続端子６の一部は、プログラマブル素子５のプログ
ラム（論理回路）を書き換えるために使用される。
【０００８】図２はこの第１の実施の形態の第１の応用
例（プログラマブル素子５の内部論理回路の例）を示す
図である。ここでは、プログラマブル素子５の内部に設
定した論理回路（配線）を用いてＩＣ２、ＩＣ２’の相
互間を接続している。このようにＩＣ２、ＩＣ２’の相
互間を単純に接続するプログラムを組み込むことによ
り、前述した図１５に示した機能と同様な機能を実現す
ることができる。
例（プログラマブル素子５の内部論理回路の例）を示す
図である。ここでは、プログラマブル素子５の内部に設
定した論理回路（配線）を用いてＩＣ２、ＩＣ２’の相
互間を接続している。このようにＩＣ２、ＩＣ２’の相
互間を単純に接続するプログラムを組み込むことによ
り、前述した図１５に示した機能と同様な機能を実現す
ることができる。
【０００９】また、ＩＣ２、ＩＣ２’の相互間を単純に
接続するのではなく、プログラマブル素子５を第３のＩ
Ｃとして、つまり特定の機能を持った回路として使用す
るようプログラムを組み込むこともできる。このように
してプログラマブル素子５を第３のＩＣとして使用する
ことにより、ＩＣの論理を変更したい場合に、ＩＣ２，
ＩＣ２’を変更することなく、プログラマブル素子５の
内部のプログラム（論理回路）を変更することで対応で
きる。
接続するのではなく、プログラマブル素子５を第３のＩ
Ｃとして、つまり特定の機能を持った回路として使用す
るようプログラムを組み込むこともできる。このように
してプログラマブル素子５を第３のＩＣとして使用する
ことにより、ＩＣの論理を変更したい場合に、ＩＣ２，
ＩＣ２’を変更することなく、プログラマブル素子５の
内部のプログラム（論理回路）を変更することで対応で
きる。
【００１０】以上のような機能の変更は、全てマルチチ
ップモジュール１の外部接続端子６を用いて、プログラ
マブル素子５の内部のプログラム（論理回路）を外部か
ら書き換えることで対応でき、ハードウエアの作り替え
は一切不要となる。
ップモジュール１の外部接続端子６を用いて、プログラ
マブル素子５の内部のプログラム（論理回路）を外部か
ら書き換えることで対応でき、ハードウエアの作り替え
は一切不要となる。
【００１１】図３は第２の応用例を示す図である。ここ
では、プログラマブル素子５の内部の論理回路を用いて
ＩＣ２、ＩＣ２’の相互間を接続すると共に、その配線
を分岐させて外部接続端子６にも接続している。ＩＣ
２、ＩＣ２’の相互間および外部接続端子６を単純に接
続するようにプログラムを組み込むことにより、前述し
た図１６に示した内容の機能（ＩＣ単体の試験可能）を
容易に実現することができる。
では、プログラマブル素子５の内部の論理回路を用いて
ＩＣ２、ＩＣ２’の相互間を接続すると共に、その配線
を分岐させて外部接続端子６にも接続している。ＩＣ
２、ＩＣ２’の相互間および外部接続端子６を単純に接
続するようにプログラムを組み込むことにより、前述し
た図１６に示した内容の機能（ＩＣ単体の試験可能）を
容易に実現することができる。
【００１２】また、図１６の従来例ではＩＣの全端子の
動作確認をするためには、ＩＣ２、ＩＣ２’の相互間の
全配線（Ｎ本）をすべて外部接続端子４に接続する必要
があり、そのＮ個だけ外部接続端子の数が増加する。Ｎ
の数が小さければさほどの問題はないが、Ｎが数十以上
となる場合は、外部接続端子の増加によるマルチチップ
モジュールのサイズ（物理的な大きさ）の増大や、それ
に伴うマルチチップモジュール用の基板等の部材費用の
増大等が問題となる場合がある。
動作確認をするためには、ＩＣ２、ＩＣ２’の相互間の
全配線（Ｎ本）をすべて外部接続端子４に接続する必要
があり、そのＮ個だけ外部接続端子の数が増加する。Ｎ
の数が小さければさほどの問題はないが、Ｎが数十以上
となる場合は、外部接続端子の増加によるマルチチップ
モジュールのサイズ（物理的な大きさ）の増大や、それ
に伴うマルチチップモジュール用の基板等の部材費用の
増大等が問題となる場合がある。
【００１３】この点について、本応用例においては、プ
ログラマブル素子５の内部のプログラムを書き換えるこ
とによって外部接続端子６に接続するＩＣの端子を変更
することができるので、試験用の外部接続端子をＩＣの
全端子分も用意する必要はない。すなわち、試験用の外
部接続端子の数を減らすことができる。なぜならば、Ｉ
Ｃ２、ＩＣ２’の相互間の接続配線数Ｎに対して、Ｎよ
りも少ないＭ個の試験用外部接続端子があれば、外部接
続端子６に接続するＩＣ２、ＩＣ２’の相互間の配線を
変えて、Ｎ／Ｍ（割り切れない場合は＋１）回だけ試験
を行えば、全端子の動作確認ができるからである。
ログラマブル素子５の内部のプログラムを書き換えるこ
とによって外部接続端子６に接続するＩＣの端子を変更
することができるので、試験用の外部接続端子をＩＣの
全端子分も用意する必要はない。すなわち、試験用の外
部接続端子の数を減らすことができる。なぜならば、Ｉ
Ｃ２、ＩＣ２’の相互間の接続配線数Ｎに対して、Ｎよ
りも少ないＭ個の試験用外部接続端子があれば、外部接
続端子６に接続するＩＣ２、ＩＣ２’の相互間の配線を
変えて、Ｎ／Ｍ（割り切れない場合は＋１）回だけ試験
を行えば、全端子の動作確認ができるからである。
【００１４】図４は第３の応用例を示す図である。ここ
では、プログラマブル素子５の内部の論理回路を用い
て、ＩＣ２とプログラマブル素子５の相互間を接続して
いる配線を、外部接続端子６に接続している。このよう
な構成でも、外部接続端子６に接続されるＩＣ２につい
て、図３に示した構成と同様な試験機能を実現できる。
なお、この図４では、左側のＩＣ２をプログラマブル素
子５を介して外部接続端子６に接続しているが、右側の
ＩＣ２’を接続した場合でも同様である。
では、プログラマブル素子５の内部の論理回路を用い
て、ＩＣ２とプログラマブル素子５の相互間を接続して
いる配線を、外部接続端子６に接続している。このよう
な構成でも、外部接続端子６に接続されるＩＣ２につい
て、図３に示した構成と同様な試験機能を実現できる。
なお、この図４では、左側のＩＣ２をプログラマブル素
子５を介して外部接続端子６に接続しているが、右側の
ＩＣ２’を接続した場合でも同様である。
【００１５】［第２の実施の形態］図５は本発明の第２
の実施の形態の電子回路装置のブロック図である。ここ
では、外部接続端子として、マルチチップモジュール１
がプログラマブル素子５に接続される外部接続端子６の
みを設け、ＩＣ２、ＩＣ２’はプログラマブル素子５や
他方のＩＣに接続する。プログラマブル素子５に接続さ
れる外部接続端子６の一部は、そのプログラマブル素子
５のプログラムの書き換えのために使用される。
の実施の形態の電子回路装置のブロック図である。ここ
では、外部接続端子として、マルチチップモジュール１
がプログラマブル素子５に接続される外部接続端子６の
みを設け、ＩＣ２、ＩＣ２’はプログラマブル素子５や
他方のＩＣに接続する。プログラマブル素子５に接続さ
れる外部接続端子６の一部は、そのプログラマブル素子
５のプログラムの書き換えのために使用される。
【００１６】図６はこの第２の実施の形態の第１の応用
例を示す図である。この応用例では、プログラマブル素
子５の内部の論理回路を用いて、ＩＣ２、ＩＣ２’とプ
ログラマブル素子５とを接続している配線を、外部接続
端子６に接続している。このような構成でも、図２に示
した構成と同様な機能を実現できる。
例を示す図である。この応用例では、プログラマブル素
子５の内部の論理回路を用いて、ＩＣ２、ＩＣ２’とプ
ログラマブル素子５とを接続している配線を、外部接続
端子６に接続している。このような構成でも、図２に示
した構成と同様な機能を実現できる。
【００１７】図７は第２の応用例を示す図である。ここ
では、プログラマブル素子５の内部の論理回路を用い
て、外部接続端子６の相互間を接続している。このよう
な構成により、外部接続端子６とプログラマブル素子５
との間が設計通り配線されているか否か（断線や短絡が
ないか等）を確認することができる。
では、プログラマブル素子５の内部の論理回路を用い
て、外部接続端子６の相互間を接続している。このよう
な構成により、外部接続端子６とプログラマブル素子５
との間が設計通り配線されているか否か（断線や短絡が
ないか等）を確認することができる。
【００１８】従来では、このような確認を行うために
は、ＩＣの中にバウンダリスキャン回路と呼ばれる回路
を予め入れておき、マルチチップモジュールにそれを試
験するための外部接続端子や配線等を準備しておく必要
があったが、本応用例では、バウンダリスキャン回路を
内蔵していないプログラマブル素子であっても、外部接
続端子６とプログラマブル素子５の相互間の配線の確認
ができる。
は、ＩＣの中にバウンダリスキャン回路と呼ばれる回路
を予め入れておき、マルチチップモジュールにそれを試
験するための外部接続端子や配線等を準備しておく必要
があったが、本応用例では、バウンダリスキャン回路を
内蔵していないプログラマブル素子であっても、外部接
続端子６とプログラマブル素子５の相互間の配線の確認
ができる。
【００１９】［第３の実施の形態］図８は本発明の第３
の実施の形態の電子回路装置のブロック図である。この
実施の形態では、各々のＩＣ２、ＩＣ２’の全端子がプ
ログラマブル素子５に接続される。そして、外部接続端
子６の一部が、プログラマブル素子５の内部のプログラ
ムを書き換えるために使用される。
の実施の形態の電子回路装置のブロック図である。この
実施の形態では、各々のＩＣ２、ＩＣ２’の全端子がプ
ログラマブル素子５に接続される。そして、外部接続端
子６の一部が、プログラマブル素子５の内部のプログラ
ムを書き換えるために使用される。
【００２０】図９はこの実施の形態の第１の応用例を示
す図である。ここでは、プログラマブル素子５の内部の
論理回路を用いて、各ＩＣ２、ＩＣ２’とプログラマブ
ル素子５とを接続している配線の一部を外部接続端子６
に接続すると共に、ＩＣ２、ＩＣ２’の相互間も接続し
ている。
す図である。ここでは、プログラマブル素子５の内部の
論理回路を用いて、各ＩＣ２、ＩＣ２’とプログラマブ
ル素子５とを接続している配線の一部を外部接続端子６
に接続すると共に、ＩＣ２、ＩＣ２’の相互間も接続し
ている。
【００２１】プログラマブル素子５を用いて、ＩＣ２、
ＩＣ２’の端子のうち、外部接続端子に接続すべき端子
を外部接続端子６に接続し、他のＩＣに接続すべき端子
をそのＩＣに接続することにより、この構成でも、図２
の構成と同様な機能を実現できる。
ＩＣ２’の端子のうち、外部接続端子に接続すべき端子
を外部接続端子６に接続し、他のＩＣに接続すべき端子
をそのＩＣに接続することにより、この構成でも、図２
の構成と同様な機能を実現できる。
【００２２】図１０は第２の応用例を示す図である。こ
こでは、プログラマブル素子５の内部の論理回路を用い
て、ＩＣ２とプログラマブル素子５とを接続している配
線を、外部接続端子６に接続している。この構成でも、
外部接続端子６に接続されるＩＣ２については、図３の
構成と同様な機能を実現できる。なお、この図１０で
は、左側のＩＣ２をプログラマブル素子５を介して外部
接続端子６に接続しているが、右側のＩＣ２’を接続し
た場合も同様である。
こでは、プログラマブル素子５の内部の論理回路を用い
て、ＩＣ２とプログラマブル素子５とを接続している配
線を、外部接続端子６に接続している。この構成でも、
外部接続端子６に接続されるＩＣ２については、図３の
構成と同様な機能を実現できる。なお、この図１０で
は、左側のＩＣ２をプログラマブル素子５を介して外部
接続端子６に接続しているが、右側のＩＣ２’を接続し
た場合も同様である。
【００２３】図１１は第３の応用例を示す図である。こ
の構成でも図７の構成と同様に、プログラマブル素子５
と外部接続端子６の間の配線を確認できる。
の構成でも図７の構成と同様に、プログラマブル素子５
と外部接続端子６の間の配線を確認できる。
【００２４】［第４の実施の形態］図１２は本発明の第
４の実施の形態の電子回路装置のブロック図である。こ
の実施の形態では、各ＩＣ２、ＩＣ２’の一部の端子が
プログラマブル素子５に接続されると共に、他の端子は
ＩＣ２、ＩＣ２’の相互間で接続され、且つその配線は
分岐されてプログラマブル素子５にも接続されている。
外部接続端子６の一部は、プログラマブル素子５の内部
のプログラムの書き換えのために使用される。このよう
な構成でも前記したような機能を実現できる。
４の実施の形態の電子回路装置のブロック図である。こ
の実施の形態では、各ＩＣ２、ＩＣ２’の一部の端子が
プログラマブル素子５に接続されると共に、他の端子は
ＩＣ２、ＩＣ２’の相互間で接続され、且つその配線は
分岐されてプログラマブル素子５にも接続されている。
外部接続端子６の一部は、プログラマブル素子５の内部
のプログラムの書き換えのために使用される。このよう
な構成でも前記したような機能を実現できる。
【００２５】［第５の実施の形態］図１３は本発明の第
５の実施の形態の電子回路装置のブロック図である。こ
の実施の形態では、各ＩＣ２、ＩＣ２’に接続するため
の外部接続端子３、３’と、プログラマブル素子５に接
続するための外部接続端子６を有し、各ＩＣ２、ＩＣ
２’と外部接続端子３、３’とを接続するための配線を
分岐して、プログラマブル素子５に接続している。外部
接続端子６の一部は、プログラマブル素子５の内部のプ
ログラムの書き換えのために使用される。このような構
成でも前記したような機能を実現できる
５の実施の形態の電子回路装置のブロック図である。こ
の実施の形態では、各ＩＣ２、ＩＣ２’に接続するため
の外部接続端子３、３’と、プログラマブル素子５に接
続するための外部接続端子６を有し、各ＩＣ２、ＩＣ
２’と外部接続端子３、３’とを接続するための配線を
分岐して、プログラマブル素子５に接続している。外部
接続端子６の一部は、プログラマブル素子５の内部のプ
ログラムの書き換えのために使用される。このような構
成でも前記したような機能を実現できる
【００２６】［第６の実施の形態］図１４は本発明の第
６の実施の形態の電子回路装置のブロック図である。こ
の実施の形態では、各ＩＣ２、ＩＣ２’に接続するため
の外部接続端子３、３’と、プログラマブル素子５に接
続するための外部接続端子６を有し、各ＩＣ２、ＩＣ
２’と外部接続端子３、３’とを接続するための配線を
分岐して、プログラマブル素子５に接続している。さら
に、各ＩＣ２、ＩＣ２’の相互間を接続するための配線
も分岐して、プログラマブル素子５に接続している。こ
のような構成でも前記したような機能を実現できる
６の実施の形態の電子回路装置のブロック図である。こ
の実施の形態では、各ＩＣ２、ＩＣ２’に接続するため
の外部接続端子３、３’と、プログラマブル素子５に接
続するための外部接続端子６を有し、各ＩＣ２、ＩＣ
２’と外部接続端子３、３’とを接続するための配線を
分岐して、プログラマブル素子５に接続している。さら
に、各ＩＣ２、ＩＣ２’の相互間を接続するための配線
も分岐して、プログラマブル素子５に接続している。こ
のような構成でも前記したような機能を実現できる
【００２７】［その他の実施の形態］本発明の適用範囲
は以上述べた実施の形態に限られるものではなく、例え
ば次のような形態も含むものである。（１）マルチチッ
プモジュール１内にプログラマブル素子５を２以上搭載
した電子回路装置や、（２）マルチチップモジュール１
内に３個以上のＩＣを搭載した電子回路装置を実現でき
る。また、（３）ハイブリッドＩＣや小型実装基板を用
いた小型のモジュールであっても同様な作用効果を得る
ことができる。
は以上述べた実施の形態に限られるものではなく、例え
ば次のような形態も含むものである。（１）マルチチッ
プモジュール１内にプログラマブル素子５を２以上搭載
した電子回路装置や、（２）マルチチップモジュール１
内に３個以上のＩＣを搭載した電子回路装置を実現でき
る。また、（３）ハイブリッドＩＣや小型実装基板を用
いた小型のモジュールであっても同様な作用効果を得る
ことができる。
【００２８】
【発明の効果】以上から本発明のマルチチップモジュー
ルからなる電子回路装置によれば、内部にプログラマブ
ル素子を内蔵するので、ハードウエアを作り直すことな
しに回路機能の変更を行うことができ、試験の容易化、
試験用端子の削減等の利点がある。
ルからなる電子回路装置によれば、内部にプログラマブ
ル素子を内蔵するので、ハードウエアを作り直すことな
しに回路機能の変更を行うことができ、試験の容易化、
試験用端子の削減等の利点がある。
【図１】 第１の実施の形態の電子回路装置のブロック
図である。
図である。
【図２】 第１の実施の形態の電子回路装置の第１の応
用例のブロック図である。
用例のブロック図である。
【図３】 第１の実施の形態の電子回路装置の第２の応
用例のブロック図である。
用例のブロック図である。
【図４】 第１の実施の形態の電子回路装置の第３の応
用例のブロック図である。
用例のブロック図である。
【図５】 第２の実施の形態の電子回路装置のブロック
図である。
図である。
【図６】 第２の実施の形態の電子回路装置の第１の応
用例のブロック図である。
用例のブロック図である。
【図７】 第２の実施の形態の電子回路装置の第２の応
用例のブロック図である。
用例のブロック図である。
【図８】 第３の実施の形態の電子回路装置のブロック
図である。
図である。
【図９】 第３の実施の形態の電子回路装置の第１の応
用例のブロック図である。
用例のブロック図である。
【図１０】 第３の実施の形態の電子回路装置の第２の
応用例のブロック図である。
応用例のブロック図である。
【図１１】 第３の実施の形態の電子回路装置の第３の
応用例のブロック図である。
応用例のブロック図である。
【図１２】 第４の実施の形態の電子回路装置のブロッ
ク図である。
ク図である。
【図１３】 第５の実施の形態の電子回路装置のブロッ
ク図である。
ク図である。
【図１４】 第６の実施の形態の電子回路装置のブロッ
ク図である。
ク図である。
【図１５】 従来の電子回路装置のブロック図である。
【図１６】 従来の電子回路装置のブロック図である。
１：マルチチップモジュール、２、２’：ＩＣ（半導体
集積回路素子）、３、３’、４：外部接続端子、５：プ
ログラマブル素子、６：外部接続端子。
集積回路素子）、３、３’、４：外部接続端子、５：プ
ログラマブル素子、６：外部接続端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 人也 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 江島 良之 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社
Claims (6)
- 【請求項１】複数の半導体集積回路素子を搭載したマル
チチップモジュールからなる電子回路装置おいて、前記
マルチチップモジュールにプログラマブル素子を搭載し
たことを特徴とする電子回路装置。 - 【請求項２】前記プログラマブル素子として、ＦＰＧＡ
を使用することを特徴とする請求項１に記載の電子回路
装置。 - 【請求項３】前記プログラマブル素子内部のプログラム
を書き換えるための外部接続端子を持つことを特徴とす
る請求項１又は２に記載の電子回路装置。 - 【請求項４】少なくとも２個の前記半導体集積回路素子
の相互間を前記プログラマブル素子を介して接続するこ
とを特徴とする請求項１乃至３に記載の電子回路装置。 - 【請求項５】少なくとも１個の前記半導体集積回路素子
を前記プログラマブル素子を介して外部接続端子と接続
することを特徴とする請求項１乃至４に記載の電子回路
装置。 - 【請求項６】前記プログラマブル素子に接続される外部
接続端子を少なくとも１個の前記半導体集積回路素子の
試験用とすることを特徴とする請求項１乃至５に記載の
電子回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20389597A JP3782211B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20389597A JP3782211B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140739A true JPH1140739A (ja) | 1999-02-12 |
| JP3782211B2 JP3782211B2 (ja) | 2006-06-07 |
Family
ID=16481502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20389597A Expired - Fee Related JP3782211B2 (ja) | 1997-07-15 | 1997-07-15 | 電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3782211B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186546A (ja) * | 2004-12-27 | 2006-07-13 | Renesas Technology Corp | 半導体装置及び半導体装置の設計方法 |
| US7148503B2 (en) | 2000-10-05 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, function setting method thereof, and evaluation method thereof |
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-
1997
- 1997-07-15 JP JP20389597A patent/JP3782211B2/ja not_active Expired - Fee Related
Cited By (4)
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|---|---|---|---|---|
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| JP2006186546A (ja) * | 2004-12-27 | 2006-07-13 | Renesas Technology Corp | 半導体装置及び半導体装置の設計方法 |
| JP4678717B2 (ja) * | 2004-12-27 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の設計方法 |
| US9729786B2 (en) | 2014-03-31 | 2017-08-08 | Canon Kabushiki Kaisha | Image processing apparatus and image capture apparatus using a plurality of integrated circuits for image processing |
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|---|---|
| JP3782211B2 (ja) | 2006-06-07 |
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