JPH10242282A - 信号配線の配線構造 - Google Patents
信号配線の配線構造Info
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- JPH10242282A JPH10242282A JP9041084A JP4108497A JPH10242282A JP H10242282 A JPH10242282 A JP H10242282A JP 9041084 A JP9041084 A JP 9041084A JP 4108497 A JP4108497 A JP 4108497A JP H10242282 A JPH10242282 A JP H10242282A
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- signal
- clock
- reset
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Abstract
(57)【要約】
【課題】 従来のように、シールドしたい配線であるク
ロック配線の両側を電源配線で挟んで配置するために
は、余分な電源配線を必要とし、配線面積が増加する。 【解決手段】 動作時に電位が変化する信号を回路ブロ
ックに供給する第１の信号配線２６と、信号配線２６に
沿って両側に設けられ、信号が供給される動作時には電
位が固定される一対の第２の信号配線２７，２８とを有
する。このため、動作時に第１の信号配線は第２の信号
配線にシールドされ、余分な配線が不要であるため配線
面積の増加を防止できる。
ロック配線の両側を電源配線で挟んで配置するために
は、余分な電源配線を必要とし、配線面積が増加する。 【解決手段】 動作時に電位が変化する信号を回路ブロ
ックに供給する第１の信号配線２６と、信号配線２６に
沿って両側に設けられ、信号が供給される動作時には電
位が固定される一対の第２の信号配線２７，２８とを有
する。このため、動作時に第１の信号配線は第２の信号
配線にシールドされ、余分な配線が不要であるため配線
面積の増加を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は信号配線の配線構造
に関し、ＬＳＩ（大規模集積回路），ＭＣＭ（マルチチ
ップモジュール），ＰＣＢ（プリント回路基板）等の信
号配線の配線構造に関する。近年の技術の進歩に伴う製
造技術の微細化、素子数の増大化により配線幅及び配線
間隔はますます小さくなっていく。それに伴い、隣接配
線とのカップリング容量が配線容量全体に占める割合が
増加するため、隣接配線とのカップリング容量を正確に
制御することがますます重要となってきている。
に関し、ＬＳＩ（大規模集積回路），ＭＣＭ（マルチチ
ップモジュール），ＰＣＢ（プリント回路基板）等の信
号配線の配線構造に関する。近年の技術の進歩に伴う製
造技術の微細化、素子数の増大化により配線幅及び配線
間隔はますます小さくなっていく。それに伴い、隣接配
線とのカップリング容量が配線容量全体に占める割合が
増加するため、隣接配線とのカップリング容量を正確に
制御することがますます重要となってきている。
【０００２】
【従来の技術】ＬＳＩ，ＭＣＭ，ＰＣＢ等の回路装置で
は、クロック発生器で発生したクロック、又は外部から
供給されるクロックを装置の各部に配置された回路ブロ
ックまで供給するためにクロック配線が設けられる。こ
のクロック配線の近傍に他の配線が隣接すると、両配線
の電磁カップリングにより、両配線間の電位差に依存し
た浮遊容量がクロック配線に発生する。この浮遊容量の
ためにクロック配線にノイズが誘導される。また、クロ
ック設計時において、他の配線の電位の変化が分らない
ためにクロック配線に付く浮遊容量つまり負荷を正確に
見積れない。
は、クロック発生器で発生したクロック、又は外部から
供給されるクロックを装置の各部に配置された回路ブロ
ックまで供給するためにクロック配線が設けられる。こ
のクロック配線の近傍に他の配線が隣接すると、両配線
の電磁カップリングにより、両配線間の電位差に依存し
た浮遊容量がクロック配線に発生する。この浮遊容量の
ためにクロック配線にノイズが誘導される。また、クロ
ック設計時において、他の配線の電位の変化が分らない
ためにクロック配線に付く浮遊容量つまり負荷を正確に
見積れない。
【０００３】これを解決するために、図７に示すよう
に、シールドしたい配線であるクロック配線１０を挟ん
で例えば電源電圧Ｖｃｃ又はＶｓｓの電源配線１２，１
４を配置することが、例えば特開平４−２３４９０号公
報等に記載されている。
に、シールドしたい配線であるクロック配線１０を挟ん
で例えば電源電圧Ｖｃｃ又はＶｓｓの電源配線１２，１
４を配置することが、例えば特開平４−２３４９０号公
報等に記載されている。
【０００４】
【発明が解決しようとする課題】従来のように、シール
ドしたい配線であるクロック配線１０の両側を電源配線
１２，１４で挟んで配置するためには、余分な電源配線
を必要とし、配線面積が増加する。これはＬＳＩではチ
ップ面積の増加につながり、ＬＳＩ，ＭＣＭ，ＰＣＢの
いずれにおいてもコストアップとなる。また、クロック
を供給される各回路ブロックに、本来の電源端子以外に
電源配線１２，１４を接続するための余分な電源端子が
必要となり、各回路ブロックの設計も複雑になるという
問題があった。
ドしたい配線であるクロック配線１０の両側を電源配線
１２，１４で挟んで配置するためには、余分な電源配線
を必要とし、配線面積が増加する。これはＬＳＩではチ
ップ面積の増加につながり、ＬＳＩ，ＭＣＭ，ＰＣＢの
いずれにおいてもコストアップとなる。また、クロック
を供給される各回路ブロックに、本来の電源端子以外に
電源配線１２，１４を接続するための余分な電源端子が
必要となり、各回路ブロックの設計も複雑になるという
問題があった。
【０００５】本発明は、上記の点に鑑みなされたもの
で、信号配線をシールドするのに余分な配線が必要な
く、配線面積の増加を防止でき、更に回路ブロックに余
分な端子を設ける必要のない信号配線の配線構造を提供
することを目的とする。
で、信号配線をシールドするのに余分な配線が必要な
く、配線面積の増加を防止でき、更に回路ブロックに余
分な端子を設ける必要のない信号配線の配線構造を提供
することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、動作時に電位が変化する信号を回路ブロックに供給
する第１の信号配線と、上記信号配線に沿って両側に設
けられ、上記信号が供給される動作時には電位が固定さ
れる一対の第２の信号配線とを有する。
は、動作時に電位が変化する信号を回路ブロックに供給
する第１の信号配線と、上記信号配線に沿って両側に設
けられ、上記信号が供給される動作時には電位が固定さ
れる一対の第２の信号配線とを有する。
【０００７】このため、動作時に第１の信号配線は第２
の信号配線にシールドされ、第１の信号配線の浮遊容量
を見積ることができ、設計が容易となり、余分な配線が
不要であるため配線面積の増加を防止でき、回路ブロッ
クに不要な端子を設ける必要がないので回路ブロックの
設計が容易となる。請求項２に記載の発明は、請求項１
記載の信号配線の配線構造において、前記第１の信号配
線は、クロック信号を供給するクロック配線であり、前
記一対の第２の信号配線は、スキャンクロック信号又は
リセット信号を供給するスキャンクロック配線又はリセ
ット配線である。
の信号配線にシールドされ、第１の信号配線の浮遊容量
を見積ることができ、設計が容易となり、余分な配線が
不要であるため配線面積の増加を防止でき、回路ブロッ
クに不要な端子を設ける必要がないので回路ブロックの
設計が容易となる。請求項２に記載の発明は、請求項１
記載の信号配線の配線構造において、前記第１の信号配
線は、クロック信号を供給するクロック配線であり、前
記一対の第２の信号配線は、スキャンクロック信号又は
リセット信号を供給するスキャンクロック配線又はリセ
ット配線である。
【０００８】これにより、回路ブロックをテストするた
めに必要とされ、動作モードで電位が固定されるスキャ
ンクロック配線又はリセット配線を用いて動作モードで
電位の変化するクロック配線をシールドでき、請求項１
の発明を実現できる。
めに必要とされ、動作モードで電位が固定されるスキャ
ンクロック配線又はリセット配線を用いて動作モードで
電位の変化するクロック配線をシールドでき、請求項１
の発明を実現できる。
【０００９】
【発明の実施の形態】図１は本発明の配線構造の第１実
施例の構成図を示す。この回路装置はＬＳＩであり、半
導体チップ２０上に回路ブロック２１〜２５が形成され
ている。なお、回路装置がＭＣＭの場合は回路ブロック
２１〜２５が半導体チップに相当し、回路装置がＰＣＢ
の場合は回路ブロック２１〜２５がＬＳＩ等の電子部品
に相当する。
施例の構成図を示す。この回路装置はＬＳＩであり、半
導体チップ２０上に回路ブロック２１〜２５が形成され
ている。なお、回路装置がＭＣＭの場合は回路ブロック
２１〜２５が半導体チップに相当し、回路装置がＰＣＢ
の場合は回路ブロック２１〜２５がＬＳＩ等の電子部品
に相当する。
【００１０】ここで、回路ブロック２５は例えばクロッ
ク発生回路であり、動作モード時に、この回路ブロック
で発生したクロックが第１の信号配線であるクロック配
線２６を通して回路ブロック２１〜２４夫々に供給され
る。また、回路ブロック２５のクロック発生回路はテス
トモード時に各回路ブロック内のフリップフロップを縦
続接続して構成するシフトレジスタにテストデータを書
き込み、またシフトレジスタの各フリップフロップから
テスト結果を読み出すスキャンのための２相のスキャン
クロックを発生しており、この２相のスキャンクロック
が一対の第２の信号配線であるスキャンクロック配線２
７，２８夫々を通して回路ブロック２１〜２４に供給さ
れる。
ク発生回路であり、動作モード時に、この回路ブロック
で発生したクロックが第１の信号配線であるクロック配
線２６を通して回路ブロック２１〜２４夫々に供給され
る。また、回路ブロック２５のクロック発生回路はテス
トモード時に各回路ブロック内のフリップフロップを縦
続接続して構成するシフトレジスタにテストデータを書
き込み、またシフトレジスタの各フリップフロップから
テスト結果を読み出すスキャンのための２相のスキャン
クロックを発生しており、この２相のスキャンクロック
が一対の第２の信号配線であるスキャンクロック配線２
７，２８夫々を通して回路ブロック２１〜２４に供給さ
れる。
【００１１】図２に示すように半導体チップ２０上でス
キャンクロック配線２７，２８夫々はクロック配線２６
の両側から所定距離だけ離間して並行に配設されてい
る。つまりクロック配線２６は半導体チップ２０の表面
上でスキャンクロック配線２７，２８に挟まれた状態と
されている。上記のスキャンクロック配線２７，２８
は、テストモード時にはスキャンクロックを各回路ブロ
ック２１〜２４に供給するが、通常の動作モード時には
スキャンクロックを供給することはなく、例えば電源電
圧Ｖｃｃ又はＶｓｓ等に電位を固定する。このため、動
作モード時にクロック配線２６はスキャンクロック配線
２７，２８で電磁シールドされ、ノイズの誘導を抑制す
ることができる。また、クロック配線２６に付く浮遊容
量、つまり負荷を正確に見積ることができ、クロック配
線の設計が容易となる。
キャンクロック配線２７，２８夫々はクロック配線２６
の両側から所定距離だけ離間して並行に配設されてい
る。つまりクロック配線２６は半導体チップ２０の表面
上でスキャンクロック配線２７，２８に挟まれた状態と
されている。上記のスキャンクロック配線２７，２８
は、テストモード時にはスキャンクロックを各回路ブロ
ック２１〜２４に供給するが、通常の動作モード時には
スキャンクロックを供給することはなく、例えば電源電
圧Ｖｃｃ又はＶｓｓ等に電位を固定する。このため、動
作モード時にクロック配線２６はスキャンクロック配線
２７，２８で電磁シールドされ、ノイズの誘導を抑制す
ることができる。また、クロック配線２６に付く浮遊容
量、つまり負荷を正確に見積ることができ、クロック配
線の設計が容易となる。
【００１２】また、スキャンクロック配線２７，２８は
もともと必要な配線であるため、余分な配線が増加する
ことを防止してチップ面積が増大することを防止でき、
各回路ブロック２１〜２４に余分な端子を設ける必要が
なく、回路ブロックの設計が複雑化することを防止でき
る。図３は本発明の配線構造の第２実施例の構成図を示
す。この回路装置はＬＳＩであり、半導体チップ３０上
に回路ブロック３１〜３５が形成されている。なお、回
路装置がＭＣＭの場合は回路ブロック３１〜３５が半導
体チップに相当し、回路装置がＰＣＢの場合は回路ブロ
ック３１〜３５がＬＳＩ等の電子部品に相当する。
もともと必要な配線であるため、余分な配線が増加する
ことを防止してチップ面積が増大することを防止でき、
各回路ブロック２１〜２４に余分な端子を設ける必要が
なく、回路ブロックの設計が複雑化することを防止でき
る。図３は本発明の配線構造の第２実施例の構成図を示
す。この回路装置はＬＳＩであり、半導体チップ３０上
に回路ブロック３１〜３５が形成されている。なお、回
路装置がＭＣＭの場合は回路ブロック３１〜３５が半導
体チップに相当し、回路装置がＰＣＢの場合は回路ブロ
ック３１〜３５がＬＳＩ等の電子部品に相当する。
【００１３】ここで、回路ブロック３５は例えばクロッ
ク発生回路であり、動作モード時に、この回路ブロック
で発生したクロックが第１の信号配線であるクロック配
線３６を通して回路ブロック３１〜３４夫々に供給され
る。また、回路ブロック３５のクロック発生回路はテス
トモード時に各回路ブロック内のフリップフロップを縦
続接続して構成するシフトレジスタにテストデータを書
き込み、またシフトレジスタの各フリップフロップから
テスト結果を読み出すスキャンのためのスキャンクロッ
クを発生すると共に、回路システム初期化時に上記フリ
ップフロップをリセットするためのリセット信号を発生
しており、このスキャンクロック，リセット信号夫々が
第２の信号配線であるスキャンクロック配線３７，リセ
ット配線３８夫々を通して回路ブロック３１〜３４に供
給される。
ク発生回路であり、動作モード時に、この回路ブロック
で発生したクロックが第１の信号配線であるクロック配
線３６を通して回路ブロック３１〜３４夫々に供給され
る。また、回路ブロック３５のクロック発生回路はテス
トモード時に各回路ブロック内のフリップフロップを縦
続接続して構成するシフトレジスタにテストデータを書
き込み、またシフトレジスタの各フリップフロップから
テスト結果を読み出すスキャンのためのスキャンクロッ
クを発生すると共に、回路システム初期化時に上記フリ
ップフロップをリセットするためのリセット信号を発生
しており、このスキャンクロック，リセット信号夫々が
第２の信号配線であるスキャンクロック配線３７，リセ
ット配線３８夫々を通して回路ブロック３１〜３４に供
給される。
【００１４】半導体チップ３０上でスキャンクロック配
線３７，リセット配線３８夫々はクロック配線３６の両
側から所定距離だけ離間して並行に配設されている。つ
まりクロック配線３６は半導体チップ３０の表面上でス
キャンクロック配線３７，リセット配線３８に挟まれた
状態とされている。上記のスキャンクロック配線３７，
リセット配線３８は、テストモード時にはスキャンクロ
ック，リセット信号を各回路ブロック３１〜３４に供給
するが、通常の動作モード時にはスキャンクロック，リ
セット信号を供給することはなく、例えば電源電圧Ｖｃ
ｃ又はＶｓｓ等に電位を固定する。このため、動作モー
ド時にクロック配線３６はスキャンクロック配線３７及
びリセット配線３８で電磁シールドされ、ノイズの誘導
を抑制することができる。また、クロック配線３６に付
く浮遊容量、つまり負荷を正確に見積ることができ、ク
ロック配線の設計が容易となる。
線３７，リセット配線３８夫々はクロック配線３６の両
側から所定距離だけ離間して並行に配設されている。つ
まりクロック配線３６は半導体チップ３０の表面上でス
キャンクロック配線３７，リセット配線３８に挟まれた
状態とされている。上記のスキャンクロック配線３７，
リセット配線３８は、テストモード時にはスキャンクロ
ック，リセット信号を各回路ブロック３１〜３４に供給
するが、通常の動作モード時にはスキャンクロック，リ
セット信号を供給することはなく、例えば電源電圧Ｖｃ
ｃ又はＶｓｓ等に電位を固定する。このため、動作モー
ド時にクロック配線３６はスキャンクロック配線３７及
びリセット配線３８で電磁シールドされ、ノイズの誘導
を抑制することができる。また、クロック配線３６に付
く浮遊容量、つまり負荷を正確に見積ることができ、ク
ロック配線の設計が容易となる。
【００１５】また、スキャンクロック配線３７，リセッ
ト配線３８はもともと必要な配線であるため、余分な配
線が増加することを防止してチップ面積が増大すること
を防止でき、各回路ブロック３１〜３４に余分な端子を
設ける必要がなく、回路ブロックの設計が複雑化するこ
とを防止できる。図４は本発明の配線構造の変形例の構
成図を示す。同図中、図３と同一部分には同一符号を付
す。この回路装置はＬＳＩであり、半導体チップ３０上
に回路ブロック３１〜３３，３５，４４が形成されてい
る。なお、回路装置がＭＣＭの場合は回路ブロック３１
〜４４が半導体チップに相当し、回路装置がＰＣＢの場
合は回路ブロック３１〜４４がＬＳＩ等の電子部品に相
当する。
ト配線３８はもともと必要な配線であるため、余分な配
線が増加することを防止してチップ面積が増大すること
を防止でき、各回路ブロック３１〜３４に余分な端子を
設ける必要がなく、回路ブロックの設計が複雑化するこ
とを防止できる。図４は本発明の配線構造の変形例の構
成図を示す。同図中、図３と同一部分には同一符号を付
す。この回路装置はＬＳＩであり、半導体チップ３０上
に回路ブロック３１〜３３，３５，４４が形成されてい
る。なお、回路装置がＭＣＭの場合は回路ブロック３１
〜４４が半導体チップに相当し、回路装置がＰＣＢの場
合は回路ブロック３１〜４４がＬＳＩ等の電子部品に相
当する。
【００１６】ここで、回路ブロック３５は例えばクロッ
ク発生回路であり、この回路ブロックで発生したクロッ
クがクロック配線３６を通して回路ブロック３１〜４４
夫々に供給される。また、回路ブロック３５のクロック
発生回路はテストモード時に各回路ブロック内のフリッ
プフロップを縦続接続して構成するシフトレジスタにテ
ストデータを書き込み、またシフトレジスタの各フリッ
プフロップからテスト結果を読み出すスキャンのための
スキャンクロックを発生すると共に、回路システム初期
化時に上記フリップフロップをリセットするためのリセ
ット信号を発生しており、このスキャンクロック，リセ
ット信号夫々がスキャンクロック配線３７，リセット配
線３８夫々を通して回路ブロック３１〜３３に供給され
る。なお、回路ブロック４４はフリップフロップを持た
ずスキャンの対象外の回路が構成されている。
ク発生回路であり、この回路ブロックで発生したクロッ
クがクロック配線３６を通して回路ブロック３１〜４４
夫々に供給される。また、回路ブロック３５のクロック
発生回路はテストモード時に各回路ブロック内のフリッ
プフロップを縦続接続して構成するシフトレジスタにテ
ストデータを書き込み、またシフトレジスタの各フリッ
プフロップからテスト結果を読み出すスキャンのための
スキャンクロックを発生すると共に、回路システム初期
化時に上記フリップフロップをリセットするためのリセ
ット信号を発生しており、このスキャンクロック，リセ
ット信号夫々がスキャンクロック配線３７，リセット配
線３８夫々を通して回路ブロック３１〜３３に供給され
る。なお、回路ブロック４４はフリップフロップを持た
ずスキャンの対象外の回路が構成されている。
【００１７】半導体チップ３０上でスキャンクロック配
線３７，リセット配線３８夫々はクロック配線３６の両
側から所定距離だけ離間して並行に配設されている。つ
まりクロック配線３６は半導体チップ３０の表面上でス
キャンクロック配線３７，リセット配線３８に挟まれた
状態とされている。但し、スキャンクロック配線３７，
リセット配線３８は回路ブロック４４の近傍まではクロ
ック配線３６を挟んだ状態で延在しているが回路ブロッ
ク４４には接続されていない。
線３７，リセット配線３８夫々はクロック配線３６の両
側から所定距離だけ離間して並行に配設されている。つ
まりクロック配線３６は半導体チップ３０の表面上でス
キャンクロック配線３７，リセット配線３８に挟まれた
状態とされている。但し、スキャンクロック配線３７，
リセット配線３８は回路ブロック４４の近傍まではクロ
ック配線３６を挟んだ状態で延在しているが回路ブロッ
ク４４には接続されていない。
【００１８】上記のスキャンクロック配線３７，リセッ
ト配線３８は、テストモード時にはスキャンクロック，
リセット信号を各回路ブロック３１〜３３に供給する
が、通常の動作モード時にはスキャンクロック，リセッ
ト信号を供給することはなく、例えば電源電圧Ｖｃｃ又
はＶｓｓ等に電位を固定する。このため、動作モード時
にクロック配線３６はスキャンクロック配線３７及びリ
セット配線３８で電磁シールドされ、ノイズの誘導を抑
制することができる。また、クロック配線３６に付く浮
遊容量、つまり負荷を正確に見積ることができ、クロッ
ク配線の設計が容易となる。
ト配線３８は、テストモード時にはスキャンクロック，
リセット信号を各回路ブロック３１〜３３に供給する
が、通常の動作モード時にはスキャンクロック，リセッ
ト信号を供給することはなく、例えば電源電圧Ｖｃｃ又
はＶｓｓ等に電位を固定する。このため、動作モード時
にクロック配線３６はスキャンクロック配線３７及びリ
セット配線３８で電磁シールドされ、ノイズの誘導を抑
制することができる。また、クロック配線３６に付く浮
遊容量、つまり負荷を正確に見積ることができ、クロッ
ク配線の設計が容易となる。
【００１９】また、スキャンクロック配線３７，リセッ
ト配線３８はもともと必要な配線であるため、余分な配
線がほとんど増加することを防止してチップ面積が増大
することを防止でき、各回路ブロック３１〜３３に余分
な端子を設ける必要がなく、回路ブロックの設計が複雑
化することを防止できる。図５は本発明の配線構造の他
の変形例の構成図を示す。同図中、図３と同一部分には
同一符号を付す。この回路装置はＬＳＩであり、半導体
チップ３０上に回路ブロック３１〜３３，３５，５４が
形成されている。なお、回路装置がＭＣＭの場合は回路
ブロック３１〜５４が半導体チップに相当し、回路装置
がＰＣＢの場合は回路ブロック３１〜５４がＬＳＩ等の
電子部品に相当する。
ト配線３８はもともと必要な配線であるため、余分な配
線がほとんど増加することを防止してチップ面積が増大
することを防止でき、各回路ブロック３１〜３３に余分
な端子を設ける必要がなく、回路ブロックの設計が複雑
化することを防止できる。図５は本発明の配線構造の他
の変形例の構成図を示す。同図中、図３と同一部分には
同一符号を付す。この回路装置はＬＳＩであり、半導体
チップ３０上に回路ブロック３１〜３３，３５，５４が
形成されている。なお、回路装置がＭＣＭの場合は回路
ブロック３１〜５４が半導体チップに相当し、回路装置
がＰＣＢの場合は回路ブロック３１〜５４がＬＳＩ等の
電子部品に相当する。
【００２０】ここで、回路ブロック３５は例えばクロッ
ク発生回路であり、この回路ブロックで発生したクロッ
クがクロック配線３６を通して回路ブロック３１〜５４
夫々に供給される。また、回路ブロック３５のクロック
発生回路はテストモード時に各回路ブロック内のフリッ
プフロップを縦続接続して構成するシフトレジスタにテ
ストデータを書き込み、またシフトレジスタの各フリッ
プフロップからテスト結果を読み出すスキャンのための
スキャンクロックを発生すると共に、回路システム初期
化時に上記フリップフロップをリセットするためのリセ
ット信号を発生しており、このスキャンクロック，リセ
ット信号夫々がスキャンクロック配線３７，リセット配
線３８夫々を通して回路ブロック３１〜５４に供給され
る。
ク発生回路であり、この回路ブロックで発生したクロッ
クがクロック配線３６を通して回路ブロック３１〜５４
夫々に供給される。また、回路ブロック３５のクロック
発生回路はテストモード時に各回路ブロック内のフリッ
プフロップを縦続接続して構成するシフトレジスタにテ
ストデータを書き込み、またシフトレジスタの各フリッ
プフロップからテスト結果を読み出すスキャンのための
スキャンクロックを発生すると共に、回路システム初期
化時に上記フリップフロップをリセットするためのリセ
ット信号を発生しており、このスキャンクロック，リセ
ット信号夫々がスキャンクロック配線３７，リセット配
線３８夫々を通して回路ブロック３１〜５４に供給され
る。
【００２１】半導体チップ３０上でスキャンクロック配
線３７，リセット配線３８夫々はクロック配線３６の両
側から所定距離だけ離間して並行に配設されている。つ
まりクロック配線３６は半導体チップ３０の表面上でス
キャンクロック配線３７，リセット配線３８に挟まれた
状態とされている。但し、回路ブロック５４はクロック
入力端子５４ａに対してスキャンクロック入力端子５４
ｂ及びリセット入力端子５４ｃの位置が離れているた
め、スキャンクロック配線３７，リセット配線３８は回
路ブロック５４の近傍までクロック配線３６と並行して
配設され、回路ブロック５４の周縁に沿ってスキャンク
ロック入力端子５４ｂ、リセット端子５４ｃまで延在さ
れている。
線３７，リセット配線３８夫々はクロック配線３６の両
側から所定距離だけ離間して並行に配設されている。つ
まりクロック配線３６は半導体チップ３０の表面上でス
キャンクロック配線３７，リセット配線３８に挟まれた
状態とされている。但し、回路ブロック５４はクロック
入力端子５４ａに対してスキャンクロック入力端子５４
ｂ及びリセット入力端子５４ｃの位置が離れているた
め、スキャンクロック配線３７，リセット配線３８は回
路ブロック５４の近傍までクロック配線３６と並行して
配設され、回路ブロック５４の周縁に沿ってスキャンク
ロック入力端子５４ｂ、リセット端子５４ｃまで延在さ
れている。
【００２２】上記のスキャンクロック配線３７，リセッ
ト配線３８は、テストモード時にはスキャンクロック，
リセット信号を各回路ブロック３１〜３５に供給する
が、通常の動作モード時にはスキャンクロック，リセッ
ト信号を供給することはなく、例えば電源電圧Ｖｃｃ又
はＶｓｓ等に電位を固定する。このため、動作モード時
にクロック配線３６はスキャンクロック配線３７及びリ
セット配線３８で電磁シールドされ、ノイズの誘導を抑
制することができる。また、クロック配線３６に付く浮
遊容量、つまり負荷を正確に見積ることができ、クロッ
ク配線の設計が容易となる。
ト配線３８は、テストモード時にはスキャンクロック，
リセット信号を各回路ブロック３１〜３５に供給する
が、通常の動作モード時にはスキャンクロック，リセッ
ト信号を供給することはなく、例えば電源電圧Ｖｃｃ又
はＶｓｓ等に電位を固定する。このため、動作モード時
にクロック配線３６はスキャンクロック配線３７及びリ
セット配線３８で電磁シールドされ、ノイズの誘導を抑
制することができる。また、クロック配線３６に付く浮
遊容量、つまり負荷を正確に見積ることができ、クロッ
ク配線の設計が容易となる。
【００２３】また、スキャンクロック配線３７，リセッ
ト配線３８はもともと必要な配線であるため、余分な配
線がほとんど増加することを防止してチップ面積が増大
することを防止でき、各回路ブロック３１〜５４に余分
な端子を設ける必要がなく、回路ブロックの設計が複雑
化することを防止できる。上記の実施例では図２に示す
ように、クロック配線２６を動作モード時に電位が固定
されるスキャンクロック配線２７，２８で両側から挟ん
だ構造であるが、これに限らず図６の配線断面に示すよ
うに、クロック配線５５を動作モード時に電位が固定さ
れるスキャンクロック配線又はリセット配線等の配線５
６，５７，５８，５９夫々で上下左右から挟んだ構造と
すれば、更にクロック配線５５の電磁シールド性が向上
する。
ト配線３８はもともと必要な配線であるため、余分な配
線がほとんど増加することを防止してチップ面積が増大
することを防止でき、各回路ブロック３１〜５４に余分
な端子を設ける必要がなく、回路ブロックの設計が複雑
化することを防止できる。上記の実施例では図２に示す
ように、クロック配線２６を動作モード時に電位が固定
されるスキャンクロック配線２７，２８で両側から挟ん
だ構造であるが、これに限らず図６の配線断面に示すよ
うに、クロック配線５５を動作モード時に電位が固定さ
れるスキャンクロック配線又はリセット配線等の配線５
６，５７，５８，５９夫々で上下左右から挟んだ構造と
すれば、更にクロック配線５５の電磁シールド性が向上
する。
【００２４】
【発明の効果】上述の如く、請求項１に記載の発明は、
動作時に電位が変化する信号を回路ブロックに供給する
第１の信号配線と、上記信号配線に沿って両側に設けら
れ、上記信号が供給される動作時には電位が固定される
一対の第２の信号配線とを有する。
動作時に電位が変化する信号を回路ブロックに供給する
第１の信号配線と、上記信号配線に沿って両側に設けら
れ、上記信号が供給される動作時には電位が固定される
一対の第２の信号配線とを有する。
【００２５】このため、動作時に第１の信号配線は第２
の信号配線にシールドされ、第１の信号配線の浮遊容量
を見積ることができ、設計が容易となり、余分な配線が
不要であるため配線面積の増加を防止でき、回路ブロッ
クに不要な端子を設ける必要がないので回路ブロックの
設計が容易となる。また、請求項２に記載の発明は、請
求項１記載の信号配線の配線構造において、前記第１の
信号配線は、クロック信号を供給するクロック配線であ
り、前記一対の第２の信号配線は、スキャンクロック信
号又はリセット信号を供給するスキャンクロック配線又
はリセット配線である。
の信号配線にシールドされ、第１の信号配線の浮遊容量
を見積ることができ、設計が容易となり、余分な配線が
不要であるため配線面積の増加を防止でき、回路ブロッ
クに不要な端子を設ける必要がないので回路ブロックの
設計が容易となる。また、請求項２に記載の発明は、請
求項１記載の信号配線の配線構造において、前記第１の
信号配線は、クロック信号を供給するクロック配線であ
り、前記一対の第２の信号配線は、スキャンクロック信
号又はリセット信号を供給するスキャンクロック配線又
はリセット配線である。
【００２６】これにより、回路ブロックをテストするた
めに必要とされ、動作モードで電位が固定されるスキャ
ンクロック配線又はリセット配線を用いて動作モードで
電位の変化するクロック配線をシールドでき、請求項１
の発明を実現できる。
めに必要とされ、動作モードで電位が固定されるスキャ
ンクロック配線又はリセット配線を用いて動作モードで
電位の変化するクロック配線をシールドでき、請求項１
の発明を実現できる。
【図１】本発明の構成図である。
【図２】本発明の配線の位置関係を説明するための斜視
図である。
図である。
【図３】本発明の構成図である。
【図４】本発明の構成図である。
【図５】本発明の構成図である。
【図６】本発明の配線の位置関係を説明するための斜視
図である。
図である。
【図７】従来の配線の位置関係を説明するための斜視図
である。
である。
２０，３０ 半導体チップ ２１〜２５，３１〜３５，４４，５４ 回路ブロック ２６，３６ クロック配線 ２７，２８，３７ スキャンクロック配線 ３８ リセット配線 ５４ａ クロック入力端子 ５４ｂ スキャンクロック入力端子 ５４ｃ リセット端子
Claims (2)
- 【請求項１】 動作時に電位が変化する信号を回路ブロ
ックに供給する第１の信号配線と、 上記信号配線に沿って両側に設けられ、上記信号が供給
される動作時には電位が固定される一対の第２の信号配
線とを有することを特徴とする信号配線の配線構造。 - 【請求項２】 請求項１記載の信号配線の配線構造にお
いて、 前記第１の信号配線は、クロック信号を供給するクロッ
ク配線であり、 前記一対の第２の信号配線は、スキャンクロック信号又
はリセット信号を供給するスキャンクロック配線又はリ
セット配線であることを特徴とする信号配線の配線構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041084A JPH10242282A (ja) | 1997-02-25 | 1997-02-25 | 信号配線の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9041084A JPH10242282A (ja) | 1997-02-25 | 1997-02-25 | 信号配線の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242282A true JPH10242282A (ja) | 1998-09-11 |
Family
ID=12598611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9041084A Withdrawn JPH10242282A (ja) | 1997-02-25 | 1997-02-25 | 信号配線の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242282A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262614B1 (en) | 1999-08-31 | 2001-07-17 | Fujitsu Limited | Electronic circuit |
| EP1376693A3 (en) * | 2002-05-28 | 2006-12-27 | NEC Electronics Corporation | Flip-chip semiconductor device having I/O modules in an internal circuit area |
| JP2017191828A (ja) * | 2016-04-12 | 2017-10-19 | 三重富士通セミコンダクター株式会社 | 半導体集積回路及び半導体集積回路の設計方法 |
| WO2023105905A1 (ja) * | 2021-12-07 | 2023-06-15 | キヤノン株式会社 | 半導体装置、光電変換装置、光電変換システム、および、移動体 |
-
1997
- 1997-02-25 JP JP9041084A patent/JPH10242282A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262614B1 (en) | 1999-08-31 | 2001-07-17 | Fujitsu Limited | Electronic circuit |
| EP1376693A3 (en) * | 2002-05-28 | 2006-12-27 | NEC Electronics Corporation | Flip-chip semiconductor device having I/O modules in an internal circuit area |
| JP2017191828A (ja) * | 2016-04-12 | 2017-10-19 | 三重富士通セミコンダクター株式会社 | 半導体集積回路及び半導体集積回路の設計方法 |
| WO2023105905A1 (ja) * | 2021-12-07 | 2023-06-15 | キヤノン株式会社 | 半導体装置、光電変換装置、光電変換システム、および、移動体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |