JPH02270085A - マイクロプロセッサ及びマイクロプロセッサシステム - Google Patents
マイクロプロセッサ及びマイクロプロセッサシステムInfo
- Publication number
- JPH02270085A JPH02270085A JP1063054A JP6305489A JPH02270085A JP H02270085 A JPH02270085 A JP H02270085A JP 1063054 A JP1063054 A JP 1063054A JP 6305489 A JP6305489 A JP 6305489A JP H02270085 A JPH02270085 A JP H02270085A
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- Japan
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- microprocessor
- bus
- processor
- bus interface
- coprocessor
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- 230000006870 function Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は2組のバスインターフェイスを持ち、そのう
ちの1組のバスインターフェイス用ピンをパッケージ上
部に備えたマイクロプロセッサと少くとも2つのプロセ
ッサが相互に接続されたマイクロプロセッサシステムに
関するものである。
ちの1組のバスインターフェイス用ピンをパッケージ上
部に備えたマイクロプロセッサと少くとも2つのプロセ
ッサが相互に接続されたマイクロプロセッサシステムに
関するものである。
第3図は従来のマイクロプロセッサシステムのブロック
図を示したもので、図において、(1)はマイクロプロ
セッサ、(2)はチップバス(3)を介してマイクロプ
ロセッサ(1)と接続されたコプロセッサ、(4)はバ
ッファ(5ンを介してチップバス(3)と接続されたシ
ステムバス、(6)はシステムバス(4)に接続された
メモリである。
図を示したもので、図において、(1)はマイクロプロ
セッサ、(2)はチップバス(3)を介してマイクロプ
ロセッサ(1)と接続されたコプロセッサ、(4)はバ
ッファ(5ンを介してチップバス(3)と接続されたシ
ステムバス、(6)はシステムバス(4)に接続された
メモリである。
次に動作について説明する。マイクロプロセッサ(1)
はメモリ(6)よりコプロセッサ(2)用命令を読み込
む。次に、マイクロプロセッサ(1)はコプロセツサ(
2)にコプロセッサ用命令を書き込む。次いで、マイク
ロプロセッサ(1)はメモリ(6)より数値計算用デー
タを読み込む。次に、マイクロプロセッサ(1)はコプ
ロセッサ(2)に数値計算用データを書き込む。
はメモリ(6)よりコプロセッサ(2)用命令を読み込
む。次に、マイクロプロセッサ(1)はコプロセツサ(
2)にコプロセッサ用命令を書き込む。次いで、マイク
ロプロセッサ(1)はメモリ(6)より数値計算用デー
タを読み込む。次に、マイクロプロセッサ(1)はコプ
ロセッサ(2)に数値計算用データを書き込む。
その次に、マイクロプロセッサ(1)は次の命令をメモ
リ(6)より読み込む。
リ(6)より読み込む。
従来のマイクロプロセッサシステムは以上のように構成
されていたので、マイクロプロセッサとメモリがデータ
のやりとりを行っている間はチップバスはマイクロプロ
セッサとメモリとの間のデータのやりとりに専有されて
しまい、マイクロプロセッサとコプロセッサとの間のデ
ータのやりとりができないという問題点があり、さらに
、プリント基板上にマイクロプロセッサとコプロセッサ
を実装すると、実装面積の増大、配線の容量によりマイ
クロプロセッサとコプロセッサとの間のデータのやりと
りが高速に行えないという問題点があった。また、プリ
ント基板上でマイクロプロセッサとコプロセッサとの間
を専用バスで接続したとしでも、プリント基板に装着さ
れるビン数の増加により実装が複雑になるという問題点
があった。
されていたので、マイクロプロセッサとメモリがデータ
のやりとりを行っている間はチップバスはマイクロプロ
セッサとメモリとの間のデータのやりとりに専有されて
しまい、マイクロプロセッサとコプロセッサとの間のデ
ータのやりとりができないという問題点があり、さらに
、プリント基板上にマイクロプロセッサとコプロセッサ
を実装すると、実装面積の増大、配線の容量によりマイ
クロプロセッサとコプロセッサとの間のデータのやりと
りが高速に行えないという問題点があった。また、プリ
ント基板上でマイクロプロセッサとコプロセッサとの間
を専用バスで接続したとしでも、プリント基板に装着さ
れるビン数の増加により実装が複雑になるという問題点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、第1のマイクロプロセッサとメモリ等の外部
袋装置との間のデータのやりとりと第1のマイクロプロ
セッサと第2のマイクロプロセッサとの間のデータのや
りとりを同時にかつ高速に行えるマイクロプロセッサシ
ステムと、実装面積の増大を伴わずマイクロプロセッサ
システムの構成を可能にするマイクロプロセッサを得る
ことを目的とする。
たもので、第1のマイクロプロセッサとメモリ等の外部
袋装置との間のデータのやりとりと第1のマイクロプロ
セッサと第2のマイクロプロセッサとの間のデータのや
りとりを同時にかつ高速に行えるマイクロプロセッサシ
ステムと、実装面積の増大を伴わずマイクロプロセッサ
システムの構成を可能にするマイクロプロセッサを得る
ことを目的とする。
この発明に係るマイクロプロセッサはコプロセッサ専用
のバスインターフェイス回路を有し、そのバスインター
フェイス用ピンをパッケージ上部に有し、またそのバス
インターフェイス回路が使用されるか否かを決定するス
イッチを備えたものである。また、この発明に係るマイ
クロプロセッサシステムはマイクロプロセッサとバスイ
ンターフェイス用ピンに接続される少くとも1つのプロ
セッサを備えたものである。
のバスインターフェイス回路を有し、そのバスインター
フェイス用ピンをパッケージ上部に有し、またそのバス
インターフェイス回路が使用されるか否かを決定するス
イッチを備えたものである。また、この発明に係るマイ
クロプロセッサシステムはマイクロプロセッサとバスイ
ンターフェイス用ピンに接続される少くとも1つのプロ
セッサを備えたものである。
この発明におけるコプロセッサ専用のバスインターフェ
イスはマイクロプロセッサとコプロセッサをプリント配
線を介することなく接続し、またマイクロプロセッサ内
部に設けられたスイッチはこのマイクロプロセッサが有
するバスインターフェイスが使用されるか否かを決め、
これにより上部バスを使用するか否かのマイクロプロセ
ッサのモード交換を行う。
イスはマイクロプロセッサとコプロセッサをプリント配
線を介することなく接続し、またマイクロプロセッサ内
部に設けられたスイッチはこのマイクロプロセッサが有
するバスインターフェイスが使用されるか否かを決め、
これにより上部バスを使用するか否かのマイクロプロセ
ッサのモード交換を行う。
以下、この発明の一実施例を第1図及び第2図により説
明する。図中前記従来のものと同一符号は同一または相
当部分を示すものであり説明を省略する。第1図におい
て、(8)は内部にバスインタ−7zイス用回路とその
バスインターフェイス回路が使用されるか否かを決定す
るスイッチを有し、またバスインターフェイス用ピン(
7)をパッケージ上部に有するマイクロプロセッサ、(
9)はコプロセッサ(2)のピンとバスインターフェイ
ス用ピン(7)とが接続されている専用バスで、第2図
の専用バスに相当する。第2図において、マイクロプロ
セッサ(8)は専用バス(9)によってコプロセッサ(
2)と接続されている。
明する。図中前記従来のものと同一符号は同一または相
当部分を示すものであり説明を省略する。第1図におい
て、(8)は内部にバスインタ−7zイス用回路とその
バスインターフェイス回路が使用されるか否かを決定す
るスイッチを有し、またバスインターフェイス用ピン(
7)をパッケージ上部に有するマイクロプロセッサ、(
9)はコプロセッサ(2)のピンとバスインターフェイ
ス用ピン(7)とが接続されている専用バスで、第2図
の専用バスに相当する。第2図において、マイクロプロ
セッサ(8)は専用バス(9)によってコプロセッサ(
2)と接続されている。
次に動作について第1図及び第2図を参照しながら説明
する。第1図ではコプロセッサ(2)のピンがバスイン
ターフェイス用ピン(7)に接続されている。このとき
マイクロプロセッサ(8)の内部にあるバスインターフ
ェイス回路の使用を決定するスイッチがオンし、バスイ
ンターフェイス回路がアクティブ状態となっている。マ
イクロプロセッサ(8)はメモリ(6)よりコプロセッ
サ用命令を読み込む。
する。第1図ではコプロセッサ(2)のピンがバスイン
ターフェイス用ピン(7)に接続されている。このとき
マイクロプロセッサ(8)の内部にあるバスインターフ
ェイス回路の使用を決定するスイッチがオンし、バスイ
ンターフェイス回路がアクティブ状態となっている。マ
イクロプロセッサ(8)はメモリ(6)よりコプロセッ
サ用命令を読み込む。
次にマイクロプロセッサ(8)は専用バス(9)を通し
てコプロセッサ(2)に先に読み込んだコプロセッサ命
令を書き込む。このとき同時にマイクロプロセッサ(8
)はチップバス(3)を介してメモリ(6)より数値計
算用データを読み込む。次いで、マイクロプロセッサ(
8)はコプロセッサ(2)に専用バス(9)を介して数
値計算用データを書き込む。このとき、同時にマイクロ
プロセッサ(8)は次の命令をチップバス(3)を介し
てメモリ(6)より読み込む。
てコプロセッサ(2)に先に読み込んだコプロセッサ命
令を書き込む。このとき同時にマイクロプロセッサ(8
)はチップバス(3)を介してメモリ(6)より数値計
算用データを読み込む。次いで、マイクロプロセッサ(
8)はコプロセッサ(2)に専用バス(9)を介して数
値計算用データを書き込む。このとき、同時にマイクロ
プロセッサ(8)は次の命令をチップバス(3)を介し
てメモリ(6)より読み込む。
このように本実施例ではマイクロプロセッサ(8)とコ
プロセッサ(2)を専用バス(9)によって接続したた
め、第3図に示すようにマイクロプロセッサ(8)がコ
プロセッサ用の命令を読み込んでから次の命令を読み込
むまでの時間が従来のものに比べて短縮されるという効
果がある。また、専用バス(9)をプリント配線によっ
て実現したのではなく、バスインターフェイス用ピン(
7)とコプロセッサ(2)のピンとを直接接続するため
、パッケージ下部のビン数の増加もなく接続が容易であ
り、かつ配線の容量による影響がなくなるため、マイク
ロプロセッサ(8)とコプロセッサ(2)との間のデー
タのやりとりが高速に行えるという効果を有する。
プロセッサ(2)を専用バス(9)によって接続したた
め、第3図に示すようにマイクロプロセッサ(8)がコ
プロセッサ用の命令を読み込んでから次の命令を読み込
むまでの時間が従来のものに比べて短縮されるという効
果がある。また、専用バス(9)をプリント配線によっ
て実現したのではなく、バスインターフェイス用ピン(
7)とコプロセッサ(2)のピンとを直接接続するため
、パッケージ下部のビン数の増加もなく接続が容易であ
り、かつ配線の容量による影響がなくなるため、マイク
ロプロセッサ(8)とコプロセッサ(2)との間のデー
タのやりとりが高速に行えるという効果を有する。
なお、上記実施例ではマイクロプロセッサ(8)のバス
インターフェイス用ピンにコプロセッサ(2)を接続し
た場合を示したが、第4図に示すように同じマイクロプ
ロセッサ(8)を複数個接続し、マにチプロセッサシス
テムを構成してもよい。
インターフェイス用ピンにコプロセッサ(2)を接続し
た場合を示したが、第4図に示すように同じマイクロプ
ロセッサ(8)を複数個接続し、マにチプロセッサシス
テムを構成してもよい。
以上のようにこの発明請求項1のマイクロプロセッサは
2組のバスインターフェイスを有し、パッケージ上部の
ピンに第2のプロセッサが接続されると前記2組のバス
インターフェイスのうちの1組が有効に機能するような
スイッチを備えているため、2組のバスインターフェイ
スを両方使用するモード1と、2組のバスインターフェ
イスのうち片方のみを使用するモード2の切り換えが行
え、第2のプロセッサを使用するときは内部モードを前
記モード1とし、第2のプロセッサを使用しないときは
内部モードを前記モード2にするといった柔軟な拡張性
を持つ。さらに、パッケージ上部のバスインターフェイ
ス用ピンに第2のプロセッサを直接接続できるよう構成
されているため、実装面積は増大せず、パッケージ下部
のピン数の増加がないため第2のプロセッサを使用する
ときと使用しないときとで・実装のし易さに変化はなく
、また配線による容量の影響がなくなり第2のプロセッ
サとこの発明の請求項1のマイクロプロセッサとの間の
データのやりとりが高速に行えるという効果を有する。
2組のバスインターフェイスを有し、パッケージ上部の
ピンに第2のプロセッサが接続されると前記2組のバス
インターフェイスのうちの1組が有効に機能するような
スイッチを備えているため、2組のバスインターフェイ
スを両方使用するモード1と、2組のバスインターフェ
イスのうち片方のみを使用するモード2の切り換えが行
え、第2のプロセッサを使用するときは内部モードを前
記モード1とし、第2のプロセッサを使用しないときは
内部モードを前記モード2にするといった柔軟な拡張性
を持つ。さらに、パッケージ上部のバスインターフェイ
ス用ピンに第2のプロセッサを直接接続できるよう構成
されているため、実装面積は増大せず、パッケージ下部
のピン数の増加がないため第2のプロセッサを使用する
ときと使用しないときとで・実装のし易さに変化はなく
、また配線による容量の影響がなくなり第2のプロセッ
サとこの発明の請求項1のマイクロプロセッサとの間の
データのやりとりが高速に行えるという効果を有する。
またこの発明の請求項2によれば、第1のプロセッサと
少くとも1つの第2のプロセッサとを専用バスによって
接続するよう構成したので、第1のプロセッサが第2の
プロセッサ用の命令を読み込んでから次の命令を読み込
むまでの時間が短縮されるという効果を有する。
少くとも1つの第2のプロセッサとを専用バスによって
接続するよう構成したので、第1のプロセッサが第2の
プロセッサ用の命令を読み込んでから次の命令を読み込
むまでの時間が短縮されるという効果を有する。
第1図はこの発明の一実施例であるマイクロプロセッサ
と他のマイクロプロセッサとの接続を示す側面図、第2
図はこの発明の一実施例によるマイクロプロセッサシス
テムを示したブロック図、第3図は従来例とこの発明の
動作を比較して示した説明図、第4図はこの発明の他の
実施例を示す側面図、第5図は従来のマイクロプロセッ
サシステムを示したブロック図である。図において、(
2)はコプロセッサ、(3)はチップバス、 (4)は
システムバス、(5)はバッファ、 (6)はメモリ、
(7)はバスインターフェイス用ピン、 (8)はバ
スインターフェイス用ピン(7)を備えたマイクロプロ
セッサ、(9)は専用バスを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
と他のマイクロプロセッサとの接続を示す側面図、第2
図はこの発明の一実施例によるマイクロプロセッサシス
テムを示したブロック図、第3図は従来例とこの発明の
動作を比較して示した説明図、第4図はこの発明の他の
実施例を示す側面図、第5図は従来のマイクロプロセッ
サシステムを示したブロック図である。図において、(
2)はコプロセッサ、(3)はチップバス、 (4)は
システムバス、(5)はバッファ、 (6)はメモリ、
(7)はバスインターフェイス用ピン、 (8)はバ
スインターフェイス用ピン(7)を備えたマイクロプロ
セッサ、(9)は専用バスを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- (1)2組のバスインターフェイスを有し、前記2組の
バスインターフェイスのうちの1組はメモリ等の外部装
置とパッケージ下部のピンとを接続し、他の1組はプロ
セッサとパッケージ上部のピンを接続する構成であるマ
イクロプロセッサにおいて、前記プロセッサとパッケー
ジ上部のピンを接続する1組のバスインターフェイスは
パッケージ上部のピンにプロセッサが接続されることで
機能するよう構成されたことを特徴とするマイクロプロ
セッサ。 - (2)メモリ等の外部装置と請求項1記載のマイクロプ
ロセッサとが第1のバスインターフェイスによつて接続
され、少くとも1つのプロセッサと前記請求項1記載の
マイクロプロセッサとが前記第1のバスインターフェイ
スとは異なる第2のバスインターフェイスによつて接続
される構成を持つことを特徴とするマイクロプロセッサ
システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1063054A JPH02270085A (ja) | 1989-03-14 | 1989-03-14 | マイクロプロセッサ及びマイクロプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1063054A JPH02270085A (ja) | 1989-03-14 | 1989-03-14 | マイクロプロセッサ及びマイクロプロセッサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02270085A true JPH02270085A (ja) | 1990-11-05 |
Family
ID=13218239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1063054A Pending JPH02270085A (ja) | 1989-03-14 | 1989-03-14 | マイクロプロセッサ及びマイクロプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02270085A (ja) |
-
1989
- 1989-03-14 JP JP1063054A patent/JPH02270085A/ja active Pending
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