JP3160227B2 - 半導体集積回路およびシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の基本セルと
複数の端子セルを含む機能ブロックを有する半導体集積
回路、およびその半導体集積回路を含むシステムに関す
る。

【０００２】

【従来の技術】従来、マイクロプロセッサを用いた組み
込み制御システム用のソフトウェアのデバッグを支援す
るために、デバッグに必要なチップの内部情報を取り出
して外部で監視できるようにした評価用半導体集積回路
装置（以下、評価用チップと記す）が開発されてきた。
リアルタイムエミュレータシステムは、評価用チップか
ら得られる内部情報を用いて、プログラムブレイク機能
やリアルタイムトレース機能、リアルタイムエミュレー
ション機能、性能評価カバレジ機能等を実現している。

【０００３】図１０（ａ）は、従来の評価用チップ１０
２ａの上面図である。評価用チップ１０２ａは、評価用
チップ１０２ａを通常に動作させるのに必要とされる信
号端子６１に加えて、信号端子６０ａ、６０ｂ、６０ｃ
を有している。これらの信号端子は、評価用チップ１０
２ａの外周部にリング状に配置されている。

【０００４】信号端子６０ａ、６０ｂ、６０ｃは、評価
用チップ１０２ａの内部信号を評価用チップ１０２ａの
外部において監視するために使用される。例えば、信号
端子６０ａは、配線６６ａを介してＣＰＵとデータＲＡ
Ｍとに接続され、評価用チップ１０２ａの内部データを
監視するために使用される。信号端子６０ｂは、配線６
６ｂを介してＣＰＵと命令ＲＯＭとに接続され、評価用
チップ１０２ａの内部命令を監視するために使用され
る。信号端子６０ｃは、配線６６ｃを介してデバッグ制
御部に接続され、デバッグ制御情報を監視するために使
用される。

【０００５】評価用チップ１０２ａと同一のタイプの評
価用チップは、例えば、「日経エレクトロニクス １９
９５．３．１３ ｐｐ．２１〜２２」に記載されてい
る。

【０００６】図１０（ｂ）は、従来の他の評価用チップ
１０２ｂの上面図である。評価用チップ１０２ｂは、プ
ログラムブレイク機能、リアルタイムトレース機能、性
能評価カバレジ機能などのデバッグ機能を評価用チップ
１０２ｂに内蔵したものである。評価用チップ１０２ｂ
によれば、高速な信号を評価用チップ１０２ｂの内部に
おいてのみ使用することができる。その結果、より高い
周波数でデバッグ機能を実現することができる。

【０００７】評価用チップ１０２ｂと同一のタイプの評
価用チップは、例えば、「日経エレクトロニクス １９
９４．１２．５ ｐｐ．９９〜１０９」に記載されてい
る。

【０００８】

【発明が解決しようとする課題】図１０（ａ）に示され
る評価用チップ１０２ａにおいては、評価用チップ１０
２ａ内部の機能ブロックから評価用チップ１０２ａの外
周部に配置された信号端子６０ａ、６０ｂ、６０ｃに至
るまで配線６６ａ、６６ｂ、６６ｃを引き出す必要があ
る。配線６６ａ、６６ｂ、６６ｃは、特定のビット幅
（例えば、３２ビット）を有することが必要である。リ
アルタイムトレース機能やリアルタイムエミュレーショ
ン機能を実現するためには、特定のビット幅を有する内
部信号を監視する必要があるからである。

【０００９】このように、機能ブロックと信号端子６０
ａ、６０ｂ、６０ｃとを接続する配線６６ａ、６６ｂ、
６６ｃは、機能ブロック間のチャネルに大きな面積を有
する配線領域を必要とする。また、評価用チップ１０２
ａにおいては、信号端子６０ａ、６０ｂ、６０ｃを評価
用チップ１０２ａの外周部に新たに設ける必要がある。
このことは、評価用チップ１０２ａのサイズを増大さ
せ、製造歩留りの低下を招く原因となる。

【００１０】このため、従来の手法では、評価用チップ
をそのまま量産用チップとすることには不向きであっ
た。そこで、従来は、マイクロコントローラチップの品
種毎に評価用チップと量産用チップを対にして開発する
という手法が一般的であった。しかし、このような開発
手法は、多くの開発工数を要するという問題点があっ
た。

【００１１】また、評価チップ１０２ａにおいては、配
線６６ａ、６６ｂ、６６ｃを評価チップ１０２ａの外周
部まで引き出すため、配線６６ａ、６６ｂ、６６ｃの長
さが長くなることは避けられない。配線長が長くなるに
つれて、信号の伝搬遅延が増加して動作周波数向上の障
害となる。また、配線長が長くなるにつれて、たとえ同
じ経路で配線されたとしても、入出力端子の配置位置の
差によりビット間の信号遅延の差が発生する。このこと
は、高速なリアルタイムエミュレータシステムを実現す
る上での弊害となる。

【００１２】さらに、リアルタイムエミュレータシステ
ムを実現するためには、評価チップ１０２ａの内部信号
を信号端子６０ａ、６０ｂ、６０ｃからケーブルを通し
て外部装置に伝えることになるため、ケーブルの遅延時
間も加わってより一層の伝搬遅延の増大を引き起こす。
このような伝搬遅延の増大は、マイクロコントローラチ
ップの動作周波数と同じ周波数を用いたデバッグを困難
にする。また、伝搬遅延の増大は、割り込みに対する応
答など、時間的にクリティカルな処理を扱うことの多い
組み込み制御用途のソフトウェアをデバッグする際の障
害となる。

【００１３】図１０（ｂ）に示される評価用チップ１０
２ｂにおいては、評価用チップ１０２ａに比べて動作周
波数の問題はある程度緩和されるものの、マイクロコン
トローラチップの品種展開によってマイクロコントロー
ラチップのバージョンや内蔵する周辺回路の構成が変わ
った場合には、新たに評価用チップを開発する必要が生
じる。このことは、前述した例と同様に開発工数の増大
を招く。

【００１４】本発明は、上述した問題点に鑑みてなされ
たものである。

【００１５】本発明の目的は、チップの面積増加と配線
遅延増加の影響とを最小にする半導体集積回路およびそ
の半導体集積回路を含むシステムを提供することにあ
る。

【００１６】本発明の他の目的は、量産用チップとして
使用可能な評価用チップを提供することにより、開発工
数を削減することにある。

【００１７】

【課題を解決するための手段】本発明の半導体集積回路
は、半導体集積回路の少なくとも一部の機能を実現する
機能ブロックを備えた半導体集積回路であって、該機能
ブロックは、所定の方向に向かって延びている複数のデ
ータロウと、該所定の方向に向かって延びている端子セ
ルロウとを含み、該端子セルロウは、該複数のデータロ
ウのうちの２つのデータロウの間に配置されており、該
複数のデータロウのそれぞれは、複数の基本セルを含
み、該複数の基本セルは、該所定の方向に沿って第１の
ピッチで配置されており、該端子セルロウは、複数の端
子セルを含み、該複数の端子セルは、該所定の方向に沿
って第２のピッチで配置されており、該複数の端子セル
のそれぞれは、他の半導体集積回路と該複数の基本セル
のうちの１つとの間のコミュニケーションを仲介するた
めの接続部を有しており、これにより上記目的が達成さ
れる。前記複数の端子セルのそれぞれは、前記複数の基
本セルのうち少なくとも１つに隣接していてもよい。前
記コミュニケーションは、前記半導体集積回路の内部信
号を用いて行われてもよい。前記他の半導体集積回路
は、リアルタイムデバッグに必要とされる情報を処理す
る機能を有していてもよい。前記コミュニケーション
は、前記半導体集積回路の外部信号を用いて行われても
よい。前記第２のピッチは、前記第１のピッチに等しく
てもよい。前記端子セルの幅は、前記基本セルの幅に等
しくてもよい。前記第２のピッチは、前記第１のピッチ
より大きくてもよい。前記機能ブロックは、制御回路を
形成するための領域をさらに有しており、前記複数の端
子セルのうち少なくとも１つは、該領域の少なくとも一
部に配置されてもよい。前記複数の端子セルのそれぞれ
は、千鳥状に配置されてもよい。前記複数の端子セルの
それぞれは、入力用端子セル、出力用端子セル、入出力
用端子セルのいずれかであってもよい。本発明のシステ
ムは、第１半導体集積回路と、第２半導体集積回路と、
該第１半導体集積回路と該第２半導体集積回路とを接続
する接続手段とを備えたシステムであって、該第１半導
体集積回路は、該第１半導体集積回路の少なくとも一部
の機能を実現する機能ブロックを含み、該機能ブロック
は、複数の基本セルと、複数の端子セルと含み、該複数
の端子セルのそれぞれは、該第２半導体集積回路と該複
数の基本セルのうちの１つとの間のコミュニケーション
を仲介するための接続部を有しており、該第２半導体集
積回路は、リアルタイムデバッグに必要とされる情報を
処理する機能を有しており、該第１半導体集積回路は、
複数種の半導体集積回路のうちの選択された１つであ
り、該第２半導体集積回路は、該複数種の半導体集積回
路のいずれに対してもリアルタイムデバッグに必要とさ
れる情報を処理する機能を有している。これにより上記
目的が達成される。前記接続手段はバンプであってもよ
い。前記第２半導体集積回路の接続層は、前記複数種の
半導体集積回路のうち選択された１つの半導体集積回路
の前記接続部の配置に適合するように変更可能に設けら
れていてもよい。前記複数種の半導体集積回路は前記接
続部の配置が同一であり、前記第２半導体集積回路の接
続層は、その配置に適合するように設けられていてもよ
い。

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００３６】（実施の形態１）図１は、本発明の実施の
形態のマイクロコントローラチップ１００の構成を示
す。マイクロコントローラチップ１００は、複数の機能
ブロックを有している。複数の機能ブロックのそれぞれ
は、マイクロコントローラチップ１００の少なくとも一
部の機能を実現する。機能ブロック１０ａは、例えば、
ＣＰＵデータパス部に相当する。機能ブロック１０ａ
は、後述するように、複数の端子セル２２を含んでい
る。

【００３７】ＣＰＵデータパス部は、実行しているプロ
グラムの番地を示すプログラムカウンタを含む命令フェ
ッチ関連機能、汎用レジスタやＡＬＵを用いてデータ間
演算やオペランドアドレスの計算を行う演算関連機能、
マイクロコントローラチップ１００の外部に置かれるメ
モリとのデータのやりとりを行うロード／ストア関連機
能などを含む。これらの機能は、特定のビット幅（ここ
では、３２ビットとする）を有する命令やデータに対す
る処理を行うため、各ビットの並びを論理的にも物理的
にも規則的にすることが最も効率の良いものとされてい
る。

【００３８】図２は、機能ブロック１０ａの構成を示
す。機能ブロック１０ａは、複数のデータカラム１２を
含んでいる。複数のデータカラム１２のそれぞれは、Ｙ
方向に向かって延びている。また、複数のデータカラム
１２のそれぞれは、Ｘ方向に沿って規則的なピッチｐで
配置されている。

【００３９】複数のデータカラム１２のそれぞれは、３
２ビット幅を有する信号のうち１ビットに対応する。例
えば、図２において一番左に配置されているデータカラ
ム１２は、信号のビット０に対応し、図２において一番
右に配置されているデータカラム１２は、信号のビット
３１に対応する。

【００４０】複数のデータカラム１２のそれぞれは、複
数の基本セル２０と、少なくとも１つの端子セル２２と
を含む。基本セル２０と端子セル２２とはいずれも幅ｗ
を有する。ここで、「幅」とは、Ｘ方向の長さをいうと
定義する。

【００４１】端子セル２２は、マイクロコントローラチ
ップ１００とは異なるチップ（例えば、エミュレータチ
ップ）と基本セル２０との間のコミュニケーションを仲
介するために使用される。端子セル２２は、マイクロコ
ントローラチップ１００に信号を入力するための端子セ
ル（入力用端子セル）と、マイクロコントローラチップ
１００から信号を出力するための端子セル（出力用端子
セル）と、マイクロコントローラチップ１００に信号を
入出力するための端子セル（入出力用端子セル）とに分
類される。以下、出力用端子セルを端子セル２２ａと表
し、入力用端子セルを端子セル２２ｂと表し、入出力用
端子セルを端子セル２２ｃと表す。

【００４２】図８（ａ）〜（ｄ）は、端子セル２２ａ〜
２２ｃの構成を示す。

【００４３】図８（ａ）は、入出力用の端子セル２２ｃ
の構成を示す。端子セル２２ｃは、外部チップと接続す
るための接続部３２ｃと、保護回路３４と、能動素子８
６ｂ、８８ｂとを含んでいる。能動素子８６ｂは、負荷
を駆動するドライバ回路である。能動素子８８ｂは、入
力信号を増幅する入力バッファ回路である。

【００４４】図８（ｂ）は、入力用の端子セル２２ｂの
構成を示す。端子セル２２ｂは、外部チップと接続する
ための接続部３２ｂと、保護回路３４と、能動素子８８
ａとを含んでいる。能動素子８８ａは、入力信号を増幅
する入力バッファ回路である。

【００４５】図８（ｃ）は、出力用の端子セル２２ａの
構成を示す。端子セル２２ａは、外部チップと接続する
ための接続部３２ａと、保護回路３４と、能動素子８６
ａとを含んでいる。能動素子８６ａは、負荷を駆動する
ドライバ回路である。

【００４６】図８（ｄ）は、入出力用の端子セル２２ｃ
の他の構成を示す。端子セル２２ｃは、外部チップと接
続するための接続部３２ｃと、保護回路３４とを含んで
いる。

【００４７】保護回路３４は、逆方向接続のダイオード
やオフトランジスタや配線抵抗や拡散抵抗を用いた抵抗
素子等を信号端子と直列または並列に接続する等の方法
で実現され得る。あるいは、保護回路３４を独立した回
路とせず、負荷を駆動するドライバ回路８６ａ、８６ｂ
の出力トランジスタのドレイン部に形成される拡散容量
および寄生ダイオードによって保護回路３４の機能を代
用してもよい。また、保護の必要がないと判断された場
合は、保護回路３４を省略しても構わない。

【００４８】基本セル２０は、１ビットに対する処理の
基本単位である。基本セル２０は、論理積や論理和など
の基本的な論理素子であり得る。あるいは、基本セル２
０は、複数の基本的な論理素子を組み合わせることによ
って得られる論理回路であってもよい。そのような論理
回路としては、例えば、フリップフロップ、マルチプレ
クサ、全加算器などが挙げられる。

【００４９】基本セル２０の中には、端子セル２２ａ〜
２２ｃに接続されるものがある。以下、端子セル２２ａ
に接続される基本セルを基本セル２０ａと表し、端子セ
ル２２ｂに接続される基本セルを基本セル２０ｂと表
し、端子セル２２ｃに接続される基本セルを基本セル２
０ｃと表す。

【００５０】図２に示されるように、基本セル２０ａ
は、配線３０ａを介して端子セル２２ａに接続され、基
本セル２０ｂは、配線３０ｂを介して端子セル２２ｂに
接続される。配線３０ａは、基本セル２０ａの上を通過
し、配線３０ｂは、基本セル２０ｂの上を通過する。

【００５１】また、基本セル２０ａとそれに接続される
端子セル２２ａとは、同一のデータカラム１２内に隣接
して配置され、基本セル２０ｂとそれに接続される端子
セル２２ｂとは、同一のデータカラム１２内に隣接して
配置される。なお、本明細書では、基本セル２０と端子
セル２２とがレイアウト上隣接している場合に加えて、
基本セル２０と端子セル２２とが直接的に接続されてい
る場合に「基本セル２０と端子セル２２とが隣接してい
る」というと定義する。

【００５２】基本セル２０ａの具体例を説明する。ここ
では、基本セル２０ａはプログラムカウンタのレジスタ
セルであると仮定する。レジスタセルから出力される信
号は、データパス内の各部に供給される（図２には示さ
れていない）とともに、配線３０ａを介して端子セル２
２ａに供給される。これにより、プログラムカウンタの
レジスタセルの内容をマイクロコントローラチップ１０
０の外部から監視することが可能になる。

【００５３】プログラムカウンタのレジスタセルの内容
は、現在実行しているプログラムのアドレスを示す。こ
のようなアドレスは、一般的には、マイクロコントロー
ラチップ１００の内部で閉じている情報である。従っ
て、この情報を得るためには、特定の命令を用いてソフ
トウェアによりプログラムカウンタにアクセスする必要
がある。つまり、処理のターゲットとなるプログラムの
実行を止める等の処理がなければこの情報を得ることが
できない。しかし、この情報をリアルタイムに得ること
ができれば、マイクロコントローラチップ１００が実行
しているターゲットとなるプログラムの実行を阻害する
ことなくリアルタイムトレース機能を実現することがで
きる。

【００５４】基本セル２０ｂの具体例を説明する。ここ
では、基本セル２０ｂは、マルチプレクサを有する命令
レジスタセルであると仮定する。マルチプレクサの一方
の入力は、データパス内の他のセルと接続され(図２に
は示されていない)、マルチプレクサの他方の入力は配
線３０ｂを介して端子セル２２ｂに接続される。これに
より、マイクロコントローラチップ１００の外部からマ
イクロコントローラチップ１００に対して命令を入力す
ることが可能となる。また、マイクロコントローラチッ
プ１００の内部に設けられた命令メモリ内の命令とは別
の命令をマイクロコントローラチップ１００の内部に設
けられた命令メモリ内の命令と同一タイミングで与える
ことができる。これにより、リアルタイムエミュレーシ
ョン機能を実現することができる。

【００５５】端子セル２２ａ、２２ｂの接続部３２ａ、
３２ｂは、外部チップと基本セル２０ａ、２０ｂとの間
のコミュニケーションを仲介するために使用される。接
続部３２ａ、３２ｂは、端子セル２２ａ、２２ｂを構成
する複数の配線層のうち最上部の配線層に形成される。

【００５６】一方、基本セル２０（２０ａ、２０ｂ）同
士を接続するデータカラム内配線（図２ではデータカラ
ム１２内のＹ方向の配線）は、最上部の配線層以外の配
線層に形成することができる。このようにして、データ
パス内部のデータカラム内配線を妨げなることなく、端
子セル２２ａ、２２ｂの接続部３２ａ、３２ｂを形成す
ることができる。

【００５７】また、端子セル２２ａ、２２ｂと基本セル
２０ａ、２０ｂとの間の接続は、端子セル２２ａ、２２
ｂおよび基本セル２０ａ、２０ｂ上で配線することによ
って達成される。従って、端子セルと基本セルの接続
は、新たな配線領域を必要としない。その結果、最小の
面積で端子セル２２ａ、２２ｂを配置することができ
る。

【００５８】端子セル２２ａ、２２ｂの接続部３２ａ、
３２ｂを介してマイクロコントローラチップ１００の内
部信号を監視し、および／または、端子セル２２ａ、２
２ｂの接続部３２ａ、３２ｂを介してマイクロコントロ
ーラチップ１００の外部信号をマイクロコントローラチ
ップ１００に供給するためには、図６（ａ）に示される
ように、マイクロコントローラチップ１００とエミュレ
ータチップ８２とを貼り合わせることにより、エミュレ
ータモジュール８９を形成すればよい。このような貼り
合わせは、例えば、マイクロバンプボンディング技術を
用いて実現され得る。

【００５９】エミュレータチップ８２は、リアルタイム
トレース機能やリアルタイムエミュレーション機能を実
現する回路を１チップ上に集積したものである。エミュ
レータチップ８２は、リアルタイムデバッグに必要とさ
れる情報を処理する機能を有している。

【００６０】さらに、図６（ａ）に示されるように、エ
ミュレータモジュール８９とエミュレーション用のメモ
リチップ８３などを配線基板８７の上に実装し、お互い
をワイヤ８５や基板上配線または基板内配線で接続する
ことにより、リアルタイムエミュレータシステムを実現
することができる。

【００６１】図６（ｂ）は、図６（ａ）の円内に示され
るエミュレータモジュール８９を拡大して示したもので
ある。マイクロコントローラチップ１００とエミュレー
タチップ８２との貼り合わせは、マイクロコントローラ
チップ１００の接続部３２ａ、３２ｂ上に金属からなる
バンプ８０を形成し、バンプ８０を介してマイクロコン
トローラチップ１００の接続部３２ａ、３２ｂとエミュ
レータチップ８２の接続部８４とを接続することによっ
て実現される。しかし、マイクロコントローラチップ１
００とエミュレータチップ８２とを接続する手段は、バ
ンプに限定されない。マイクロコントローラチップ１０
０とエミュレータチップ８２とを電気的に接続する手段
であれば何でもよい。例えば、微細なワイヤを用いて、
マイクロコントローラチップ１００とエミュレータチッ
プ８２とを接続してもよい。

【００６２】図６（ｃ）は、図６（ｂ）の円内に示され
るマイクロコントローラチップ１００とエミュレータチ
ップ８２との接続部分を拡大して示したものである。

【００６３】エミュレータチップ８２は、リアルタイム
トレース機能やリアルタイムエミュレーション機能を実
現する回路を構成する素子層や配線層を含む。エミュレ
ータチップ８２の接続部８４は、それらの素子層や配線
層より上層に形成された最上部の配線層（接続層）に形
成される。

【００６４】図７は、マイクロコントローラチップ１０
０ａ、１００ｂ、１００ｃとエミュレータチップ８２
ａ、８２ｂ、８２ｃとをそれぞれ貼り合わせることによ
り、エミュレータモジュール８９ａ、８９ｂ、８９ｃを
形成する様子を示している。

【００６５】マイクロコントローラチップ１００ａ、１
００ｂ、１００ｃにおける接続部３２ａ、３２ｂの位置
はそれぞれ異なっている。

【００６６】エミュレータ８２は、マイクロコントロー
ラチップ１００ａ、１００ｂ、１００ｃのいずれに対し
てもリアルタイムデバッグに必要とされる情報を処理す
る機能を有している。

【００６７】エミュレータチップ８２ａ、８２ｂ、８２
ｃの最上部の配線層（接続層）以外の層は、エミュレー
タチップ８２と共通である。エミュレータチップ８２
ａ、８２ｂ、８２ｃの最上部の配線層（接続層）は、そ
れぞれ、マイクロコントローラチップ１００ａ、１００
ｂ、１００ｃにおける接続部３２ａ、３２ｂの位置に適
合するように形成される。

【００６８】このように、エミュレータチップ８２の最
上部の配線層（接続層）を変更することにより、複数種
類のマイクロコントローラチップ１００ａ、１００ｂ、
１００ｃに対応したエミュレータチップ８２ａ、８２
ｂ、８２ｃを少ない開発工数で実現することができる。

【００６９】さらに、マイクロコントローラチップ１０
０ａ、１００ｂ、１００ｃにおける接続部３２ａ、３２
ｂの位置が同一である場合には、単一のエミュレータチ
ップを複数種類のマイクロコントローラチップ１００
ａ、１００ｂ、１００ｃに対して共用することができ
る。このことは、エミュレータチップの開発工数を最小
化する。

【００７０】なお、上述したＣＰＵデータパス部とは異
なり、規則的な配置を有しない回路部分に本発明を適用
する場合は、図１に示されるように、機能ブロック間の
適切な位置に端子セル２３をまとめて配置するとよい。
このような信号は、制御関連の信号であることが多く、
数は多くない。従って、図１のような配置を行ってもチ
ップ面積に与える影響は大きくない。あるいは、端子セ
ル２３をメモリブロック等の比較的大きな面積を有する
機能ブロック内に配置してもよい。

【００７１】図３は、機能ブロック１０ａにおける、基
本セル２０と端子セル２２ａ、２２ｂの他の配置を示
す。

【００７２】機能ブロック１０ａは、複数のデータカラ
ム１２を含んでいる。複数のデータカラム１２のそれぞ
れは、Ｙ方向に向かって延びている。複数のデータカラ
ム１２のそれぞれは、Ｘ方向に沿って規則的なピッチｐ
で配置されている。

【００７３】機能ブロック１０ａは、コントロールカラ
ム１９をさらに含んでいる。コントロールカラム１９
は、Ｙ方向に向かって延びている。コントロールカラム
１９は、Ｘ方向に沿ってピッチｐ０で配置されている。
コントロールカラム１９は、複数の制御回路２１を含
む。制御回路２１は、例えば、制御信号生成回路やクロ
ック信号駆動回路を含み得る。制御回路２１は、幅ｗ０
を有する。

【００７４】機能ブロック１０ａは、複数のデータロウ
１４をさらに含んでいる。複数のデータロウ１４のそれ
ぞれは、Ｘ方向に向かって延びている。複数のデータロ
ウ１４のそれぞれは、複数の基本セル２０を含む。基本
セル２０は、Ｘ方向に沿ってピッチｐで配置されてい
る。基本セル２０は、幅ｗを有する。

【００７５】機能ブロック１０ａは、端子セルロウ１６
ａ、１６ｂをさらに含んでいる。端子セルロウ１６ａ、
１６ｂのそれぞれは、Ｘ方向に向かって延びている。端
子セルロウ１６ａは、複数の端子セル２２ａを含む。端
子セルロウ１６ｂは、複数の端子セル２２ｂを含む。端
子セル２２ａと端子セル２２ｂとはいずれもＸ方向に沿
ってピッチｐ１で配置されている。端子セル２２ａと端
子セル２２ｂとはいずれも幅ｗ１を有する。ここでは、
ｗ１＝１．１５×ｗとする。

【００７６】なお、機能ブロック１０ａが単一の端子セ
ルロウを含む場合もあり得る。

【００７７】図３に示されるように、基本セル２０ａ
は、配線３０ａを介して端子セル２２ａに接続され、基
本セル２０ｂは、配線３０ｂを介して端子セル２２ｂに
接続される。

【００７８】また、基本セル２０ａとそれに接続される
端子セル２２ａとは、隣接して配置され、基本セル２０
ｂとそれに接続される端子セル２２ｂとは、隣接して配
置される。

【００７９】説明を簡略化するために、ピッチｐ＝幅
ｗ、ピッチｐ０＝幅ｗ０、ピッチｐ１＝幅ｗ１とする。
ピッチと幅を分離して扱っているのは、基本セル２０
（２０ａ、２０ｂ）間に電源線や接地線を配置すること
があるからである。

【００８０】ＣＰＵデータパス部の例では、上述したよ
うに、複数のデータカラム１２のそれぞれは、３２ビッ
ト幅を有する信号のうち１ビットに対応する。この場
合、データロウ１４は、幅（３２×ｗ＋ｗ０）を有す
る。一方、端子セルロウ１６ａ、１６ｂは、幅（３２×
ｗ１）を有する。

【００８１】制御回路２１が幅ｗ０（＝４．８×ｗ）を
有するとすると、データロウ１４の幅と端子セルロウ１
６ａ、１６ｂの幅とが等しくなる。ｗ１＝１．１５×ｗ
より、３２×ｗ＋ｗ０＝３２×ｗ１が成立するからであ
る。

【００８２】端子セルロウ１６ａ、１６ｂにおいては、
コントロールカラム１９に対応する領域に、制御回路２
１の代わりに端子セル２２ａまたは端子セル２２ｂが配
置される。端子セル２２ａ、２２ｂは、単一の固定的な
機能を有するため、制御を必要としない。従って、端子
セルロウ１６ａ、１６ｂ内に制御回路２１を配置する必
要はない。

【００８３】このように端子セル２２ａ、２２ｂを配置
することにより、機能ブロック１０ａの幅全体を有効に
利用することができる。

【００８４】なお、端子セル２２ａ、２２ｂにおいて制
御信号が必要となった場合でも、その制御信号の数は少
ないと考えられる。従って、機能ブロック１０ａの外部
から制御信号を直接的に端子セル２２ａ、２２ｂに供給
してやればよい。

【００８５】図４は、機能ブロック１０ａにおける、基
本セル２０と端子セル２２ａ、２２ｂの他の配置を示
す。

【００８６】機能ブロック１０ａは、複数のデータカラ
ム１３を含んでいる。複数のデータカラム１３のそれぞ
れは、Ｙ方向に向かって延びている。複数のデータカラ
ム１３のそれぞれは、Ｘ方向に沿って規則的なピッチｐ
で配置されている。

【００８７】機能ブロック１０ａは、複数のデータロウ
１５をさらに含んでいる。複数のデータロウ１４のそれ
ぞれは、Ｘ方向に向かって延びている。複数のデータロ
ウ１５のそれぞれは、複数の基本セル２０を含む。基本
セル２０は、Ｘ方向に沿ってピッチｐで配置されてい
る。基本セル２０は、幅ｗを有する。

【００８８】機能ブロック１０ａは、端子セルロウ１７
ａ、１７ｂをさらに含んでいる。端子セルロウ１７ａ、
１７ｂのそれぞれは、Ｘ方向に向かって延びている。端
子セルロウ１７ａは、複数の端子セル２２ａを含む。端
子セルロウ１７ｂは、複数の端子セル２２ｂを含む。端
子セル２２ａと端子セル２２ｂとはいずれもＸ方向に沿
ってピッチ２×ｐ、かつ、Ｙ方向に沿ってピッチｐ２で
交互に千鳥状に配置されている。端子セル２２ａと端子
セル２２ｂとはいずれも幅ｗ１を有する。ここでは、ｗ
１＝１．１５×ｗとする。

【００８９】なお、機能ブロック１０ａが単一の端子セ
ルロウを含む場合もあり得る。

【００９０】図４に示されるように、基本セル２０ａ
は、配線３０ａを介して端子セル２２ａに接続され、基
本セル２０ｂは、配線３０ｂを介して端子セル２２ｂに
接続される。

【００９１】また、基本セル２０ａとそれに接続される
端子セル２２ａとは、Ｙ方向に沿って隣接して配置さ
れ、基本セル２０ｂとそれに接続される端子セル２２ｂ
とは、Ｙ方向に沿って隣接して配置される。

【００９２】説明を簡略化するために、ピッチｐ＝幅ｗ
とする。ピッチと幅を分離して扱っているのは、基本セ
ル２０（２０ａ、２０ｂ）間に電源線や接地線を配置す
ることがあるからである。

【００９３】ＣＰＵデータパス部の例では、上述したよ
うに、複数のデータカラム１３のそれぞれは、３２ビッ
ト幅を有する信号のうち１ビットに対応する。この場
合、データロウ１５は、幅（３２×ｗ）を有する。一
方、端子セルロウ１７ａ、１７ｂは、幅（３１×ｗ＋ｗ
１）を有する。

【００９４】ｗ１＝１．１５×ｗより、端子セルロウ１
７ａ、１７ｂの幅とデータロウ１５の幅との差は、３１
×ｗ＋１．１５×ｗ−３２×ｗ＝０．１５×ｗとなる。
この差は、端子セル２２ａ、２２ｂの幅と基本セル２０
（２０ａ、２０ｂ）の幅との差に等しい。すなわち、端
子セルロウ１７ａ、１７ｂの幅は、データロウ１５の幅
より０．１５ｗだけ大きくなる。しかし、この差はデー
タロウ１５の幅に比べて無視できるほど小さいので、問
題とならない。

【００９５】このように端子セル２２ａ、２２ｂを千鳥
状に配置することにより、端子セルロウ１７ａ、１７ｂ
は、上下二段分の領域を必要とする。しかし、端子セル
２２ａ、２２ｂと、それらに接続される基本セル２０
ａ、２０ｂとを同一カラム内に配置することができるの
で、データカラム１３内でかつ基本セル２０（２０ａ、
２０ｂ）上の領域を用いた配線が可能となる。その結
果、データロウ１５と端子セルロウ１７ａ、１７ｂとの
間に新たな配線領域を設ける必要がない。

【００９６】図４に示される例では、図２および図３に
示される例と同様に、端子セル２２ａ、２２ｂの接続部
３２ａ、３２ｂの形状を矩形とした。端子セル２２ａ、
２２ｂを千鳥状に配置することによって増加するＹ方向
の高さを抑えるために、接続部３２ａ、３２ｂの形状を
４５度回転した矩形とすることもできる。この場合、図
９に示されるように端子セル２２ａ、２２ｂを配置する
ことにより、Ｙ方向のピッチをｐ２／√２まで縮めるこ
とができる。なお、接続部３２ａ、３２ｂの形状を円形
にすることによっても同様の効果が得られる。

【００９７】以上のように、本実施の形態によれば、マ
イクロコントローラチップ１００の機能ブロック１０ａ
の内部に端子セル２２ａ、２２ｂを規則的に配置するこ
とによって、基本セル２０ａ、２０ｂと端子セル２２
ａ、２２ｂとの間の距離をできるだけ短くかつ均等にす
ることができ、かつ、配線領域を最小にすることができ
る。これにより、マイクロコントローラチップ１００の
面積増加と配線遅延増加の影響を最小にすることができ
る。

【００９８】さらに、マイクロコントローラチップ１０
０を評価用チップと量産用チップとに共用することがで
きる。これにより、開発工数が削減される。

【００９９】さらに、マイクロコントローラチップ１０
０を評価用チップ１０２ｂと同等の機能を持つエミュレ
ータモジュール８９に適用することができる。これによ
り、マイクロコントローラチップ１００の電気的特性と
エミュレータモジュール８９の電気的特性とを限りなく
等しくすることができる。

【０１００】なお、端子セル２２ａ、２２ｂを規則的に
配置することによって、基本セル２０ａ、２０ｂと端子
セル２２ａ、２２ｂとの間の距離をできるだけ短くかつ
均等にし、かつ、配線領域を最小にする構成は、異なる
製造プロセスを持つ半導体集積回路装置同士を貼り合わ
せてあたかも同一基板を共用する半導体集積回路装置と
する応用にも展開できる。具体的な例としては、マイク
ロコントローラチップとＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）との組み合わせ、マイクロコントロ
ーラチップとアナログ信号を扱う半導体集積回路との組
み合わせ、フラッシュメモリ（電気的に書き換え可能な
読み出し専用メモリ）を内蔵したマイクロコントーラチ
ップとＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）との組み合わせが考えられる。

【０１０１】（実施の形態２）図５は、機能ブロック４
０の構成を示す。機能ブロック４０は、マイクロコント
ローラチップ１００に含まれる複数の機能ブロックの１
つであり得る。

【０１０２】機能ブロック４０は、複数のロウ４４を含
んでいる。複数のロウ４４のそれぞれはＸ方向に向かっ
て延びている。また、複数のロウ４４のそれぞれは、ロ
ウ４４間の分離および配線のための領域を確保した上で
並行に配置される。

【０１０３】複数のロウ４４のそれぞれは、複数の標準
セル４２を含んでいる。複数の標準セル４２のそれぞれ
は、一定の高さｈを有する。

【０１０４】端子セル４６ａ、４６ｂは、実施の形態１
における端子セル２２ａ、２２ｂと同一の機能および構
成を有する。端子セル４６ａ、４６ｂは、標準セル４２
と同一の高さｈを有する。端子セル４６ａ、４６ｂは、
同一のロウ内に含まれる隣接した標準セル４２、また
は、隣接したロウ内に含まれる隣接した標準セル４２に
接続される。

【０１０５】例えば、図５において上から２番目のロウ
４４に含まれる端子セル４６ｂは、配線５０を介して同
一のロウ４４内に含まれる標準セル４８ｂに接続され
る。配線５０は、標準セル４８ｂの上を通過する。図５
において上から３番目のロウ４４に含まれる端子セル４
６ａは、ロウ間のチャネル配線５４を介して隣接したロ
ウ４４に含まれる標準セル４８ａに接続される。図５に
おいて一番下のロウ４４に含まれる端子セル４６ｂは、
配線５２を介して同一のロウ４４内に含まれる標準セル
４８ｃに接続される。配線５２は、標準セル４８ｃの上
を通過する。

【０１０６】標準セル４２間の配線は、端子セル４６
ａ、４６ｂの接続部５６ａ、５６ｂを避けるかまたは接
続部５６ａ、５６ｂを構成する層とは異なる配線層を用
いて行う。また、標準セル４２間の配線は、機能ブロッ
ク４０内の配線として一括して扱う。

【０１０７】以上のように、本実施の形態によれば、マ
イクロコントローラチップ１００の機能ブロック４０に
おいて、端子セル４６ａ、４６ｂと標準セル４２とを配
置配線に関して同等に扱うことにより、標準セル４８
ａ、４８ｂ、４８ｃと端子セル４６ａ、４６ｂとの間の
距離をできるだけ短くかつ均等にすることができ、か
つ、配線領域を最小にすることができる。これにより、
マイクロコントローラチップ１００の面積増加と配線遅
延増加の影響を最小にすることができる。

【０１０８】さらに、マイクロコントローラチップ１０
０を評価用チップと量産用チップとに共用することがで
きる。これにより、開発工数が削減される。

【０１０９】さらに、マイクロコントローラチップ１０
０を評価用１０２ｂと同等の機能を持つエミュレータモ
ジュール８９に適用することができる。これにより、マ
イクロコントローラチップ１００の電気的特性とエミュ
レータモジュール８９の電気的特性とを限りなく等しく
することができる。

【０１１０】

【発明の効果】本発明の半導体集積回路によれば、複数
の端子セルのそれぞれは、他の半導体集積回路と複数の
基本セルのうちの１つとの間のコミュニケーションを仲
介するための接続部を有している。半導体集積回路と他
の半導体集積回路とを貼り合わせることによって、モジ
ュールが形成される。このような貼り合わせによって、
他の半導体集積回路の一部（接続層）を変更することに
より、複数種類の半導体集積回路に対応することが可能
となる。これにより、モジュールの開発工数が削減され
る。

【０１１１】また、複数の基本セルと複数の端子セルと
を規則的に配置することにより、半導体集積回路の面積
増加と配線遅延の増加の影響を最小にすることができ
る。これにより、評価用の半導体集積回路を量産用の半
導体集積回路として使用することが可能となる。これに
より、評価用の半導体集積回路および量産用の半導体集
積回路の開発工数が削減される。

【０１１２】上述した半導体集積回路を含むシステムに
ついても、同様の効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態のマイクロコントローラチ
ップ１００の構成を示す図である。

【図２】機能ブロック１０ａにおける、基本セルと端子
セルの配置を示す図である。

【図３】機能ブロック１０ａにおける、基本セルと端子
セルの他の配置を示す図である。

【図４】機能ブロック１０ａにおける、基本セルと端子
セルの他の配置を示す図である。

【図５】機能ブロック４０における、標準セルと端子セ
ルの配置を示す図である。

【図６】（ａ）〜（ｃ）は、マイクロコントローラチッ
プ１００とエミュレータチップ８２との貼り合わせを示
す図である。

【図７】マイクロコントローラチップ１００ａ、１００
ｂ、１００ｃとエミュレータチップ８２ａ、８２ｂ、８
２ｃとの貼り合わせを示す図である。

【図８】（ａ）〜（ｄ）は、端子セル２２ａ〜２２ｃの
構成を示す図である。

【図９】端子セル２２ａ、２２ｂの千鳥状配置の変形例
を示す図である。

【図１０】（ａ）および（ｂ）は、従来の評価用チップ
１０２ａおよび１０２ｂの構成を示す図である。

【符号の説明】

１０ａ、４０ 機能ブロック １２、１３ データカラム １４、１５ データロウ １６ａ、１６ｂ、１７ａ、１７ｂ 端子セルロウ １９ コントロールカラム ２０、２０ａ、２０ｂ 基本セル ２１ 制御回路 ２２ａ、２２ｂ、４６ａ、４６ｂ 端子セル ３０ａ、３０ｂ、５０、５２、５４ 配線 ３２ａ、３２ｂ、５６ａ、５６ｂ 接続部 ６０ａ、６０ｂ、６０ｃ、６１ 信号端子 ６６ａ、６６ｂ、６６ｃ 配線 ８０ バンプ ８２、８２ａ、８２ｂ、８２ｃ エミュレータチップ ８３ メモリ ８４ 接続部 ８５ ワイヤ ８６ａ、８６ｂ ドライバ回路 ８８ａ、８８ｂ 入力バッファ回路 ８９ エミュレータモジュール １００、１００ａ、１００ｂ、１００ｃ マイクロコン
トローラチップ １０２ａ、１０２ｂ 評価用チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 得能 誠司 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 三好 明 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 山本 裕明 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 春日 義昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平７−22510（ＪＰ，Ａ) 特開 平２−44483（ＪＰ，Ａ) 特開 昭63−261852（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路の少なくとも一部の機能
   を実現する機能ブロックを備えた半導体集積回路であっ
   て、 該機能ブロックは、所定の方向に向かって延びている複
   数のデータロウと、該所定の方向に向かって延びている
   端子セルロウとを含み、 該端子セルロウは、該複数のデータロウのうちの２つの
   データロウの間に配置されており、 該複数のデータロウのそれぞれは、複数の基本セルを含
   み、該複数の基本セルは、該所定の方向に沿って第１の
   ピッチで配置されており、 該端子セルロウは、複数の端子セルを含み、該複数の端
   子セルは、該所定の方向に沿って第２のピッチで配置さ
   れており、 該複数の端子セルのそれぞれは、他の半導体集積回路と
   該複数の基本セルのうちの１つとの間のコミュニケーシ
   ョンを仲介するための接続部を有している、半導体集積
   回路。
2. 【請求項２】 前記複数の端子セルのそれぞれは、前記
   複数の基本セルのうち少なくとも１つに隣接する、請求
   項１に記載の半導体集積回路。
3. 【請求項３】 前記コミュニケーションは、前記半導体
   集積回路の内部信号を用いて行われる、請求項１に記載
   の半導体集積回路。
4. 【請求項４】 前記他の半導体集積回路は、リアルタイ
   ムデバッグに必要とされる情報を処理する機能を有して
   いる、請求項３に記載の半導体集積回路。
5. 【請求項５】 前記コミュニケーションは、前記半導体
   集積回路の外部信号を用いて行われる、請求項１に記載
   の半導体集積回路。
6. 【請求項６】 前記第２のピッチは、前記第１のピッチ
   に等しい、請求項１に記載の半導体集積回路。
7. 【請求項７】 前記端子セルの幅は、前記基本セルの幅
   に等しい、請求項６に記載の半導体集積回路。
8. 【請求項８】 前記第２のピッチは、前記第１のピッチ
   より大きい、請求項１に記載の半導体集積回路。
9. 【請求項９】 前記機能ブロックは、制御回路を形成す
   るための領域をさらに有しており、前記複数の端子セル
   のうち少なくとも１つは、該領域の少なくとも一部に配
   置される、請求項８に記載の半導体集積回路。
10. 【請求項１０】 前記複数の端子セルのそれぞれは、千
    鳥状に配置される、請求項８に記載の半導体集積回路。
11. 【請求項１１】 前記複数の端子セルのそれぞれは、入
    力用端子セル、出力用端子セル、入出力用端子セルのい
    ずれかである、請求項１に記載の半導体集積回路。
12. 【請求項１２】 第１半導体集積回路と、第２半導体集
    積回路と、該第１半導体集積回路と該第２半導体集積回
    路とを接続する接続手段とを備えたシステムであって、 該第１半導体集積回路は、該第１半導体集積回路の少な
    くとも一部の機能を実現する機能ブロックを含み、 該機能ブロックは、複数の基本セルと、複数の端子セル
    と含み、 該複数の端子セルのそれぞれは、該第２半導体集積回路
    と該複数の基本セルのうちの１つとの間のコミュニケー
    ションを仲介するための接続部を有しており、 該第２半導体集積回路は、リアルタイムデバッグに必要
    とされる情報を処理する機能を有しており、 該第１半導体集積回路は、複数種の半導体集積回路のう
    ちの選択された１つであり、 該第２半導体集積回路は、該複数種の半導体集積回路の
    いずれに対してもリアルタイムデバッグに必要とされる
    情報を処理する機能を有している、システム。
13. 【請求項１３】 前記接続手段はバンプである、請求項
    １２に記載のシステム。
14. 【請求項１４】 前記第２半導体集積回路の接続層は、
    前記複数種の半導体集積回路のうち選択された１つの半
    導体集積回路の前記接続部の配置に適合するように変更
    可能に設けられている、請求項１２に記載のシステム。
15. 【請求項１５】 前記複数種の半導体集積回路は前記接
    続部の配置が同一であり、前記第２半導体集積回路の接
    続層は、その配置に適合するように設けられている、請
    求項１２に記載のシステム。