TWI327354B - - Google Patents

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TWI327354B
TWI327354B TW092125055A TW92125055A TWI327354B TW I327354 B TWI327354 B TW I327354B TW 092125055 A TW092125055 A TW 092125055A TW 92125055 A TW92125055 A TW 92125055A TW I327354 B TWI327354 B TW I327354B
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Mitsuaki Katagiri
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Renesas Tech Corp
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1327354 玖、發明說明： 【發明所屬之技術領域】 本發明係祕-種半導體積體電路裝置，特別係關於一 種使用於將邏輯運算電路及記憶體電路混載於一件半導體 晶片之微電腦之有效技術。 【先前技術】 半導體積體電路裝置方面’例如稱為微電腦之半導體積 體電路裝置者為眾所周知。圖26係顯示以往之微電腦的配 置之模式平面圖，圖27係圖26局部放大之模式平面圖。 如圖26所示，以往之微電腦係將平面呈方形之半導體晶 片30構成為主體。在半導體晶片3〇的主面中央部配置有内 部電路形成部2。於該内部電路形成部2係複數配置邏輯運 算電路、記憶體電路等的電路區塊。 在内部電路形成部2外側，配置有與半導體晶片3〇各邊相 對應之四個輸出入單元形成部3。在四個輸出入單元形成部 3外側/D著半導體晶片3 0各邊配置有複數銲整9。如圖2 7 所示在四個輸出入單元形成部3，沿著相對應的半導體晶 片30各邊配置有複數輸出入單元4。輸出入單元4係與銲墊9 相對應而配置。 在内部電路形成部2外側之輸出入單元4内側，配置有用 以將電位供應至内部電路形成部2之内部電路用電源配線 8a °该内部電路用電源配線8a係形成連續延伸於内部電路 形成部2周圍之環狀。 在内部電路用電源配線8a外側之銲墊9内側，配置有用以 87953 1327354 將電位供應至輸出入單元4之輪出入單元用電源配線化。該 輸出入單Μ電源配線⑽形成連續延料複數輸出入單 元4上之環狀，以包圍内部電路形成部2。 複數輸出入單元4係包含：信號用單元5、内部電路用電 源單元6a、及輸出入電路用電源單元6t^此外複數銲墊9 係包含：信號用墊片1〇’其與信號用單元5相對應而配置， 且與信號用單元5電氣連接；内部電路用電源墊片Ua，其 與内部電路用電源單元6a相對應而配置，且與内部電路用 電源單元6a及内部電路用電源配線8a電氣連接：及輸出入 單元用電源墊片lib ’其與輸出入電路用電源單元讣相對應 而配置，且與輸出入電路用電源單元补及輸出入單元用電 源配線8 b電氣連接。 而微電腦中，伴隨多功能化及高積體化，銲墊數亦隨之 不斷增加。如圖26所示，沿著半導體晶片3〇各邊配置複數 銲墊9之微電腦中，伴隨銲墊數增加會擴大平面大小。因此， 致力銲整的配置而達成半導體積體電路裝置小型化之技術 係揭示於曰本特開平"40754號公報（特許文獻1}。該特許 文獻1係揭示沿著半導體晶片各邊將複數銲墊配置成交錯狀 之技術。此外，如該特許文獻〖之圖4及圖4的說明段落號碼 〔0014〕所示’其係揭示下述技術：「外周及内周銲墊u、 1 b只作為信號用，比緩衝器區域配置於内側之最内周的鮮 整4、5只作為電源或接地用。如此，由於以往作為電源或 接地用而確保緩衝器區域之區域均可用於信號用緩衝器2， 故不需取決晶片上所需電源及接地接腳接腳件數而可縮小 87953 1327354 半導體晶片大小β又’可充分確保用以連接外周及内周鲜 整1a、lb與緩衝器2之配線3的寬度。」 【特許文獻1】 曰本特開平1 1-40754號公報 【發明所欲解決之課題】 本發明者就有關以往之微電腦的檢討結果，找出以下問 題點。 如圖27所示，由於内部電路用電源配線8a係配置於輸出 入單元4内側，用以將電位供應至内部電路用電源配線。之 内部电路用電源整片11 a係配置於輸出入單元4外側，使得 内部電路用電源墊片1 la至内部電路用電源配線8&的距離增 加。當内部電路用電源墊片lla至内部電路用電源配線8&的 距離增加時，用以將内部電路用電源墊片丨u與内部電路用 包源配線8 a連接之連接配線的寄生電阻會增大，使電源系 特性惡化，從而擴大連接配線的寬度而使寄生電阻減少。 為了擴大連接配線的寬度’必須增加内部電路用電源單 元6a的寬度。混有不同寬度之輸出入單元4時，輸出入單元 4的配置間距係以與寬度最大之輸出入單元4一致而決定。 由於信號用單元5、内部電路用電源單元以、及輸出入電路 用電源單元6b中，内部電路用電源單元“的寬度最大，故 輸出入單元4的配置間距係以與内部電路用電源單元6a一致 而決定。另一方面，銲墊9係與輸出入單元4相對應而配置， 故銲墊9的配置間距係取決於輸出入單元4的配置間距。換 言之，由於以内部電路用電源單元6a的寬度決定銲墊9的配 87953 1327354 第092125055號專利申請案 中文說明書替換頁(98年9月）' 1 置間距，故使内部電路用電源單元&的寬度擴大之配置中， 難以使微電腦（半導體積體電路裝置）小型化。 本發明之目的係、提供一種技術，可保持或提高半導體積體 電路裝置的特性，並達成小型化。 本發明之前述及其他目的與新規特徵，可藉·由本專利說明 書的内容及所添附之圖示而瞭解。 【發明内容】 # 以下簡單說明本專利說明書所揭示的發明中，代表性者的 概要。 (1)本發明之半導體積體電路裝置配置係具有：平面呈方 形之半導體基板 複數塾片’其沿著前述半導體基板一邊而配置於前述半導 體基板主面上； 複數輸出入單元，其與前述複數墊片相對應而配置於前述 半導體基板主面上； 内部電路形成部，其係前述半導體基板主面上，其較前述 複數輸出入單元配置於内側；及 内部電路用電源配線，其係用以將電位供應至前述内部電 路形成部之内部電路用電源配線，其較前錢數輸出入 配置於内側， 月？複數輪出入單元係包含：信號用單元、及内部電路用 電源單元，
_月，』述複數㈣係、包含：信號詩片，其與前述信號用單 70相對應而配置，且與前述信號用單元電氣連接；及内部 87953-980907.DOC M/354 $092125055號專利申請案 ,,
中文說明書替換頁(98年9月)f B 電路用電源墊片，其與前述内部電路用電源單元相對應而配 置’且與前述内部電路用電源單元及前述内部電路用電源配 線電氣連接， 月’J述内部電路用電源墊片，係比前述信號用墊片配置於前 述内部電路用電源配線附近。 (2)本發明之半導體積體電路裝置配置係具有：平面呈方 形狀之半導體基板 複數墊片’其沿者前述半導體基板一邊而配置於前述半導 體基板主面上； 複數輸出入單元，其與前述複數墊片相對應而配置於前述 半導體基板主面上； 内部電路形成部，其係前述半導體基板主面上，其較前述 複數輸出入單元配置於内側， 前述複數墊片係比前述複數輸出入單元外端側部配置於 内側。 【實施方式】 以下，參照圖示詳細說明本發明之實施形態。另外，用以 說明發明之實施形態的全圖中，具同一功能者係標上相同符 號，並省略其重複說明。 (實施形態1) 本實施形態中，係說明内部電路用電源墊片比信號用電源 墊片配置於内部電源用配線附近之例。 圖1係顯示本實施形態丨之微電腦（半導體積體電路裝置）配 置之模式平面圖；
87953-980907.DOC 1327354 圖2係圖1局部放大之模式平面圖 圖3係圖2局部放大之模式平面圖 圖4係圖3局部放大之模式平面圖 圖5係顯示圖4之信號用單元之概略構成的方塊圖； 圖6係顯示圖4之内部電路用電源單元之概略構成的方塊 單元之輸出入電路一例的 圖7係顯示裝設於圖5之信號用 等效電路圖； 元之保護電路一例的等 圖8係顯示裝設於圖5之信號用單 效電路圖； 圖9係顯示圖1之半導體晶片概略構成的模式剖面圖； 圖10係顯示組入本實施形態丨之半導體積體電路裝置（半 導體晶片）之BGA型半導體裝置概略構成的模式平面圖； 圖11係顯示圖10之BGA型半導體裝置概略構成的模式剖 面圖；及 圖12係圖11局部放大之模式剖面圖β . 如圖1所示，本實施形態丨之微電腦係將半導體晶片丨構成 為主體》半導體晶片1係形成與高度方向交又之平面狀，本 實施形態中’係形成例如5 mm X 5 mm之正方形β半導體晶 片1並無限定，如圖9所示，主要具以下構件而構成：半導 體基板1 a ;在半導體基板1 a主面上分別將絕緣層、配線層 複數段重疊之多層配線層1 b ;及以覆蓋該多層配線層方式 而形成之表面保護膜（最終保護膜”絕緣層係由例如氧化碎 膜所形成。配線層係由例如铭（A 1)、或鋁合金、或銅（cu) ' 87953 12 1327354 或銅合金等金屬膜所形成。表面保護膜係由例如，重疊氧 化砂膜或氮化矽膜等無機絕緣膜及有機絕緣膜之多層膜所 形成。本實施形態之半導體晶片1係形成例如六層金屬配線 構造。 如圖1及圖2所示’在半導體晶片丨主面（半導體基板13主 面上）的中央部，係配置有内部電路形成部於該内部電 路形成部2 ,係配置有配線通道區域所區分之複數電路區 塊。在電路區塊2a配置有CPU(Central Processing Unit :中 央處理裝置），在電路區塊2b配置有Dsp(Digital以卯“
Processor :數位信號處理器），在電路區塊2c配置有 RAM(Rand〇m Access Memory:隨機存取記憶體）作為記憶 體電路，在電路區塊2〇1配置有周邊電路，及在電路區塊。 配置有各種控制器。 在半導體晶片1主面（半導體基板la主面上）之内部電路形 成部2外侧，配置有與半導體晶片1各邊（半導體基板u各邊） 相對應义四個輸出入單元形成部3。在半導體晶片i主面之 輸出入單元形成部3外側，沿著半導體晶片丨各邊配置有複 數銲塾9。如圖3所示，在四個輸出入單元形成部3,沿著相 對應之半導體晶片i的邊配置有複數輸出入單元4。輸出入 單元4係與銲整9相對應而配置。 在内部4路形成部2外側之輸出入單元4内側，配置有用 以供應电位至内部电路形成部2之複數内部電路用電源配線 8a該内部电路用電源配線8a係形成連續延伸於内部電路 形成部2周園之環狀。 87953 ^^/354 在輸出入單元形成部3上，配置有用以將電位供應至輸出 入單元4之複數輸出入單元用電源配線8卜該輸出入單元用 電源配線8 b係形成連續延伸於複數輸出入單元4上之環狀， 以包圍内部電路形成部2。 複數輸出入單元4係&含：信號用單元5、㈣電路用電 源單元6a、及輸出入電路用電源單元化。此外，複數鲜餐$ 係包含：信號用墊片10,其與信號用單元5相對應而配置' 且與k號用單元5電氣連接；内部電路用電源墊片lu，其 與内部通路用電源單元6a相對應而配置，且與内部電路用 電源單元6a及内部電路用電源配線“電氣連接；及輸出入 早兀用電源墊片lib，其與輸出入電路用電源單元补相對應 而配置，且與輸出入電路用電源單元讣及輸出入單元用電 源配線8b電氣連接。 再者，内部電路用電源墊片li a係包含：可施加Vss電位（例 如〇 v)之電源墊片、及可施加比Vss電位高之Vdd電位（例如 2.5 V)之電源墊片。又，輸出入單元用電.源墊片J丨b係包含： 可施加Vssq電位（例如〇 V)之電源墊片、可施加比Vssq電位 高之Vddq電位（例如3.3 V)之電源墊片、可施加Vss電位之電 源墊片、及可施加Vdd電位之電源墊片。 此外，複數内部電路用電源配線8a係包含：可電位固定 於Vss電位之配線、及可電位固定於Vdd電位之配線。又， 輸出入單元用電源配線8b係包含：可電位固定於Vssq電位 之配線、可電位固定於Vddq電位（例如3.3 V)之配線、可電 位固定於Vss電位之配線、及可電位固定於Vdd電位之配線。 87953 • 14 - 1327354 第092125055號專利申請案 中文說明書替換頁(98年9月）f 0 . . 信號用單元5係包含用以收送輸出入信號的電路之單元； 内部電路用電源單元6 a係將電位供應至内部.·電路以及需有 與内部電路相同電位的電源的電路之單元：輸出入電路用電 源單元6b係將電位供應至用以驅動外部負荷（Lsi外部）之輸 出電路的最終級電晶豸，以及需有與該最終級電晶體相同電 位的電源的電路之單元。 在複數銲塾9與半導體晶片1的邊之間配置有保護環丨2。 β亥保遵環12係沿著半導體晶片1各邊而連續地延伸。銲塾9 係形成為例如第六層金屬配線層；内部電路用電源配線h 及輸出入單元用電源配線8b係形成為例如第五層金屬配線 層0 如圖4所示’信號用單元5係形成具有邏輯區域15及最終級 區域16之構成。最終級區域16，其比信號用單元5的邏輯區 域1 5配置於半導體晶片丨邊側。如圖5所示，在信號用單元5 的邏輯區域15 ’配置有例如輸出電路153及_入電路15b等。 在t號用單元5的最終級區域16，配置有最終級輸出電路 16a、保護電阻元件i6b及保護電路16c等。 如圖7所示’輸出電路i5a、輸入電路15b及最終級輸出電 路16a係由n通道導電型MISFET_ Qn及p通道導電型MISFET —Qp構成的反相電路所構成。輸出電路15 a及輸入電路i5b 中係使用單一 MISFET ;最終級輸出電路16a中係使用將複數 MISFET並聯連接而構成之輸出MISFET。 保護電路1 6c係由例如圖8所示的，連接有閘極與源極之 的箝位用η型MISFET- Qn及p型MISFET-Qp所構成。保護
87953-980907.DOC ^27354 電阻元件16b係由例如多晶矽電阻所構成。 如“所示，内部電路用電源單元6a係形成具有邏輯區域 15及珉終級區域16之構成。 鞔區掳Η 丁栊士 門邵電路用電源單元6a的邏 ㈣5不構成電路’而在内部電路用電源單元6a的最終 級區域1 6配置有二個保強雷& .個保β“路16c及-個保護電阻元件 ⑽。本貫施形態中，内部電路用電源單仏的最終級區域 ㈣形成具有二個保護電路16e之構成，而保護電路&也 可為朝圖6右方的一個(在保護電阻元件⑽與内_電路用電 源塾片11 a之間所配置的保護電路丨6c)。 如圖3及圖4所示，信號用單元5與信號用塾片咐電氣連 接係經由設於信號用單元5的最終級區域_前端部之連接 部13而進行。内部電路用電源單元以與内部電路用電源墊 片1 電氣連接係經由設於内部電路用電源單元以的最終 級區域16側前端部之連接部13而進行。輸出入電路用電源 單元6b與輸出入單元用電源墊片1 1 b之電氣連接係經由設於 輸出入電路用電源單元6b的最終級區域16側前端部之連接 部13而進行。 本貫施形·％中’從半導體晶片1的邊至輸出單元4外側端 部的距離L1係例如約1 5 〇 # m左右；從輸出單元4内側端部 至内部電路形成部2的距離L2係例如約120 /i m左右。此 外’信號用單元5及内部電路用電源單元6a係形成例如長度 約240以m ’寬度約4〇以m左右。再者，輸出入電路用電 源單元6b係形成例如長度約200以m，寬度約50 y m左右。 又’電極墊片9的配置間距9p係形成例如50 (im。 87953 -16· 1327354 信號用整片1〇比輸出單元4配置於外側；内部電路用電源 配線8a比輸出單元4配置於内側。内部電路用電源墊片"a 比輸出單元4配置於内側’其以與内部電路用電源配線^平 面重疊万式而配置。換言之，内部電路用電源墊片比信 號用墊片10配置於内部電路用電源配線8a附近。此外圖3、 圖4之内部電路用電源單元以，其直接連接於内部電路用電 源配線8a的Vdd，以表示Vdd用電源單元，而其直接連接於 内部電路用電源配線8a的另一條Vss配線，係作為vss用電 源單元。 内部電路用電源墊片1 la與内部電路用電源配線8a間之距 離隨内部電路用電源墊片1 la接近内部電路用電源配線仏而 縮短’並減少用以將内部電路用電源墊片Ha與内部電路用 電源配線8a相連接之連接配線的寄生電阻。當連接配線的 寄生電阻減少時’由於不需增加連接配線寬度，故可縮小 内部電路用電源單元6a的寬度。因此，藉由内部電路用電 源墊片11 a比信號用墊片10配置於内部電路用電源配線8a附 近’可縮小内部電路用電源單元6a的寬度，從而縮小輸出 單元4的配置間距。其結果由於可縮小由輸出單元4的配置 間距所決定的銲整9的配置間距9p，故可達成半導體晶片1 的小型化，亦即微電腦的小型化。 圖10係顯示組入本實施形態之微電腦（半導體晶片1)之 BGA型半導體裝置概略構成的模式平面圖； 圖11係顯示圖之BGA型半導體裝置概略構成的模式剖 面圖；及 87953 •17- 1327354 圖12係圖11局部放大之模式剖面圖。 如圖10乃至圖12所示，BGA型半導體裝置2〇之構成係將 半導體晶片1實裝於稱作插入式選擇指的配線基板U主面 側，並在與配線基板2 1主面相對側的背面側配置有複數銲 塊（銲球）26作為外部連接用端子。 如圖9所示，在半導體晶片丨主面配置有例如由Au構成的 複數柱形凸塊24，以作為突起狀電極。複數柱形凸塊24分 別配置於在半導體晶片1主面所配置的複數銲塾9上，且與 之電性及機械相連接。柱形凸塊24之形成係藉由，例如， 使用Au引線且併用超音波震動而熱壓著之球形接合法。球 形接合法係在Au引線前端部形成球體，之後，從球體部分 切斷Au引線以形成凸塊之方法。因此，使用柱形凸塊以作 為突起狀電極之半導體晶片丨中，增加柱形凸塊形成時的壓 著所造成的衝擊》 如圖11及圖12所示，在配線基板21主面配置有與半導體 晶片1的銲墊9相對應之複數墊片22，在其背面則配置有複 數墊片23。在各複數墊片23固著銲塊26，並與之電性且機 械連接》 半導體晶片1，係在其主面與配線基板21重疊狀態下進行 貧裝。在半導體晶片1與配線基板2 1之間介有例如各向異性 導電性樹脂2 5作為接著用樹脂，利用該各向異性導電性樹 脂25使半導體晶片1接著固定於配線基板2丨β各向異性導電 性樹脂25方面’係使用在例如環氧系熱硬化性樹脂中混入 多數導電粒子者。 87953 -18- 1327354 枉形凸塊24之形成係藉由，例如，切割半導體晶圓形成 單片半導體晶片1後，球形接合於半導體晶片丨的銲墊9上之 方法。半導體晶片丨的實裝係藉由將薄膜狀各向異性導電性 樹脂25配置於配線基板2丨主面的晶片實裝區域，之後，在 配線基板2丨與半導體晶片i之間介有各向異性導電性樹脂乃 之狀態下邊加熱邊以接合工具壓著半導體晶片丨而進行。另 外，接著用樹脂方面，除了薄膜狀各向異性導電性樹脂 (ACF:AniSotropic Conduetive FUm)外，也可使用糊狀各向 異性導電性樹脂（ACp : 4niS0tr0pic £〇nductive bs⑷或片 狀非導電性樹脂（NCF : M_〇n a〇nductive £um)等。 柱形凸塊24介於半導體晶片丨的銲墊9與配線基板2i的墊 片22之間，並電氣連接墊片9與墊片22。柱形凸塊以藉由介 於配線基板2丨與半導體晶片丨之間的各向異性導電性樹脂乃 的熱收縮力（從加熱狀態回復常溫時所產生的收縮力）或熱硬 化收縮力（熱硬化性樹脂硬化時所產生的收縮力）等，壓接於 配線基板2i的墊片22。由於壓接時的應力或柱形凸塊形成 時的衝擊，通常，墊片下不會配置可能因應力或衝擊造成 特性劣化或破壞之電路，但即使在内部電路用電源配線h 上配置墊片，由於並未配置對應力或衝擊敏感的微細加工 電晶體，故幾乎在電路特性上不會造成影響。 如上構成的BGA型半導體裝置20中，由於藉由半導體晶 片1的小型化而可縮小配線基板2 1的平面大小，故藉由達成 半導體晶片1的小型亦可達成B G A型半導體裝置2 〇的小型 化。 1 87953 -19- 1327354 (實施形態2) 本實施形態中，係說明在輸出入單元上配置有銲墊之例。 圖13係本實施形態2之微電腦配置的模式平面圖；及 圖14係圖π局部放大之模式平面圖。 如圖13及圖Μ所示，複數鲜冬9係比分別與之相對應的輸 出入單元4外側端部配置於内側。本實施形態中，複數銲墊 9係以分別與之相對應的輸出入單元4平面重疊方式而： 置。藉由上述構成，由於可縮短半導體晶片1的邊至輸出單 以外側端部的距離L1，故可達成半導體晶片ι(微電腦）的 小型化。 此外由於壓接時的應力或柱形凸塊形成時的衝擊，通 整片下不會配置可能因應力或衝擊造成特性劣化或破 壞之電路，但即使在輸出人單元形成部3的最終級區域“上 配置墊片’由於並未配置對應力或衝擊敏感的微細加工電 晶體，故幾乎在電路特性上不會造成影響。 (實施形態3) 圖15係本發明實施形態3之微電腦配置的模式平面圖；及 圖16係圖15局部放大之模式平面圖。 "^ η 丄 1 ίΐ 厂 〇 神j w 早 7G 4配置於内側，其以與内部畲玫 門1電路用電源配線8a平面重疊方式 如圖15及圖16所示，内部電路用電源墊片 而配置。信號用塾片10及輸出入單元用電源塾片m係以分 別與之相對應的輸出入單元4平面重疊方式而配置。如此， 可縮短内部電路用電源單元6a的寬度。藉由上述構成可 更加達成半導體晶片1(微電腦）的小型化。 87953 -20, 1327354 第092125055號專利申請案 中文說明書替換頁(98年9月）· · (實施形態4) 圖1 7係本實施形態4之微電腦的部分配置模式平面圖。 如圖17所示’内部電路用電源墊片11&係比輸出入單元*配 置於内側，其以與内部電路用電源配線8a平面重疊方式而配 置。仏號用墊片10及輸出入單元用電源墊片丨lb係以分別與 之相對應的輸出入單元4平面重疊方式而配置。複數銲墊9係 形成交錯配置，其沿著半導體晶片i的邊而將位於半導體晶 片1邊侧之第一墊片9與位於自半導體晶片丨的邊分開的位置 之第二墊片9交相反覆配置以形成為千鳥紋排列。藉由上述 構成，於銲墊9的配置方向，由於擴大相鄰之銲墊9的間距， 故可提升柱形凸塊形成步驟或引線接合步驟中的生產性。此 外，使插入式選擇指2 1的配線形成容易並使生產性提升。 (實施形態5) 圖18係本實施形態5之微電腦配置的模式平面圖。 如圖18所示，在内部電路形成部2，配置有配線通道形成 區域所區分之複數電路區塊（2a、2b、2c、2d、2e)。在配線 通道形成區域形成有用以將各電路區塊間連接之配線。 在内部電路形成部2，配置有内部電路用電源單元6a及内 部電路用電源墊片1 la。内部電路用電源單元6a及内部電路 用電源墊片1 la係配置於與電路區塊未平面重疊之區域，亦 即配線通道形成區域。藉由上述構成，可提高内部電路用電 源系的特性。此外，在配線通道形成區域並未形成用以構成 電路之電晶體元件，故可抑制柱形凸塊或接合引線連接内部 電路用電源墊片1U時的衝擊所造成的不良。
87953-980907.DOC 1327354 另外， 也可省略内部電路形成部2之 6a 0 内部電路用電源單元 (實施形態6) 圖19係本實施形態6之微電腦的部分配置模式平面圖。 前述之實施形態中，係在信號用單元5外側（半導體晶片！ 邊側）進行信號用塾片Η)與信號用單元5的電氣連接“θ而本 實施形態中’係在信號用單元5内側（内部電路形成部2側）進 行信號用塾片1G與信號用單元5的電氣連接。肖由上述構 成，可縮短銲墊9與連接部13間的距離並提高電路特性。此 外，由於比較容易受到應力4衝擊的影響之冑出入單元4中 的邏輯區域15可配置於半導體晶片丨周邊側（緣側），故使銲 墊9的配置容易。本實施形態中，銲墊9的配置係形成四行。 (實施形態7) 圖20係本實施形態7之微電腦的部分配置模式平面圖； 圖21係顯示與圖2 〇相同區域中銲墊的配置狀態模式平面 國， 圖22係顯示組入本實施形態7之半導體積體電路裝置（半 導體晶片）之BGA型半導體裝置的概略構成模式剖面圖；及 圖2 3係圖2 2局部放大之模式剖面圖。 如圖20及圖21所示，本實施形態中，在信號用單元5内側 (半導體晶片1邊側）進行信號用單元5與信號用墊片1〇的電氣 連接之點，係與實施形態6相同。 如圖22及圖23所示’本實施形態之β〇α型半導體裝置30 係以銲塊3 1進行半導體晶片（微電腦）丨與配線基板2丨的連 87953 •22· 1327354 接《因此，圖21所示銲墊9係形成作為銲塊連接用凸塊面的 形狀（例如平面形狀呈圓形）。 如圖22及圖23所示，BGA型半導體裝置3〇之構成係將半 導體晶片1實裝於配線基板（插入式選擇指）2丨主面側，並在 與配線基板2 1主面相對側的背面側配置有複數銲塊（銲球）26 作為外部連接用端子。 半導體晶片1係在其主面與配線基板2丨主面相重疊的狀態 下進行實裝。在半導體晶片1與配線基板2丨之間係介有複數 銲塊3 1。複數銲塊3 1係分別配置於半導體晶片丨的各銲墊（本 實施形態中係凸塊面）9與配線基板21的各墊片（由部分配線 構成的連接部）23之間，並分別電性且機械連接各銲墊9與 各墊片22。 土 ~ 在半導體晶片1與配線基板21之間的間隙區域係填充（注 入)例如環氧系熱硬化型絕緣性樹脂所構成的墊底樹脂& 該墊底樹脂32於半導體晶片1實裝於配線基板以後，可注入 配線基板21料導體晶片！之間。㈣31可藉由，例如將鲜 球供應至半導體晶片1㈣塾上後，施以熱處理溶解銲球而 形成。半導體晶之實裝可藉由將形成有銲塊31之半導體 晶片!配置於配線基板2〗後，施以熱處理溶解銲塊31而進S 行。 知塊31之連接方式，甴於並夫. '禾於凸塊形成時或半導體晶 片1與配線基板2 1相連接時拷^施；淑； 逆接呻增加衝擊，故可在半導體晶片1 上任一處配置銲签9。圖21伞，在ss- y , 國21中，係顯不四行墊片配置，可擴 大墊片間距pi(例如約2〇〇以m)。 ’、 87953 -23- 1327354 另外，銲墊9的配置也可為二行、或三行、或五行以上。 (實施形態8) 圖24係顯示在本實施形態8之BGA型半導體裝置中，半導 體晶片的銲墊與配線基板背面側的墊片之連接關係模式 圖；及 圖25係圖24局部放大之模式圖。 如圖24及圖25所示，半導體晶片1的複數銲墊9係形成交 錯配置，其沿著半導體晶片1的邊（半導體晶片1的緣）而將位 於半導體晶片1邊侧之第一墊片9與位於比第一墊片9自半導 體晶片1的邊分開的位置之第二整片9交相反覆配置。複數 第一墊片9所構成的第一墊片群（從半導體晶片1的邊數來第 一行）係包含信號用墊片1 0及輸出入單元用電源整片丨丨b ; 複數第二墊片9所構成的第二墊片群（從半導體晶片1的邊數 來第二行）係包含内部電路用電源墊片u a。 圖25及圖26雖未圖示，但可與半導體晶片1的銲塾9電氣 連接之配線基板21的墊片（參照圖23及圖24)22係與半導體晶 片1的銲墊9相對應而配置。亦即，基板2丨的墊片22在配線 基板21的晶片裝設區域（裝設有半導體晶片1之區域）係形成 X錯配置，其沿著配線基板21的邊（緣）而將位於配線基板2 1 邊側之第一墊片22與位於比第一墊片22自配線基板21的邊 分開的位置之第二墊片22交相反覆配置β 配線基板21背面側的複數墊片23係以複數行（本實施形態 中係四行）配置於配線基板21的周邊區域β亦即，複數整片 2 3係配置於半導體晶片1正下方除外之周圍。 87953 -24- 1327354 在配線基板2 1主面配置有複數用以電氣連接配線基板主 面的墊片22與其背面的墊片23之配線27。該複數配線27係 從配線基板2 1的晶片裝設區域（裝設有半導體晶片1之區域） 朝配線基板21的周邊拉出。複數配線2 7中，用以電氣連接 第二墊片22與其墊片23之配線27係通過第一墊片22間而從 配線基板2 1的晶片裝設區域朝其周邊拉出。藉由上述構成， 可達成半導體裝置30的電源強化及小型化。 以上’依據前述實施形態具體說明本發明者等之發明， 但本發明並不侷限於前述實施形態，在不脫離其要旨的範 圍内可作各種變更。 【發明之效果】 以下簡單說明由本專利說明書所揭示之發明中代表性者 所獲得之效果。 根據本發明，可保持或提高半導體積體電路裝置的電路 特性’並達成小型化。此時的電路特性係指可降低電源用 連接的寄生電阻’並減少電源系阻抗，藉由減少電源系阻 杬，可擴大電路特性的動作電壓容限，減少干擾，並擴大 因干擾減少之動作時的時間容限。 【圖式簡單說明】 圖1係本發明實施形態1之半導體積體電路裝置配置的模 式平面圖； 圖2係圖1局部放大之模式平面圖； 圖3係圖2局部放大之模式平面圖； 圖4係圖3局部放大之模式平面； 87953 •25· ^27354 圖5係圖4之信號用單元的概略構成方塊圖； 圖6係圖4之内部電路用電源單元的概略構成方塊圖； ★圖7係顯示裝設於圖5之信號用單元之輸出入電路—例的 等效電路圖； ‘ 圖8係顯示裝設於圖5之信號用單元之保護電路—例的 效電路圖； 圖9係顯示圖丨之半導體晶片概略構成的模式剖面圖； 圖1 〇係顯示組入本發明實施形態丨之半導體積體電路裝置 之BGA型半導體裝置概略構成的模式平面圖； 圖11係顯示圖10之B G A型半導體裝置概略構成的模式剖 面圖； 圖12係圖11局部放大之模式剖面圖； 圖13係本發明實施形態2之半導體積體電路裝置配置的模 式平面圖； 圖14係圖13局部放大之模式平面圖； 圖15係本發明實施形態3之半導體積體電路裝置配置的模 式平面圖； 圖16係圖15局部放大之模式平面圖； 圖17係本發明實施形態4之半導體積體電路裝置配置的模 式平面圖； 圖18係本發明實施形態5之半導體積體電路裝置配置的模 式平面圖； 圖19係本發明實施形態6之半導體積體電路裝置配置的模 式平面圖； 87953 -26 - 1327354 圖20係本發明實施形態7之半導體積體電路裝置配置的模 式平面圖； 圖2 1係本發明實施形態7之半導體積體電路裝置配置的模 式平面圖； 圖2 2係顯示組入本發明實施形態7之半導體積體電路裝置 之BGA型半導體裝置的概略構成的模式剖面圖； 圖23係圖22局部放大之模式剖面圖； 圖24係顯示在本發明實施形態8之BGA型半導體裝置中， 半導體晶片的銲墊與配線基板背面側的墊片之連接關係的 模式圖； 圖25係圖24局部放大之模式圖； 圖26係以往之半導體積體電路裝置配置的模式平面圖； 及 圖27係圖26局部放大之模式剖面圖。 【圖式代表符號說明】 1 半導體晶片 . 2 内部電路形成部 2a、2b、 電路區塊 2c ' 2d ' 2e 3 輸出入單元形成部 4 輸出入單元 5 信號用單元 6a 内部電路用單元 輸出入電路用電源單元 87953 -27- 1327354 8a 内部電路用電源配線 8b 輸出入單元用電源配線 9 銲墊 13 連接部 15 邏輯區域 15a 輸出電路 15b 輸入電路 16 最終級區域 16a 最終級輸出電路 16b 保護電阻元件 16c 保護電路 20 半導體裝置 21 配線基板（插入式選擇指） 22、23 墊片 24 柱形凸塊（突起狀電極） 25 各向異性導電性樹脂 26 銲塊（外部連接用端子） 27 配線 28- 87953

Claims (1)

1327354 第092125055號專利申請案 中文申凊專利範圍替換本(98年9月） 拾、申請專利範園：料 種半導體積體電路裝置，其特徵係具有： 平面呈方形之半導體基板； '、 複數墊片， 導體基板主面上，· 其沿著前述半導體基板 一邊而配置於前述半 複數輸出入单元，直叙oV + 述半導體基板主面上相對應而配置於葡 :部電路形成部，其配置於前述半導體基板主面上， 較别述複數輸出入單元内側；及 形二:電路用電源配線’其係將電位供應至前述内部電路 配置;部電路用電源配線’其較前述複數輸出入單元 配置於内側； 千70 偽號用單元及内部電路用 前述複數輪出入單元係包含 電源單元； 則述複數墊片係包含：信號用墊片，其與前述芦號用 對應而配置’ ^•與前述信號用單元電氣連接.及^ 配m二…相部電㈣電源單元相對應而 …/ 部電路用電源單元及前述内部電路用雷 源配線電氣連接； 电格用電 2. 剛述内部電路用電源墊片 述内部電路用電源配線附近。 比前述信號用塾 片配置於前 如請求項1之 前述内部 側。 半導體積體電路裝置，其中 電路用電源墊片比前述輸出入單 元配置於内 87953-980907.DOC 1327354 3.如求項1之半導體積體電路裝置，其中 前述内部電路用電源墊片配置成與前 源配線平面重疊。 電路用電 4·如靖求項1之半導體積體電路裝置，其中 2相號用單it比前述輸出人單元配置於外側。 5.如吻求項1之半導體積體電路裝置，其中 前述信號用塾片比前述輸出入單；的 内側。 1配置於 6·如請求項1之半導體積體電路裝置，1中 :内部電路用電源配線比前述㈣電路形成部配置 7. 如凊求項1之半導體積體電路裝置，其中 前述内部電路用電源配線係以包圍前述内部 部周圍之方式而延伸。 形成 8. 如請求項1之半導體積體電路裝置，其中 刖述信號用單it具有：設有輸出人電路之邏輯區域 有保護電路之最終級區域； & 前述邏輯區域比前述最終級區域配置於前述半 板的一邊側。 基 9· 一種半導體積體電路裝置，其特徵係具有： 平面呈方形之半導體基板； 複數墊片，其沿著前述半導體基板一邊而配置於前述半 導體基板主面上； 複數輸出入單元，其與前述複數墊片相對應而配置於前 87953-980907.DOC 1327354 述半導體基板主面上； 内部電路形成部，其配置於前述半導體基板主面上，且 較則述複數輸出入單元配置於内側； 内部電路用電源配線，其係將電位供應至前述内部電路 形成邛之内部電路用電源配線，其較前述複數輪出入單元 配置於内側；及 輸出入單元用電源配線，其係將電位供應至前述複數輸 出入單元之輸出人單元用電源配線，其沿著前述半導體基 板邊延伸，以與前述複數輸出入單元平面重疊； 複數輸出人單元係包含：信號用單元、内部電路用 电源早几及輪出入單元用電源單元； =複數墊片係包含：信號用塾片，其與前述信號用翠 應而配置’且與前述信號用單元電氣連接；内部電 置=墊片，其與前述内部電路用電源單元相對應而配 ，/、前述内部電路用電源單元及前述内部電路用電$ =::接;及輸出入單元用電源墊片，其與前SI 電源單元^早几相對應而配置，且與前述輸出入單元用 : 則述輸出入單元用電源配線電氣連接； 前述内部電路用電源墊片比前述 述内部電_電源配線附近。 Η㈣^ 10.如凊求項9之半導體積體電路裝置，其中 側刖相部電路用電源墊片比前述輸出人單元配置於内 如請求項9之半導體積體電路裝置，其中 87953-980907.DOC 前述内部電路用I 電綠塾片配置成與前 源配線平面重疊。 述内邹電略田 Π.如：求項9之半導體積體電路裝置，其中 ::这L號用墊片及輪出入單元用電源墊 入早元配置於外側。 ’、片比前迷輪出 13. 如請求項9之半導體積體電路裝置，” " 面重疊； '單元 !:信號用塾片配置成與前述輸出八單元平面 則述輸出入單元用電源塾片配置成*::面養 用電源單元平面重疊。 ’、則述輪出 14. 如：求項9之半導體積體電路裝置，其中 部配置 前述内部電路用電源配線比前 於外側。 丨电路形成 15. 如：求項9之半導體積體電路裝置，其中 前述内部電路用I、、E f i , 電源配線係以包圍前述内 部周圍之方式而延伸。 ° “路形成 16. 如請求項9之半導體積體電路裝置，其中 前述信號用單元俜1古· π 士 i , Μ 有.汉有輸出入電路之邏輯區域及 δ又有保護電路之最終級區域； _ 前述邏輯區域比前述最終級區域配置於前述半導體美 板的一邊側。 Π.-種半導體積體電路裝置，其特徵係具有： 平面呈方形之半導體基板； 複數塾# ’其;^著前述半導體基板一邊而配置於前述半 導體基板主面上； 87953-980907.DOC 1327354 複數輸出入單元，其與前述複數墊片相對應而配置於前 述半導體基板主面上；及 内部電路形成部，其配置於前述半導體基板主面上，且 較前述複數輸出入單元内側， 前述複數墊片配置為比前述複數輸出入單元之外侧端 部内側。 18·如請求項17之半導體積體電路裝置，其中 月IJ述複數墊片係以與個別對應的前述墊片平面地重疊 之方式配置。 19.如請求項17之半導體積體電路裝置，其中 上述複數墊片係以位於上述半導體基板一邊側之第一 墊片，及位於比上述第-墊片遠離上述半導體基板一邊側 第墊片，名著上述半導體基板一邊側交互地重複配置 而形成為千鳥紋排列。 如請求項17之半導體積體電路袭置，其中進—步具有： 、内部電路用電源配線，其係供應電位至前述内部電路形 成。P之内部電路用電源配線，其比前述複數輪出入單元配 置於内側；及 輸出入單元用電源電線，其係供應電位至前述複數輪出 二單元之㈣人單元用電源配線’其沿著前述半導體基板 邊延伸，以與前述複數輪出入單元平面重疊； 内部電路用 别述複數輸出入單凡係包含··信號用單元 電源單元及輸出入單元用電源單元，· 其與前述信號用單 别述複數塾片係包含：信號用墊片 87953-980907.DOC / -相對應而配置，且與前述信號用 路用電源墊片，其與前述内部電路 二連接；内部電 置，且與前述内部電路用電 /原早疋相對應而配 电’原早兀及前述内部雷 配線電氣連接，.及輸出入單 用電源 入單元料源單元相對應㈣置，且 輸出 ® - 且與刖述輸出入單元用 I源单70及前述輸出人單元用電源配線電氣連接.用 前述信號用墊片配置成與前述信號用單元平面重疊. 前述輸出入用電源墊片配置成與前述輸出入單元用 源單元平面重疊； 用電 前述内部電路用電源墊片比前述信號用塾片配置Ρ 述内部電路用電源配線側。 、則 21.如請求項20之半導體積體電路裝置，其中 前述内部電路用電源墊片比前述輸出入單元配置於内 側。 22. 如請求項2〇之半導體積體電路裝置其中 前述内部電路用電源墊片配置成與前述内部電路用電 源配線平面重疊。 23, 一種半導體積體電路裝置，其特徵係具有： 平面呈方形之半導體基板； 複數墊片，其係包含信號用墊片及第一内部電路用電源 塾片之複數塾片’其沿著前述半導體基板一邊而配置於前 述半導體基板主面上； 複數輸出入單元，其與前述複數塾片相對應而配置於前 述半導體基板主面上； 87953-980907.DOC 1327354 上 且 :h路形成部’其配置於前述半導體基板主面 比前述複數輸出入單元内側；及 部第-内部電路用電源墊片’其配置於前述内部電路形成 24·如請求項23之半導體積體電路& 前述第二内部電路用電源墊片配置於前述内部 成部的配線通道形成區域上。 / 25. —種半導體裝置，其包含： 、半導體基板，其具有主面及與上述主面相反側的裡面， 並包含第—邊’且平面形狀係長方形； 複數個接合塾片，其形成於上述主面上；内部電路 部，其形成於上述主面上； 攻 内部電路用電源配線，其配置於上述第-邊及上述内部 電路形成部之間，並用於供給電位至上述内部電路形成部 複數個單元，其包含電晶體且配置於上述第一邊及上述 内。P電路用電源配線之間、，並與上述複數個接合墊片電= 連接；及 & 單元用電源配線，其配置於上述複數個單元上，並用於 供給電位至上述複數個單元；且 上述複數個接合墊片係以個別與上述複數個單元所包 含之電晶體個別平面地重疊之方式配置在上述單元用電源 配線上。 26.如請求項25之半導體裝置，其中上述複數個單元包含信號 用單元’該#號用單元包含用於接收發出從外部輸入輪出 87953-980907.DOC 1327354 4吕说之電路。 27. 如請求項26之半導體裝置，上述信號用單元包含 邏輯區域’於其中配置有輸出電路及輸入電路；及最終 級區域，於其中配置有保護電阻元件 '最終級輸出電路、 及保護電路；且其中上述輸出電路、上述輸入電路、上述 最終級輸出電路及上沭徂嗜雪及—丄β 上述保4電路係措由場效電晶體而構 成。 28. 如請求項27之半導體裝置，其中上述複數個接合墊片係以 個別與上述信號用$元之上述最終級區域個別平面地重疊 之方式配置。 29·如明求項27之半導體裝置，其中上述最終級區域比上述邏 輯區域靠近上述第一邊。 30. 如請求項26之半導體裝置，上述複數個單元係進—步包含 内部電路用電源單元，其供給電位至上述内部電路形成部 内的内部電路、及必須與上述内部電路同電位之電源的電 路〇 31. 如請求項30之半導體裝置，上述複數個單元係進—步包含 輪入輸出電路用電源單元，其供給電位至不可外部驅動之 輪出電路的最終級電晶體，及必須與上述最終級電晶體同 電位之電源的電路。 32. 如請求項25之半導體裝置，上述單元用電源配線包含固定 電源電位之配線及固定接地電位之配線。 33·如請求項25之半導體裝置，上述單元用電源配線係形成為 包圍上述内部電路形成部且在上述複數個單元上連續延伸 87953-980907.DOC 1327354 之環狀。 .、5之半導體裝置，上述複數個接合墊片係個別以 上述内口p電路形成部靠近上述第一邊之側，❻比上述單 元的端部内側之方式平面地配置。 如吻求項25之半導體裝置，上述複數個接合塾片係以位於 上述第一邊側之第一塾片，及位於比上述第一塾片遠離上 述第邊之第二墊片，沿著上述第一邊交互地重複配置而 形成為千烏紋排列。 .如咕求項25之半導體裝置，上述内部電路形成部配置有 CPU、DSP、RAM、週邊電路及控制器。 37. 如請求項25之半導體裝置，其進一步包含配線基板，其具 有配置有與上述半導體基板之上述複數個接合墊片對應之 複數個墊片的主面，及排列有複數個外部連接用端子且與 上述主面相反側之裡面；且 上述複數個接合墊片與上述複數個墊片係介以導電性 材料而電氣連接。 38. 如請求項37之半導體裝置，上述導電性材料係包含金的柱 形凸塊。 87953-980907.DOC 1327354 柒、指定代表圖： (一) 本案指定代表圖為：第（3 )圖。 (二) 本代表圖之元件代表符號簡單說明 1 半導體晶片 2 内部電路形成部 3 輸出入單元形成部 4(6a) 輸出入單元（内部電路用電源單元） 4(5) 輸出入單元（信號用單元） 4(6b) 輸出入單元（輸出入電路用電源單元） 8b 輸出入單元用電源配線 8a 内部電路用電源配線 9(10) 銲墊（信號用墊片） 9(1 lb) 銲墊（輸出入單元用電源墊片） 9p 電極墊片9的配置間距 9(lla) 銲墊（内部電路用電-源墊片） 12 保護環 13 連接部 LI、L2 距離 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式 87953
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4510370B2 (ja) * 2002-12-25 2010-07-21 パナソニック株式会社 半導体集積回路装置
US7411601B2 (en) * 2004-08-03 2008-08-12 Seiko Epson Corporation Exposure head
KR100674936B1 (ko) 2005-01-10 2007-01-26 삼성전자주식회사 강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워강화 방법
WO2006123267A2 (en) * 2005-05-19 2006-11-23 Koninklijke Philips Electronics N.V. Functional assembly and method of obtaining it
JP4934325B2 (ja) * 2006-02-17 2012-05-16 株式会社フジクラ プリント配線板の接続構造及びプリント配線板の接続方法
JP5264135B2 (ja) * 2006-11-09 2013-08-14 パナソニック株式会社 半導体集積回路及びマルチチップモジュール
JP2008147374A (ja) * 2006-12-08 2008-06-26 Fujitsu Ltd 半導体装置
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
JP2009200101A (ja) * 2008-02-19 2009-09-03 Liquid Design Systems:Kk 半導体チップ及び半導体装置
US8106487B2 (en) * 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
JP5535490B2 (ja) * 2009-01-30 2014-07-02 住友電工デバイス・イノベーション株式会社 半導体装置
JP5325684B2 (ja) * 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US10892236B2 (en) * 2019-04-30 2021-01-12 Qualcomm Incorporated Integrated circuit having a periphery of input/output cells
US11749572B2 (en) * 2020-05-19 2023-09-05 Macronix International Co., Ltd. Testing bonding pads for chiplet systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346352A (ja) * 1989-07-14 1991-02-27 Mitsubishi Electric Corp 半導体集積回路装置
JPH03165543A (ja) * 1989-11-25 1991-07-17 Seiko Epson Corp 半導体装置
JP3101077B2 (ja) * 1992-06-11 2000-10-23 株式会社日立製作所 半導体集積回路装置
JP3177464B2 (ja) * 1996-12-12 2001-06-18 株式会社日立製作所 入出力回路セル及び半導体集積回路装置
JPH1140754A (ja) 1997-07-17 1999-02-12 Mitsubishi Electric Corp 半導体装置
US6008532A (en) * 1997-10-23 1999-12-28 Lsi Logic Corporation Integrated circuit package having bond fingers with alternate bonding areas
JP3679923B2 (ja) * 1998-05-07 2005-08-03 株式会社東芝 半導体装置
US6078068A (en) * 1998-07-15 2000-06-20 Adaptec, Inc. Electrostatic discharge protection bus/die edge seal
JP3236583B2 (ja) * 1999-06-24 2001-12-10 ローム株式会社 半導体集積回路装置
US7089517B2 (en) * 2000-09-29 2006-08-08 Advantest Corp. Method for design validation of complex IC
JP2002170844A (ja) * 2000-12-04 2002-06-14 Oki Electric Ind Co Ltd 半導体装置
US6798069B1 (en) * 2003-03-28 2004-09-28 Lsi Logic Corporation Integrated circuit having adaptable core and input/output regions with multi-layer pad trace conductors

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