CN104218005B - 芯片密封圈及包括该密封圈的芯片 - Google Patents

Abstract

一种芯片密封圈及包括该密封圈的芯片，所述芯片密封圈位于芯片的介质层中，围绕位于芯片中的集成电路区，所述介质层和所述集成电路区均位于衬底上，所述芯片密封圈包括：内密封圈，所述内密封圈底部位于衬底上，所述内密封圈包括层叠设置的多层第一导电层，相邻两层第一导电层之间通过第一插塞连接；环绕所述内密封圈的外密封圈，所述外密封圈底部位于介质层上，所述外密封圈包括层叠设置的多层第二导电层，相邻两层第二导电层之间通过第二插塞连接。所述芯片密封圈可以降低芯片切割时应力破坏芯片集成电路区的可能性。

Description

芯片密封圈及包括该密封圈的芯片

技术领域

本发明涉及半导体领域，特别涉及到一种芯片密封圈及包括该密封圈的芯片。

背景技术

集成电路芯片在晶圆上依照矩形阵列分布，芯片制备好之后需要将其从晶圆上切割下来，然后进行测试封装等后续程序。在分割芯片的过程中会产生应力，这些应力不可避免的会导致晶圆上的介质层产生裂纹或相互剥离，裂纹和剥离产生后，应力迅速集中到裂纹的尖端和剥离处的根部。如果没有任何保护措施，这些裂纹和剥离会快速扩展到芯片的集成电路区，导致暴露出集成电路区中的金属，暴露的金属容易发生腐蚀或者氧化而降低芯片的性能，甚至会导致整个芯片失效。

近年来随着半导体工艺中器件的不断缩小，芯片中形成的介质层不断变薄。为了减小导线之间形成寄生电容，低k材料被用作介质层。然而，与传统材料的介质层相比，低k材料的断裂韧性（表征材料阻止裂纹扩展的能力，断裂韧性越小，材料阻止裂纹扩展的能力就越弱）低且多孔，更加难以阻挡应力的破坏，裂纹或者剥离产生后会在低k材料中迅速传播，并进入芯片的集成电路区。芯片在从晶圆上切割分离时，集成电路区更容易受到伤害，导致芯片性能的降低，甚至导致芯片的失效。

参考图1，晶圆1上具有集成电路区20和切割道30。将芯片沿切割道30从晶圆1上切割下来时，会产生应力。为了防止应力传播进入集成电路区20，需要在集成电路区20四周环绕密封圈10。使密封圈10环绕所述集成电路区20，并被所述切割道30所环绕。图1为晶圆1上形成密封圈10、集成电路区20和切割道30的俯视图。

现有技术中，密封圈10通常由导电层和插塞形成，相邻两层所述导电层通过所述插塞相互连接。图2为图1沿切线AA’所切平面的示意图，密封圈10左侧为切割道30，集成电路区20位于所述密封圈10右侧。密封圈10包括导电层5和插塞4，导电层5和插塞4均位于介质层2中。密封圈10与集成电路区20中金属互连结构在同一工艺中形成，即形成集成电路区20中的一层导电层时，相应的，在密封圈10中也在同一层中形成一层导电层；形成集成电路区20中的一个插塞时，相应的，在密封圈10中也在同一层中形成一层插塞。通常还会在密封圈10的上层形成保护层6。由于提供了密封圈10的保护，可以降低芯片在从晶圆1上分割出来时因受应力作用而被破坏的风险。

为了阻挡应力通过介质层2传播进入集成电路区20，密封圈10必须位于所述基底3上。

但密封圈10仍然存在无法阻挡应力传播的风险，使裂纹和剥离扩散至集成电路区20。

发明内容

本发明解决的问题是现有技术中芯片内形成的密封圈仍然存在无法阻挡应力传播至芯片集成电路区的风险，使裂纹和剥离扩散至集成电路区。

为解决上述问题，本发明提供一种芯片密封圈，位于芯片的介质层中，围绕位于芯片中的集成电路区，所述介质层和所述集成电路区均位于衬底上，所述芯片密封圈包括：内密封圈，所述内密封圈底部位于衬底上，所述内密封圈包括层叠设置的多层第一导电层，相邻两层第一导电层之间通过第一插塞连接；环绕所述内密封圈的外密封圈，所述外密封圈底部位于介质层上，所述外密封圈包括层叠设置的多层第二导电层，相邻两层第二导电层之间通过第二插塞连接。

可选的，所述内密封圈为一个或两个以上；两个以上的内密封圈以一环套一环的形式设置。

可选的，所述内密封圈为两个以上，其中至少两个所述内密封圈共用顶层第一导电层。

可选的，所述外密封圈为一个或两个以上；两个以上的外密封圈以一环套一环的形式设置。

可选的，所述外密封圈为两个以上，其中至少两个所述外密封圈共用顶层第一导电层。

可选的，所述衬底具有掺杂区，所述内密封圈底部位于所述衬底的掺杂区上。

可选的，所述第一插塞和所述第二插塞的材料相同，所述第一插塞的直径大于所述第二插塞的直径；或者，所述第一插塞和所述第二插塞的直径相同，所述第一插塞材料的断裂韧性大于第二插塞材料的断裂韧性。

可选的，所述内密封圈为两个以上，各个第一插塞的材料相同，靠近集成电路区的第一插塞的直径大于远离集成电路区的第一插塞的直径；或者，各个第一插塞的直径相同，靠近集成电路区的第一插塞材料的断裂韧性大于远离集成电路区的第一插塞材料的断裂韧性。

可选的，所述外密封圈为两个以上，各个第二插塞的材料相同，靠近集成电路区的第二插塞的直径大于远离集成电路区的第二插塞的直径；或者，各个第二插塞的直径相同，靠近集成电路区的第二插塞材料的断裂韧性大于远离集成电路区的第二插塞材料的断裂韧性。

可选的，所述内密封圈的底层第一导电层和所述衬底之间具有第一插塞，所述第一插塞为所述内密封圈的底部；或者，所述内密封圈底部为底层第一导电层。

可选的，所述外密封圈的底层第二导电层和所述介质层之间具有第二插塞，所述第二插塞为所述外密封圈的底部；或者，所述外密封圈底部为底层第二导电层。

可选的，所述第一插塞和所述第二插塞的材料为Al、Cu或W。

可选的，所述第一导电层和所述第二导电层的材料为Al或Cu。

可选的，所述介质层的材料为低k材料。

可选的，所述低k材料为无定形碳氮、多晶硼氮、氟硅玻璃、多孔SiOCH和多孔金刚石中的一种或几种。

与现有技术相比，本发明的技术方案具有以下优点：

所述芯片密封圈包括位于介质层上的外密封圈，该外密封圈由于不与芯片的衬底相接触，即所述外密封圈与所述衬底之间还有所述介质层。由于所述外密封圈的断裂韧性远远大于所述介质层的断裂韧性，且应力趋向于沿材料断裂韧性弱的方向传播。所以，当芯片切割时产生的应力从切割道传播至外密封圈时，所述外密封圈可以引导该应力沿介质层传播，应力要绕过所述外密封圈，需要沿所述外密封圈在介质层中做折回式传播，加长了应力的传播距离。应力在传播过程中不断耗损，有效降低了应力对内密封圈的伤害，内密封圈阻挡应力传播至芯片集成电路区的可能性加大，降低了芯片切割时应力破坏芯片集成电路区的可能性，有效阻挡裂纹和剥离扩散至集成电路区。所述芯片密封圈还包括底部位于衬底上的内密封圈，应力绕过所述外密封圈后，继续作用到所述内密封圈，由于内密封圈底部位于所述衬底上，所以应力必须切断所述内密封圈才有可能进入集成电路区，当应力在做折回式传播时已经被耗损，难以再继续切断所述内密封圈，有效降低了应力传播进入所述集成电路区的风险。

进一步，所述衬底具有掺杂区，所述内密封圈底部位于所述衬底的掺杂区上，使内密封圈可以传导和耗散芯片上形成的静电。

进一步，有两个或两个以上的所述外密封圈，每多增一个外密封圈，则会引导应力在介质层中多传播一个折回距离，进一步降低了传播至内密封圈的应力强度。同理，应力必须破坏所有的内密封圈才能传播进入芯片的集成电路区，当有两个或两个以上的所述内密封圈时，每多增一个内密封圈，则应力就必须多破坏一个内密封圈，降低了应力传播至集成电路区的可能性。

本发明还提供一种芯片，包括所述芯片密封圈。

与现有技术相比，本发明的技术方案具有以下优点：

所述芯片从晶圆上切割分离时，可以有效阻挡应力传播至芯片中的集成电路区。

附图说明

图1是现有技术晶圆上形成密封圈、集成电路区和切割道的俯视图；

图2是现有技术中芯片密封圈的剖面结构示意图；

图3是本发明第一实施例晶圆上形成芯片密封圈、集成电路区和切割道的俯视图；

图4是本发明第一实施例中芯片密封圈的剖面结构示意图；

图5是本发明第二实施例中芯片密封圈的剖面结构示意图；

图6是本发明第三实施例中芯片密封圈的剖面结构示意图。

具体实施方式

现有技术中芯片内形成的密封圈仍然存在无法阻挡应力传播至芯片集成电路区的风险，使裂纹和剥离扩散至集成电路区。为了解决此问题，本发明提供一种芯片密封圈，能够进一步降低应力传播至芯片集成电路区的风险。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

第一实施例

参考图3，图3为晶圆11上形成芯片密封圈100、集成电路区200和切割道300的俯视图。所述芯片密封圈100被切割道300围绕，且所述芯片密封圈100围绕位于芯片中的集成电路区200。所述芯片密封圈100包括内密封圈110和环绕所述内密封圈110的外密封圈120。即内密封圈110更靠近所述集成电路区200。

参考图4，图4为图3沿切线AA’所切平面的示意图。芯片密封圈100位于芯片的介质层130中，所述介质层130和所述集成电路区200均位于衬底101上。切割道300位于所述芯片密封圈100左侧，所述芯片密封圈100右侧是集成电路区200。

芯片密封圈100包括内密封圈110，所述内密封圈110底部位于衬底101上，即所述内密封圈110与所述衬底101相接触，所述内密封圈110与所述衬底101之间没有介质层130。所述内密封圈110包括层叠设置的多层第一导电层111，相邻两层第一导电层111之间通过第一插塞112连接。

芯片密封圈100还包括外密封圈120，所述外密封圈120底部位于介质层130上，即所述外密封圈120与所述衬底101相间隔，所述外密封圈120与所述衬底101之间有介质层130。所述外密封圈120包括层叠设置的多层第二导电层121，相邻两层第二导电层121之间通过第二插塞122连接。

继续参考图4，应力趋向于沿材料断裂韧性弱的方向传播，而所述外密封圈120的断裂韧性远远大于所述介质层130的断裂韧性。当芯片切割时产生的应力从切割道300传播至外密封圈120时，所述外密封圈120可以引导该应力沿介质层130传播，应力要绕过所述外密封圈120，需要沿所述外密封圈120在介质层130中做折回式传播，即沿图4中箭头所示的路径传播，应力从a传播至b，再至c，最后到达d。加长了应力的传播距离。应力在传播过程中不断耗损，有效降低了应力对内密封圈110的伤害。内密封圈110阻挡应力传播至芯片集成电路区的可能性加大，降低了芯片切割时应力破坏芯片集成电路区200的可能性，有效阻挡裂纹和剥离扩散至集成电路区200。

应力绕过所述外密封圈120后，继续作用到所述内密封圈110，由于内密封圈110底部位于所述衬底101上，所以应力必须切断所述内密封圈110才有可能进入集成电路区200，由于应力在做折回式传播时已经被耗损，难以再继续切断所述内密封圈110，有效降低了应力传播进入所述集成电路区200的风险。

一般插塞的直径小于导电层的宽度，所以应力切断密封圈时，一般是切断密封圈中的插塞。

在具体实施例中，所述第一插塞112和所述第二插塞122的材料相同，所述第一插塞112的直径大于所述第二插塞122的直径；或者所述第一插塞112和所述第二插塞122的直径相同，所述第一插塞112材料的断裂韧性大于第二插塞122材料的断裂韧性。则所述外密封圈120的断裂韧性弱于所述内密封圈110的断裂韧性。当应力传播至d时，应力首先作用于所述外密封圈120上。若应力足够大，则将所述外密封圈120切断，之后应力再作用到所述内密封圈110上，经过这些传播之后，应力已经大大减弱，降低了芯片切割分离时应力破坏芯片集成电路区200的可能性。若应力不足以切断外密封圈120，则应力被外密封圈120挡住，不再传播至内密封圈110和内密封圈110内的芯片集成电路区200。

在具体实施例中，所述衬底101具有掺杂区102，所述内密封圈110的底部位于所述衬底101的掺杂区102上。继续参考图4，所述内密封圈110的底层第一插塞112位于所述掺杂区102上。

由于芯片表面容易积累电荷，这些电荷如果不及时清除，会干扰芯片的工作性能。所述内密封圈110的底层的第一插塞112位于所述掺杂区102上，由于内密封圈110由导电材料形成，且内密封圈110位于衬底101的掺杂区102上，掺杂区102也能导电，芯片表面形成的静电可以通过内密封圈110传导至掺杂区102，并使静电在掺杂区102内耗散，保证芯片具有良好的工作性能。

在具体实施例中，所述第一导电层111和第二导电层121的材料为Al或Cu，也可以为本领域所熟知的其他材料。所述第一插塞112和第二插塞122的材料为Al、Cu或W，或为本领域所熟知的其他材料。所述介质层130的材料为低k材料。在具体实施例中，所述低k材料的介电常数k小于3.5。在具体实施例中，所述低k材料为无定形碳氮、多晶硼氮、氟硅玻璃、多孔SiOCH和多孔金刚石中的一种或几种，也可以为本领域所熟知的其他材料。

在具体实施例中，在顶层介质层130、顶层第一导电层111和顶层第二导电层121上形成有保护层103。在具体实施例中，所述保护层103的材料为氮化硅，或为本领域所熟知的其他材料。所述保护层103的作用是保护芯片密封圈100免受潮气、划伤以及沾污的影响等。

继续参考图4，所述内密封圈110的底层第一导电层111和所述衬底101之间具有第一插塞112，所述第一插塞112为所述内密封圈110的底部。

在其他实施例中，如果所述内密封圈110的最底层为底层第一导电层111，即底层第一导电层111与衬底101之间没有第一插塞112，则底层第一导电层111位于所述掺杂区102上。

同理，在具体实施例中，所述外密封圈120底部为底层第二导电层121。

在其他实施例中，所述外密封圈120的底层第二导电层121和所述介质层130之间也具有第二插塞122，则该第二插塞122为所述外密封圈120的底部。

第二实施例

参考图5，在具体实施例中，所述内密封圈或所述外密封圈的数目为两个以上，或所述内密封圈和所述外密封圈的数目都为两个以上。图5所示含有外密封圈120A和外密封圈120B，内密封圈110A和内密封圈110B。

在具体实施例中，所述内密封圈和所述外密封圈的数目都为两个以上，所述内密封圈中的各个第一插塞的材料相同，靠近集成电路区的内密封圈中的第一插塞的直径大于远离集成电路区的内密封圈中第一插塞的直径；或者，各个第一插塞的直径相同，靠近集成电路区的内密封圈中的第一插塞材料的断裂韧性大于远离集成电路区的内密封圈中第一插塞材料的断裂韧性；同样的，所述外密封圈中各个第二插塞的材料相同，靠近集成电路区的外密封圈中的第二插塞的直径大于远离集成电路区的内密封圈中第二插塞的直径；或者各个第二插塞的直径相同，所述外密封圈中靠近集成电路区的外密封圈中的第二插塞材料的断裂韧性大于远离集成电路区的外密封圈中第二插塞材料的断裂韧性。以保证靠近集成电路区的内密封圈的断裂韧性大于远离集成电路区的内密封圈的断裂韧性，靠近集成电路区的外密封圈中的断裂韧性大于远离集成电路区的外密封圈的断裂韧性。具体的，参考图5，外密封圈120A的断裂韧性小于外密封圈120B的断裂韧性，且内密封圈110A的断裂韧性小于内密封圈110B的断裂韧性。在具体实施例中，所述外密封圈的断裂韧性小于所述内密封圈的断裂韧性，即外密封圈120A的断裂韧性小于外密封圈120B的断裂韧性，外密封圈120B的断裂韧性小于内密封圈110A的断裂韧性，且内密封圈110A的断裂韧性小于内密封圈110B的断裂韧性。

继续参考图5，应力趋向于沿材料断裂韧性弱的方向传播，所述的外密封圈120A、外密封圈120B、内密封圈110A和内密封圈110B的断裂韧性远远大于介质层130的断裂韧性，所以所述的外密封圈120A和外密封圈120B可以引导芯片切割时产生的应力沿介质层130传播。

应力要绕过所述的外密封圈120A、外密封圈120B，需要在介质层130中沿所述的外密封圈120A、外密封圈120B做折回式传播，具体的说，应力的传播路径为从a1传播至b1，b1传播至c1，然后应力分成两个方向进行传播，一个方向传播至d1，另一个方向传播至e1，再传播至f1。由于外密封圈120A的断裂韧性小于外密封圈120B的断裂韧性，外密封圈120B的断裂韧性小于内密封圈110A的断裂韧性，且内密封圈110A的断裂韧性小于内密封圈110B的断裂韧性，应力首先作用于外密封圈120A，若外密封圈120A被破坏，则应力再作用于外密封圈120B。同理，应力相继再作用到内密封圈110A和内密封圈110B。应力经过在介质层130中折回传播和依次破坏外密封圈120A、外密封圈120B、内密封圈110A之后，应力才有可能作用到内密封圈110B上，并将内密封圈110B破坏后才能继续传播至芯片的集成电路区。但应力经此传播之后，已经被削弱到非常小，可能破坏内密封圈110B并传播进入集成电路区的可能性很小，该芯片密封圈100有效保护了芯片的集成电路区。

在其他实施例中，所述外密封圈的数目为两个以上，内密封圈的数目为一个；或者所述内密封圈的数目为两个以上，外密封圈的数目为一个；也可以所述外密封圈和所述内密封圈的数目都为三个以上。

在其他实施例中，只要满足外密封圈的断裂韧性小于内密封圈的韧性。

第三实施例

参考图6，在具体实施例中，所述外密封圈的数目为两个，为外密封圈120A和外密封圈120B，外密封圈120A和外密封圈120B共用顶层第二导电层121而相互连接。

在具体实施例中，所述内密封圈的数目为两个，即内密封圈110A和内密封圈110B。内密封圈110A和内密封圈110B共用顶层第一导电层111而相互连接。

图6仅示例性的表示了外密封圈和内密封圈的数目为两个的情况，在其他实施例中，外密封圈的数目可以为三个以上，内密封圈的数目也可以为三个以上。且外密封圈的密封圈单元数目和内密封圈的密封圈单元数目不相互影响，可以任意组合。

所述外密封圈120A和外密封圈120B共用顶层第二导电层121而相互连接；所述内密封圈110A和内密封圈110B共用同顶层第一导电层111而相互连接是为了满足工艺要求，使顶层第二导电层121和顶层第一导电层111与压点金属层（使芯片与引线框架或基座上的电极内端电连接）充分接触。在其他实施例中，如果压点金属层宽度不大，则所述外密封圈120A和外密封圈120B不要求共用顶层第二导电层121而相互连接；所述内密封圈110A和内密封圈110B也不要求共用顶层第一导电层111而相互连接。

应力要绕过所述外密封圈120A和外密封圈120B时，需要在介质层130中沿所述外密封圈120A和外密封圈120B做折回式传播，即沿图6中箭头所示的路径传播，应力从a2传播至b2，再至c2，应力传至c2后分两个方向进行传播，一个是传向d2，一个是传向e2，传至e2的应力再传向f2。

本实施例中的其他信息可以参考第二实施例。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种芯片密封圈，位于芯片的介质层中，围绕位于芯片中的集成电路区，所述介质层和所述集成电路区均位于衬底上，其特征在于，包括：

内密封圈，所述内密封圈底部位于衬底上，所述内密封圈包括层叠设置的多层第一导电层，相邻两层第一导电层之间通过第一插塞连接；

环绕所述内密封圈的外密封圈，所述外密封圈底部位于介质层上，所述外密封圈包括层叠设置的多层第二导电层，相邻两层第二导电层之间通过第二插塞连接；

其中，所述第一插塞和所述第二插塞的直径相同，所述第一插塞材料的断裂韧性大于第二插塞材料的断裂韧性；

所述内密封圈为两个以上，各个第一插塞的直径相同，靠近集成电路区的第一插塞材料的断裂韧性大于远离集成电路区的第一插塞材料的断裂韧性；

所述外密封圈为两个以上，各个第二插塞的直径相同，靠近集成电路区的第二插塞材料的断裂韧性大于远离集成电路区的第二插塞材料的断裂韧性。

2.如权利要求1所述的芯片密封圈，其特征在于，两个以上的内密封圈以一环套一环的形式设置。

3.如权利要求2所述的芯片密封圈，其特征在于，所述内密封圈为两个以上，其中至少两个所述内密封圈共用顶层第一导电层。

4.如权利要求1所述的芯片密封圈，其特征在于，两个以上的外密封圈以一环套一环的形式设置。

5.如权利要求4所述的芯片密封圈，其特征在于，所述外密封圈为两个以上，其中至少两个所述外密封圈共用顶层第一导电层。

6.如权利要求1-5任一所述的芯片密封圈，其特征在于，所述衬底具有掺杂区，所述内密封圈底部位于所述衬底的掺杂区上。

7.如权利要求1-5任一所述的芯片密封圈，其特征在于，所述内密封圈的底层第一导电层和所述衬底之间具有第一插塞，所述第一插塞为所述内密封圈的底部；或者，

所述内密封圈底部为底层第一导电层。

8.如权利要求1-5任一所述的芯片密封圈，其特征在于，所述外密封圈的底层第二导电层和所述介质层之间具有第二插塞，所述第二插塞为所述外密封圈的底部；或者，

所述外密封圈底部为底层第二导电层。

9.如权利要求1所述的芯片密封圈，其特征在于，所述第一插塞和所述第二插塞的材料为Al、Cu或W。

10.如权利要求1所述的芯片密封圈，其特征在于，所述第一导电层和所述第二导电层的材料为Al或Cu。

11.如权利要求1所述的芯片密封圈，其特征在于，所述介质层的材料为低k材料。

12.如权利要求11所述的芯片密封圈，其特征在于，所述低k材料为无定形碳氮、多晶硼氮、氟硅玻璃、多孔SiOCH和多孔金刚石中的一种或几种。

13.一种包括权利要求1～12任一项所述芯片密封圈的芯片。