CN104299898B - 半导体晶片、半导体ic芯片及其制造方法 - Google Patents
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Abstract
本发明涉及半导体晶片、半导体IC芯片及其制造方法。一种半导体晶片，包括：每个结合有集成电路的电路集成区域(1)，和布置成分别围绕电路集成区域(1)的保护环(11)。划线区域(2)布置在每相邻的两个保护环(11)之间。元件(13)和电连接到元件(13)的衬垫(12)布置在划线区域(2)中。沟槽(15)沿对应的保护环(11)布置在衬垫(12)和对应的保护环(11)之间的半导体晶片的前表面上。沟槽(15)和衬衬垫(12)之间的距离沿着对应的保护环(11)而变化。
Description
技术领域
本发明涉及半导体晶片、半导体IC(集成电路)芯片和制造半导体器件的方法，更具体地，涉及一种半导体晶片的划线区域结构和用于在半导体IC芯片的制造中沿划线区域切割半导体晶片的技术。
背景技术
通常，半导体IC芯片的制造过程可以分成两个主要部分：晶片制备过程，其涉及准备含有多个相同集成电路的半导体晶片，以及装配和测试过程，其涉及将半导体晶片加工成期望形式的半导体产品。划片是组装和测试过程中的一个步骤，其中将含有多个相同集成电路的半导体晶片切割成各个半导体IC芯片。将通过划片得到的每个单个半导体IC芯片封装成期望的封装或通过表面安装技术安装在期望的衬底上(例如，显示面板的玻璃衬底和印刷电路板)。
通常，划片是通过利用划片刀片切割半导体晶片来实现的。用作利用划片刀片切割半导体晶片的保留的区域通常称为划线区域(也称为划片道或划线道)。
在划线区域中通常集成一个或多个TEG(测试元件组)。TEG包括各种测试元件(例如，MOS晶体管和电阻元件)，并且在半导体IC芯片的制造过程中测量测试元件的电特性。例如，所测量的电特性用于制造过程的管理。
到包括在TEG中的测试元件的电连接是通过使用集成在划线区域中的外部连接衬垫(下文，称为“TEG衬垫”)实现的。测试元件和测量装置之间的电连接是通过将测量探针放置在连接到测试元件的TEG衬垫上来建立的。当用划片刀片切割半导体晶片时，集成在划线区域内的TEG(包括TEG衬垫)被破坏并去除。
在近来的半导体IC芯片中，经常使用机械强度弱的膜(例如，低介电常数电介质膜，如有机硅玻璃膜)，并且这会不利地增加划片时的表面剥落。表面剥落的发生不期望地降低了半导体IC芯片的产率，因此期望抑制表面剥落的发生。
已提议其中在划线区域中沿保护环(也称为“密封环”)布置沟槽(或狭缝)的结构作为用于抑制表面剥落发生的技术。例如，在日本专利申请公布No.2006-140404A和2007-049066A中公开了这种结构。
发明内容
本发明的发明人已经考虑减小划线区域的宽度，以增加可从单个半导体晶片获得的半导体IC芯片的数量。划线区域的宽度的减小有效地增加了可从单个半导体晶片获得的半导体IC芯片的数量，从而减少了半导体IC芯片的制造成本。上述两个日本专利文献都没有提到减小划线区域的宽度，尽管这些专利文献公开了减少剥落。
因此，本发明的一个目的是提供一种帮助减小划线区域的宽度、同时抑制剥落的技术。
由说明书的公开和附图，本发明的其它目的和特征将是显而易见的。
本发明人一直在考虑用薄划片刀片进行划片，以减小划线区域的宽度。用薄的划片刀片进行划片允许以足够的余量(额外的空间用于避免不成功的切割)减小划线区域的宽度。
用薄的划片刀片划片的一个问题是TEG衬垫的去除。TEG衬垫是大的导电元件，因此TEG衬垫的不完美的去除可能在划片之后的制造步骤(例如，封装)中造成问题。出于这个原因，在划片时一般使用比TEG衬垫的宽度厚的划片刀片。
然而，本发明人考虑到下面公开的结构能够用具有厚度比TEG衬垫的宽度薄的划片刀片去除TEG衬垫；使用具有厚度比TEG衬垫的宽度薄的划片刀片将允许减小划线区域的宽度。
在本发明的一个方面中，一种半导体晶片，包括：多个电路集成区域，每个结合有集成电路；多个保护环，其被布置为分别围绕多个电路集成区域；划线区域，其布置在多个保护环的相邻的两个之间；布置在划线区域中的元件；布置在划线区域中并且电连接到元件的衬垫；和沟槽，其沿两个相邻的保护环中的一个布置在半导体晶片的前表面上。沟槽被布置成在衬垫和多个保护环中的一个之间经过。第一截面上的衬垫和沟槽之间的第一距离与第二截面上的衬垫和沟槽之间的第二距离不同，其中第一截面经过衬垫并且与相邻两个保护环中的一个延伸的延伸方向正交，第二截面经过衬垫并且与延伸方向正交，第二截面被定位在延伸方向上与第一部分不同的位置上。
在本发明的另一方面中，一种半导体晶片，包括：多个电路集成区域，每个结合有集成电路；多个保护环，其被布置为分别围绕多个电路集成区域；划线区域，其布置在多个保护环的相邻两个之间；布置在划线区域中的元件；布置在划线区域中并且电连接到元件的衬垫；以及第一和第二沟槽，第一和第二沟槽布置在半导体晶片的前表面上。第一和第二沟槽被布置成在衬垫和相邻的两个保护环中的一个之间经过。第一沟槽被布置在相邻的两个保护环的一个和衬垫之间，以沿相邻的两个保护环中的一个延伸。第二沟槽布置在第一沟槽和衬垫之间，以沿第一沟槽延伸。
在本发明的另一个方面中，一种半导体IC芯片的制造方法，包括：准备如上所述结构的半导体晶片；以及利用划片刀片进行半导体晶片的划片，以获得半导体IC芯片。在与延伸方向正交的方向上，划片刀片的厚度比衬垫的宽度薄。
在本发明的另一个方面中，一种半导体IC芯片，包括：结合有集成电路的电路集成区域；和保护环，其被布置为围绕电路集成区域。沟槽沿保护环形成在半导体IC芯片的前表面上，以在半导体IC芯片的侧边缘面和保护环之间经过。第一截面上的侧边缘面和沟槽之间的第一距离与第二截面上的侧边缘面和沟槽之间的第二距离不同，其中第一截面与保护环延伸的延伸方向正交，第二截面与延伸方向正交并且被定位在延伸方向上与第一截面不同的位置。
在本发明的另一个方面中，一种半导体IC芯片，包括：结合有集成电路的电路集成区域；和保护环，其被布置为围绕电路集成区域。第一和第二沟槽形成在半导体IC芯片的前表面上，以在半导体IC芯片的侧边缘面和保护环之间经过。第一沟槽形成为在半导体IC芯片的侧边缘面和保护环之间通过，沿保护环延伸。第二沟槽形成在第一沟槽和侧边缘面之间，沿第一沟槽延伸。
本发明提供了一种有助于减小划线区域的宽度、同时抑制发生剥落的技术。
附图说明
根据以下结合附图的描述，本发明的上述和其它优点和特征将变得更加显而易见，其中：
图1是部分地示出本发明第一实施例中的半导体晶片的示例性结构的平面图；
图2是示出第一实施例的划线区域中的半导体晶片的示例性结构的平面图；
图3是示出第一实施例的划线区域中的半导体晶片结构的放大平面图；
图4A至图4F是示出第一实施例的划线区域中的半导体晶片结构的截面图；
图5是示出第一实施例的划线区域中的半导体晶片结构的细节的截面图；
图6是示出在第一实施例中布置在半导体晶片上的沟槽的结构细节的平面图；
图7A和7B是示出第一实施例中在划片时半导体晶片的示例性状态的截面图；
图8是示出通过划片第一实施例的半导体晶片得到的半导体IC芯片的侧边缘部分的示例性结构的平面图；
图9A至图9F是示出通过划片第一实施例的半导体晶片得到的半导体IC芯片的侧边缘部分的结构的截面图；
图10是示出在第一实施例中布置在半导体晶片上的沟槽的另一种示例性结构的平面图；
图11是示出本发明第二实施例中的半导体晶片的示例性结构的放大平面图；
图12是示出第二实施例的划线区域中的半导体晶片结构的截面图；
图13是示出第二实施例的划线区域中的半导体晶片结构的细节的截面图；
图14是示出通过划片第二实施例的半导体晶片得到的半导体IC芯片的侧边缘部分的示例性结构的平面图；和
图15是示出通过划片第二实施例的半导体晶片得到的半导体IC芯片的侧边缘部分的结构的截面图。
具体实施方式
现在将在本文中参考说明性实施例描述本发明。本领域技术人员将认识到，许多可选实施例可以使用本发明的教导来实现，并且本发明并不限于为了说明目的而示例的实施例。
(第一实施例)
图1是部分地示出本发明第一实施例中的半导体晶片的示例性结构的平面图。本实施例的半导体晶片包括多个电路集成区域1，每个结合有集成电路。划线区域2布置在每两个相邻的电路集成区域1之间。如上所述，划线区域2用作在划片半导体晶片时用于切割的预留。如后所述，每个包括电路集成区域1的半导体IC芯片是通过沿着划线区域2进行划片获得的。
图2是示出第一实施例的划线区域2中的半导体晶片的示例性结构的平面图。应当指出的是，下面的描述通常指的是XYZ直角坐标系以指示方向。在这个直角坐标系中，Y轴被定义为指向保护环11延伸的方向(即，划线区域2延伸的方向)，X轴被定义为指向与保护环11延伸的方向正交的方向(即，与划线区域2交叉的方向)，而Z轴被定义为指向半导体晶片的厚度方向。
在本实施例的半导体晶片中，集成保护环(密封环)11以包围每个电路集成区域1。保护环11是布置成避免由于水从半导体IC芯片的侧边缘面侵入造成的器件性能特性劣化的结构。如后所述，每个保护环包括在半导体晶片厚度方向上排列的多个金属线和金属通孔接触，每个金属通孔接触连接在厚度方向上相邻的两个金属线之间。保护环11内的各金属线沿电路集成区域1的边缘延伸。在本实施例的半导体晶片中，每个划线区域2被布置在相邻的两个保护环11(即，沿着相邻的两个电路集成区域1分别布置的两个保护环11)之间。
将测试元件组(TEG)集成在各划线区域2内。在该实施例中，集成在每个划线区域2中的是TEG衬垫12、测试元件13和将TEG衬垫12分别连接到测试元件13的互连14。虽然在图2中测试元件13被示出为二端元件，但测试元件13并不限于二端元件。当使用不同于二端元件的元件作为测试元件13时，TEG衬垫12和互连14的数量因而要相应地修改。
在本实施例的半导体晶片的前表面上沿着保护环11分别形成沟槽(或狭缝)15。在本实施例中，沟槽15被形成为在保护环11和TEG衬垫12之间经过。正如后面将详细讨论的那样，在本实施例中沟槽15的面内结构是重要的。
图3是示出本实施例的划线区域2中的半导体晶片结构的细节的放大平面图。图4A至图4F是示出在图3中所示的A-A、B-B、C-C、D-D、E-E和F-F截面上的第一实施例中的半导体晶片结构的一组截面图。所有的A-A、B-B、C-C、D-D、E-E和F-F截面与保护环11延伸的方向(即，Y轴方向)正交。应当指出的是，图4A至图4F示意性地示出了本实施例的半导体晶片的截面结构，为的是便于理解本发明；可以对半导体晶片的结构的细节进行各种修改。
如图4A至图4F所示，本实施例的半导体晶片包括：半导体衬底21，其中集成了晶体管和其它元件(未示出)；电介质层22，其被布置成覆盖半导体衬底21；以及表面保护层(钝化层)23，其被形成为覆盖电介质层22。
每个保护环11包括形成在电介质层22内的金属线11a至11e。金属线11a至11e被排列在半导体衬底21的厚度方向上。
TEG衬垫12形成在相邻的保护环11之间。在周边上，TEG衬垫12表面覆盖有保护层23，并在穿过表面保护层23形成的开口23a中暴露。应当指出的是，在图4A、4B和4C中示出了TEG衬垫12，其示出了在A-A、B-B和C-C截面上的结构，而在图4D、4E和4F中仅示出了连接到TEG衬垫12的互连14，其示出了D-D、E-E和F-F截面的结构。
此外，金属线16a至16d布置在TEG衬垫12的下方。金属线16a至16d被排列在半导体衬底21的厚度方向上。
图5是示出本实施例的半导体晶片结构的细节的截面图。应注意的是，本实施例的半导体晶片结构的尺寸(例如，半导体衬底21的厚度)在图5中没有示出为与实际产品的实际尺寸成比例，为的是便于理解本实施例的半导体晶片的结构。
半导体衬底21的前表面覆盖有电介质层22。在本实施例中，电介质层22包括氧化硅膜31、碳氮化硅膜32、氧化硅膜33、碳氮化硅膜34、低介电常数电介质膜35、碳氮化硅膜36、低介电常数电介质膜37、碳氮化硅膜38、氧化硅膜39、碳氮化硅膜40和氧化硅膜41，它们按照这种顺序层叠。例如，由相对介电常数小于3.3的有机硅玻璃形成的电介质膜可以用作低介电常数的电介质膜35和37。
保护环11的金属线11a和布置在TEG衬垫12下方的金属线16a嵌入在穿过碳氮化硅膜32和氧化硅膜33形成的沟槽中，并且金属线11b和16b嵌入在形成于低介电常数的电介质膜35上的沟槽中。另一方面，金属线11c和16c嵌入在形成于低介电常数电介质膜37上的沟槽中，金属线11d和16d嵌入在形成于氧化硅膜39上的沟槽中。金属线11e和TEG衬垫12形成在氧化硅膜41上。金属线11a经由穿过氧化硅膜31形成的通孔接触51连接到半导体衬底21的扩散层(未示出)，金属线11b经由穿过低介电常数的电介质膜35和碳氮化硅膜34形成的通孔接触52连接到金属线11a。类似地，金属线11c经由穿过低介电常数电介质膜37和碳氮化硅膜36形成的通孔接触53连接到金属线11b，并且金属线11d经由穿过氧化硅膜39和碳氮化硅膜38形成的通孔接触54连接到金属线11c。在一个实施例中，金属线11a至11d和16a至16d可以由铜线形成，并且金属线11e和TEG衬垫12可以由铝合金形成。
表面保护层23包括按照顺序层叠的氧化硅膜42和氮化硅膜43。氧化硅膜42和氮化硅膜43形成为覆盖保护环11的金属线11e以及还部分地覆盖TEG衬垫12。穿过氧化硅膜42和氮化硅膜43形成开口23a，并且在开口23a中暴露出TEG衬垫12。
沟槽15形成在保护环11和TEG衬垫12之间。沟槽15形成为在厚度方向上穿透至少表面保护层23。在本实施例中，沟槽15形成为在厚度方向上达到氧化硅膜39的中间位置。应当指出的是，沟槽15没有到达低介电常数电介质膜35和37。这旨在减少通过形成仅穿过氧化硅膜39、41、42和氮化硅膜43的沟槽15所产生的裂纹，这些膜是由具有比低介电常数电介质膜35和37高的杨氏模量的材料形成的。
尽管图5示出了A-A截面上的半导体晶片的结构，但除沟槽15在X轴方向上的宽度不同之外，B-B和C-C截面上的半导体晶片的结构与A-A截面上的结构相同。除布置互连14代替TEG衬垫12和金属线16a至16d之外，D-D、E-E和F-F截面上的半导体晶片的结构分别与A-A，B-B和C-C截面上的结构相同。
返回参考图3，每个沟槽15的面内形状在本实施例的半导体晶片的结构方面是重要的。有重要意义的是，关于经过TEG衬垫12并与Y轴方向(保护环11延伸的方向)正交的截面，存在其上TEG衬垫12和沟槽15之间距离减小的截面(例如，A-A截面)和其上TEG衬垫12和沟槽15之间距离增加的截面(例如，在B-B截面)。如后面详细论述的，即使当使用比TEG衬垫12在X轴方向上的宽度薄的划片刀片时，其上TEG衬垫12和沟槽15之间的距离减小的截面的存在也能够在划片时去除TEG衬垫12。这有助于减小划线区域2的宽度。其上TEG衬垫12和沟槽15之间的距离增加的截面的存在对于减少剥落是有效的。
图6是示出沟槽15的面内形状的细节的平面图。如图6(以及图3)所示，与沟槽15的保护环11相对的侧面15d与YZ平面平行，并且在Y轴方向上延伸。与沟槽15的TEG衬垫12相对的侧面形成为台阶结构。详细地，沿沟槽15的TEG衬垫12的侧面包括：平行于YZ平面的面15a、15b和15c；和平行于XZ平面的面15e及15f。面15e在X轴方向上延伸以连接面15a和15c，并且面15f在X轴方向上延伸以连接面15b和15c。在图6中，标号D1表示沟槽15的面15a和TEG衬垫12之间的距离，标号D2表示沟槽15的面15b和TEG衬垫12之间的距离，以及标号D3表示沟槽15的面15c和TEG衬衬垫12之间的距离。在图6所示的结构中，TEG衬垫12和沟槽15之间的距离D1在A-A截面上相对减小了，并且TEG衬垫12和沟槽15之间的距离D2在B-B截面上相对增大了。TEG衬垫12和沟槽15之间的距离D3比距离D1大且比C-C截面上的距离D2小。
在本实施例中，沟槽15的形状在Y轴方向上是周期性的；沿TEG衬垫12的每个沟槽15的侧面的形状在Y轴方向上是周期性的，其中由面15b、15f、15d、15e、15a、15e、15c和15f构成的面以空间周期Ps重复。
本发明中的沟槽15的上述面内形状有效地降低了剥落，同时有利地允许利用比TEG衬垫12在X轴方向上的宽度薄的划片刀片来划片。在下面讨论的是本实施例中的沟槽15的面内形状的优点。图7是示出当用放置成在图3所示的虚线17之间的位置与半导体晶片接触的划片刀片进行划片时半导体晶片的示例性状态的截面图。
本实施例的半导体晶片的一个优点是，TEG衬垫12可以由具有厚度比TEG衬垫12在X轴方向上的宽度略薄的划片刀片50的划片去除。应当指出的是，划片刀片50在图7示出为比TEG衬垫12在X轴方向上的宽度薄。
当使用厚度比TEG衬垫在X轴方向12上的宽度薄的划片刀片50时，这会导致TEG衬垫12的一部分不与划片刀片50直接接触；在下文中，这样的部分被称为“非接触部分”。
这里，TEG衬垫12的非接触部分被施加了力以由划片刀片50剥离掉非接触部分。利用该力允许去除本实施例的半导体晶片中的整个TEG衬垫12。详细地，当划片刀片50被置于在TEG衬垫12的中心处抵靠TEG衬垫12时，如图7A所示，在其上面TEG衬垫12和沟槽15之间的距离减小的截面(在本实施例中，A-A截面)上减小了划片刀片50和沟槽15之间的距离d1。因此，当施加力以剥离TEG衬垫12的每个非接触部分时，该力趋向于在每个沟槽15中TEG衬垫12和每个沟槽15之间的距离减小的位置的释放。换句话说，通过施加力，沟槽15的面15a和TEG衬垫12之间的表面保护层23的部分趋向于被破坏，以用划片刀片50剥离掉非接触部分。甚至在TEG衬垫12中留下了不与划片刀片50直接接触的非接触部分时，该非接触部分也可以与沟槽15的面15a和TEG衬垫12之间的表面保护层23的部分一起被去除。
如这样讨论的，本实施例中的半导体晶片的结构允许用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50进行划片。这允许减小划线区域2的宽度。划线区域2的宽度取决于划片刀片50的厚度与在保护环11和划片刀片50之间确保的距离之和来确定。注意，在划片时确保保护环11和划片刀片50之间的一定距离是有必要的，以避免对最终获得的半导体IC芯片造成损伤。在本实施例中使用半导体晶片的结构，其允许使用薄的划片刀片50，相应地允许减小每个划线区域2的宽度。
另一方面，如图7B所示，在其上面TEG衬垫12和沟槽15之间的距离增加的B-B截面上，划片刀片50和沟槽15之间的距离d2增加，这有助于抑制表面剥落。当划片刀片50被放置成在划线区域2处与半导体晶片接触时，在划片刀片50的厚度方向上在半导体衬底21的后表面上在划片刀片50的中心附近的位置处产生了裂纹。裂纹在X轴方向(即，与划线区域2交叉的方向)上生长，并且随着裂纹在X轴方向上生长而接近半导体晶片的前表面。沟槽15具有阻止这种裂纹生长的效果。随着沟槽15和划片刀片50之间的距离增大，有效地获得了阻止裂纹生长的效果。因此，在其上面TEG衬垫12和沟槽15之间的距离增大的截面(在本实施例中，例如，B-B截面)的存在有效地抑制了表面剥落。
此外，在其上面在TEG衬垫12和沟槽15之间的距离为中等的C-C截面的存在，使发生在A-A截面上的在沟槽15的面15a和TEG衬垫12之间的表面保护层23的部分的损坏有效地传播到B-B截面。A-A和B-B截面之间的C-C截面的存在，其上面TEG衬垫12和沟槽15之间的距离为中等，有效地提高了去除TEG衬垫12的可靠性。
图8是示出通过用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50划片半导体晶片得到的半导体IC芯片的侧边缘部分的示例性结构的平面图，以及图9A至图9F是示出半导体IC芯片的侧边缘部分的结构的截面图。在图8中，标号18表示划片的切割表面，即，半导体IC芯片的侧边缘面，虚线12A指示在划片之前就已经TEG衬垫12存在的位置。
当用厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50进行划片时，施加力以剥离在划片之前就TEG衬垫12已经存在的位置附近的TEG衬垫12。该力会破坏表面保护层23，并且还去除TEG衬垫12。
所得的半导体IC芯片具有这样的结构，其中，在A-A截面上侧边缘面18和沟槽15之间的距离d1相对减小，以及在B-B截面上侧边缘面18和沟槽15之间的距离d2相对增加。同时，在C-C截面上侧边缘面18和沟槽15之间的距离d3比距离d1大且比距离d2小。
注意，在划片时可能破坏与沟槽15的侧边缘面18相对的侧面。图9A示出了其中与沟槽15的侧边缘面18相对的侧面被部分破坏的结构。然而，由划片时的破坏形成的面与由蚀刻形成的沟槽15的底面和侧面在结构上可区分。因此，侧边缘面18和沟槽15之间的距离可以对于实际的半导体IC芯片来确定。
如图9A所示，在位于TEG衬垫12下面的金属线16a至16d之中在切割表面和保护环11之间的部分，即使在划片之后也留在半导体IC芯片中。金属线16a至16d的剩余部分的存在可以是在划片时使用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50的证据。
正如这样描述的，本实施例中的半导体晶片的结构允许减小划线区域2的宽度，同时抑制表面剥落。
应当注意的是，在如下条件下：关于与Y轴方向正交且经过TEG衬垫12的截面，存在在其上面TEG衬垫12和沟槽15之间的距离相对减小的截面和在其上面TEG衬垫12和沟槽15之间的距离相对增加的截面，在本实施例中可以对保护环11和TEG衬垫12之间经过的沟槽的形状进行各种修改。
图10是示出具有与图3所示的沟槽15不同的形状形成的沟槽24的半导体晶片结构的平面图。如图10所示，与每个沟槽24的对应保护环11相对的侧面24d平行于YZ平面并且在Y轴方向上延伸。与TEG衬垫12相对的每个沟槽24的侧面包括平行于YZ平面的面24a和24b以及平行于XZ平面的面24c。每个面24c在X轴方向上延伸以连接面24a和24b。在图10中，标号D1表示每个沟槽24的面24a和TEG衬垫12之间的距离，并且标号D2表示沟槽24的面24b和TEG衬垫12之间的距离。在图10所示的结构中，在A-A截面上TEG衬垫12和每个沟槽24之间的距离D1相对减小，并且在B-B截面上TEG衬垫12和沟槽24之间的距离D2相对增加。
这样的结构也允许减小划线区域2的宽度，同时抑制表面剥落。在其上面TEG衬垫12和沟槽24之间的距离减小的截面(例如，A-A截面)的存在使得在划片时能够用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片去除TEG衬垫12。这有助于减小划线区域2的宽度。另一方面，在其上面TEG衬垫12和沟槽24之间的距离增加的截面(例如，B-B截面)的存在有效地抑制了剥落。
应当指出的是，沟槽的面内形状不限于图3和10中示出的那些。例如，虽然在图10中面24c示出为与面24a和24b正交，但连接面24a和24b的面24c相对于面24a和24b可以倾斜地形成(例如，以45度的角度)。
(第二实施例)
图11是示出第二实施例中的半导体晶片的划线区域2的示例性结构的细节的放大平面图，并且图12是示出在图11所示的A-A截面上的半导体晶片的结构的截面图。注意，A-A截面与保护环11延伸的方向(即，Y轴方向)正交。
如图11和12所示，本实施例中的半导体晶片的结构与第一实施例中的半导体晶片类似；所不同的是在第二实施例中两个沟槽25和26形成为在每个保护环11和TEG衬垫12之间经过。沟槽25和26两者都在Y轴方向上延伸。沟槽25沿着对应的保护环11布置，并且沟槽26沿着沟槽25分别布置在沟槽25和TEG衬垫12之间。沟槽25的侧面25a和25b都平行于YZ平面，并且沟槽26的侧面26a和26b都平行于YZ平面。
图13是示出第二实施例中的半导体晶片的结构的细节的截面图。沟槽25和26形成为在深度方向上至少穿透表面保护层23(即，氧化硅膜42和氮化硅膜43)。在本实施例中，沟槽25和26形成为穿透表面保护层23，并且在深度方向上到达氧化硅膜39的中间位置。
这样的结构也允许减小划线区域2的宽度，同时抑制表面剥落。更具体地，靠近TEG衬垫12布置的沟槽26的存在，允许在划片时用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片去除TEG衬垫12。
详细地，使用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片造成如下结果，在TEG衬垫12中保留非接触部分(其不与划片刀片直接接触)，正如在第一实施例中讨论的那样。然而，TEG衬垫12的非接触部分被施加力以通过划片刀片来剥离非接触部分，并且这允许对本实施例的半导体晶片通过利用力去除整个TEG衬垫12。在本实施例的半导体晶片中，其中沟槽26布置成靠近TEG衬垫12，施加以剥离TEG衬垫12的非接触部的力趋向于在沟槽26处释放。换句话说，在沟槽26的侧面26a和TEG衬垫12之间的电介质层22和表面保护层23的部分，在施加剥离非接触部分的力时趋向于被破坏。因此，不与划片刀片直接接触的TEG衬垫12的非接触部分可以与沟槽26的侧面26a和TEG衬垫12之间的电介质层22和表面保护层23的部分一起去除。
正如由此讨论的，本实施例中的半导体晶片的结构允许用比TEG衬垫12在X轴方向上的宽度薄的划片刀片50进行划片。这使得能够减小划线区域2的宽度。
另一方面，布置得远离TEG衬垫12的沟槽25的存在有利于表面剥落的抑制。由于沟槽25布置得远离TEG衬垫12，所以在划片时增大了划片刀片和沟槽25之间的距离。这意味着，增强了沟槽25阻止在将划片刀片放置为与半导体晶片接触时产生的裂纹的生长的效果。因此，布置得远离TEG衬垫12的沟槽25有效地抑制了表面剥落。
图14是示出通过划片得到的半导体IC芯片的侧边缘部分的示例性结构的平面图，其中划片刀片被放置在图11中所示的虚线27之间的位置上，并且图15是示出半导体IC芯片的侧边缘部分的结构的截面图。而且在该实施例中，划片是通过使用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50来实现的。在图14中，标号28表示划片的切割表面，即，半导体IC芯片的侧边缘面，虚线12a指示在划片之前就TEG衬垫12已经存在的位置。
当用具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50进行划片时，施加力以剥离在划片之前TEG衬垫12已经存在的位置附近的TEG衬垫12。该力破坏在划片之前TEG衬垫12已经存在的位置附近的表面保护层23，并去除TEG衬垫12。
在所得到的半导体IC芯片中，在划片时可能破坏与沟槽26的侧边缘面28相对的侧面。图15示出了其中与沟槽26的侧边缘面28相对的侧面被部分破坏的结构。然而，在划片时由破坏形成的面与由蚀刻形成的沟槽26的底面和侧面在结构上可区分。因此，沟槽26的存在可以对于实际的半导体IC芯片来确定。
如图15所示，在位于TEG衬垫12下面的金属线16a至16d之中在切割表面和保护环11之间的部分在划片后留在了半导体IC芯片中。金属线16a至16d的剩余部分的存在可以是在划片时使用了具有厚度比TEG衬垫12在X轴方向上的宽度薄的划片刀片50的证据。
正如这样描述的，本实施例中的半导体晶片的结构，其中两个沟槽25和26布置在每个保护环11和TEG衬垫12之间，允许减小划线区域2的宽度，同时抑制表面剥落。
虽然在上文具体描述了本发明的实施例，但本发明不应该解释为限于上述的实施例；本发明可以用不脱离本发明的范围的各种修改来实施。
Claims (8)
1.一种半导体晶片，包括：
多个电路集成区域，每个所述电路集成区域结合有集成电路；
多个保护环，所述多个保护环被布置为分别围绕所述多个电路集成区域；
划线区域，所述划线区域被布置在所述多个保护环中的相邻的两个保护环之间；
元件，所述元件被布置在所述划线区域中；
衬垫，所述衬垫被布置在所述划线区域中并且电连接到所述元件；和
沟槽，在所述半导体晶片的前表面上沿着所述相邻的两个保护环中的一个保护环来布置所述沟槽，
其中，所述沟槽被布置成在所述衬垫和所述相邻的两个保护环中的所述一个保护环之间经过，以及
其中，在第一截面上的所述衬垫和所述沟槽之间的第一距离与在第二截面上的所述衬垫和所述沟槽之间的第二距离不同，其中，所述第一截面经过所述衬垫并且与所述相邻的两个保护环中的所述一个保护环所延伸的延伸方向正交，所述第二截面经过所述衬垫并且与所述延伸方向正交，所述第二截面被定位在所述延伸方向上与所述第一截面的位置不同的位置处。
2.根据权利要求1所述的半导体晶片，其中，
在第三截面上的所述衬垫和所述沟槽之间的第三距离比所述第一距离大且比所述第二距离小，其中，所述第三截面经过所述衬垫并且与所述延伸方向正交，所述第三截面被定位在所述第一截面和所述第二截面之间。
3.根据权利要求1或2所述的半导体晶片，其中，
所述沟槽是以在所述延伸方向上为周期性的形状形成的。
4.一种半导体晶片，包括：
多个电路集成区域，每个所述电路集成区域结合有集成电路；
多个保护环，所述多个保护环被布置为分别围绕所述多个电路集成区域；
划线区域，所述划线区域被布置在所述多个保护环中的相邻的两个保护环之间；
元件，所述元件被布置在所述划线区域中；
衬垫，所述衬垫被布置在所述划线区域中并且电连接到所述元件；和
第一和第二沟槽，所述第一和第二沟槽被布置在所述半导体晶片的前表面上，
其中，所述第一和第二沟槽被布置成在所述衬垫和所述相邻的两个保护环中的一个保护环之间经过，
其中，所述第一沟槽被布置在所述相邻的两个保护环中的所述一个保护环和所述衬垫之间，以沿着所述相邻的两个保护环的所述一个保护环延伸，并且
其中，所述第二沟槽被布置在所述第一沟槽和所述衬垫之间，以沿着所述第一沟槽延伸。
5.一种制造半导体IC芯片的方法，包括：
准备权利要求1至3中的任一项所述的半导体晶片；和
用划片刀片进行所述半导体晶片的划片，以获得半导体IC芯片，
其中，在与所述延伸方向正交的方向上，所述划片刀片的厚度比所述衬垫的宽度薄。
6.一种制造半导体IC芯片的方法，包括：
准备权利要求4所述的半导体晶片；和
用划片刀片进行所述半导体晶片的划片，以获得半导体IC芯片。
7.一种半导体IC芯片，包括：
电路集成区域，所述电路集成区域结合有集成电路；和
保护环，所述保护环被布置成围绕所述电路集成区域，
其中，沿着所述保护环在所述半导体IC芯片的前表面上形成有沟槽，以使得该沟槽在所述半导体IC芯片的侧边缘面和所述保护环之间经过，并且
其中，在第一截面上的所述侧边缘面和所述沟槽之间的第一距离与在第二截面上的所述侧边缘面和所述沟槽之间的第二距离不同，其中，所述第一截面与所述保护环所延伸的延伸方向正交，所述第二截面与所述延伸方向正交并且被定位在所述延伸方向上与所述第一截面的位置不同的位置处。
8.一种半导体IC芯片，包括：
电路集成区域，所述电路集成区域结合有集成电路；和
保护环，所述保护环被布置成围绕所述电路集成区域，
其中，在所述半导体IC芯片的前表面上形成有第一沟槽，以使得该第一沟槽在所述半导体IC芯片的侧边缘面和所述保护环之间经过，并沿所述保护环延伸，以及
其中，在所述侧边缘面和所述第一沟槽之间的所述半导体IC芯片的前表面上形成有第二沟槽，并沿所述第一沟槽延伸。
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Families Citing this family (7)
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|---|---|---|---|---|
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| CN113130413A (zh) * | 2019-12-30 | 2021-07-16 | 联华电子股份有限公司 | 半导体元件封装结构及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103000589A (zh) * | 2011-09-15 | 2013-03-27 | 富士通半导体股份有限公司 | 半导体器件、半导体晶片及半导体器件的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275713A (ja) * | 1993-03-19 | 1994-09-30 | Hitachi Ltd | 半導体ウエハおよび半導体チップならびにダイシング方法 |
| JP2003257895A (ja) * | 2002-02-28 | 2003-09-12 | Mitsubishi Electric Corp | 半導体チップを搭載したウェハおよびその製造方法 |
| JP2004055852A (ja) * | 2002-07-19 | 2004-02-19 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2006108489A (ja) * | 2004-10-07 | 2006-04-20 | Toshiba Corp | 半導体装置の製造方法 |
| JP2006140404A (ja) | 2004-11-15 | 2006-06-01 | Renesas Technology Corp | 半導体装置 |
| JP2007049066A (ja) * | 2005-08-12 | 2007-02-22 | Seiko Epson Corp | 半導体ウェハ、並びに、半導体チップおよびその製造方法 |
| JP2011014605A (ja) * | 2009-06-30 | 2011-01-20 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
-
2013
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-
2014
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| CN103000589A (zh) * | 2011-09-15 | 2013-03-27 | 富士通半导体股份有限公司 | 半导体器件、半导体晶片及半导体器件的制造方法 |
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