CN109920756A - 芯片密封圈及其形成方法 - Google Patents
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Abstract
一种芯片密封圈及其形成方法，其中，芯片密封圈包括：衬底，所述衬底包括芯片区、第一密封区、第二密封区和切割道区，所述第一密封区包围芯片区，所述第二密封区包围第一密封区，所述切割道区包围第二密封区和第一密封区；位于所述第一密封区上的第一密封环结构；位于所述第二密封区上的阻挡层。所述芯片密封圈对应力的阻挡能力较强。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种芯片密封圈及其形成方法。
背景技术
集成电路芯片在衬底上依照矩形阵列分布，芯片制备好之后需要将其从衬底上切割下来，然后进行测试封装等后续程序。在分割芯片的过程中会产生应力，这些应力不可避免的会导致衬底上的介质结构产生应力或相互剥离，应力和剥离产生后，应力迅速集中到应力的尖端和剥离处的根部。如果没有任何保护措施，这些应力和剥离会快速扩展到芯片的集成电路区，导致暴露出集成电路区中的金属，暴露出的金属容易产生腐蚀或者氧化而降低芯片的性能，甚至会导致整个芯片失效。
近年来，随着半导体工艺中器件的不断缩小，芯片中形成的介质结构不断变薄，为了减少导线之间形成寄生电容，低K材料被用作介质结构。然而，与传统材料的介质结构相比，低K材料的断裂韧性(表征材料阻止应力扩展的能力，断裂韧性越小，材料阻止应力扩展的能力就越弱)低且多孔，更加难以阻挡应力的破坏，应力或者剥离产生后会在低K材料中迅速传播，并进入芯片的集成电路区。芯片在从衬底切割分离时，集成电路区更容易受到伤害，导致芯片性能的降低，甚至导致芯片的失效。
目前，为了防止应力传播进入集成电路区，在集成电路区的周围形成芯片密封圈，所述密封圈通常由导电层和插塞形成，相邻两层所述导电层通过插塞相互连接。
然而，目前的芯片密封圈对应力的阻挡能力有限，使得芯片的性能仍较差。
发明内容
本发明解决的技术问题是一种芯片密封圈及其形成方法，以增大对应力的阻挡能力。
为解决上述技术问题，本发明提供一种芯片密封圈，包括：衬底，所述衬底包括芯片区、第一密封区、第二密封区和切割道区，所述第一密封区包围芯片区，所述第二密封区包围第一密封区，所述切割道区包围第二密封区和第一密封区；位于所述第一密封区上的第一密封环结构；位于所述第二密封区上的阻挡层。
可选的，所述第一密封环结构包括多层堆叠的第一导电层和位于相邻第一导电层之间的第一插塞，且所述第一插塞与相邻的第一导电层接触。
可选的，所述第一导电层的材料包括金属；所述第一插塞的材料包括金属。
可选的，所述阻挡层的层数为一层。
可选的，所述阻挡层与第一导电层相互分立；所述阻挡层与第一导电层接触。
可选的，所述阻挡层的层数大于一层。
可选的，每一层的所述阻挡层与每一层的第一导电层均相互分立。
可选的，每一层的所述阻挡层与每一层的第一导电层均相互接触。
可选的，所述阻挡层中的部分层与第一导电层中的部分层相互分立；所述阻挡层中的部分层与第一导电层中的部分层相互接触。
可选的，所述阻挡层的层数小于等于第一导电层的层数。
可选的，位于同一层的所述阻挡层与第一导电层之间的距离为：0.1微米～0.4微米。
可选的，所述第一密封区与第二密封区沿第一方向排布；所述阻挡层沿第一方向的尺寸为：0.001微米～1微米。
可选的，所述衬底还包括：位于芯片区与第一密封区之间的第三密封区，所述第一密封区包围第三密封区；位于所述第三密封区上的第二密封环结构。
可选的，所述第二密封环结构包括：多层堆叠的第二导电层和位于相邻第二导电层之间的第二插塞，且所述第二插塞与相邻的第二导电层接触。
可选的，所述第二导电层的材料包括金属；所述第二插塞的材料包括金属。
相应的，本发明还提供一种芯片密封圈的形成方法，包括：提供衬底，所述衬底包括芯片区、第一密封区、第二密封区和切割道区，所述第一密封区包围芯片区，所述第二密封区包围第一密封区，所述切割道区包围第二密封区；在所述衬底的第一密封区表面形成第一密封环结构；在所述衬底的第二密封区表面形成阻挡层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的芯片密封圈中，利用切割工具在所述切割道区对衬底进行切割处理时会产生应力，所述应力由切割区向芯片区扩展。所述第一密封区的第一密封环结构和阻挡层均用于阻挡应力扩展至芯片区，使得对应力的阻挡能力较强，则到达芯片区的应力较低，使得切割所形成的芯片的性能较好。
进一步，部分应力碰到第一密封环结构后折回向切割道区扩展。由于所述阻挡层与第一密封环结构相互分立，当折回的应力碰到阻挡层，所述阻挡层有利于捕获部分折回的应力，使得到达切割道区的应力较小，有利于减少切割工具的损伤。
附图说明
图1是一种芯片密封圈的剖面示意图；
图2至图3是本发明芯片密封圈一实施例的形成方法的各步骤的结构示意图；
图4是本发明芯片密封圈另一实施例的各步骤的结构示意图；
图5是本发明芯片密封圈再一实施例的各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有芯片密封圈阻挡应力传播的能力不够。
图1是一种芯片密封圈的剖面示意图。
请参考图1，衬底100，所述衬底包括芯片区Ⅲ、第一密封区Ⅰ和切割道区Ⅱ，所述第一密封区Ⅰ包围芯片区Ⅲ，所述切割道区Ⅱ包围第一密封区Ⅰ；位于第一密封区Ⅰ上的第一密封环结构102。
上述芯片密封圈中，利用切割工具在所述衬底100的切割道区Ⅱ对衬底100进行切割。在切割的过程中，所产出的应力沿Y方向向芯片区Ⅲ扩展，所述第一密封环结构102用于防止应力扩展至芯片区Ⅲ内。
然而，所述第一密封环102对应力的阻挡能力较弱，使得到达芯片区Ⅲ的应力仍较高，则所形成的芯片的性能较差。
为解决上述技术问题，本发明技术方案提供一种芯片密封圈，包括：所述衬底包括芯片区、第一密封区、第二密封区和切割道区，所述第一密封区包围芯片区，所述第二密封区包围第一密封区，所述切割道区包围第二密封区和第一密封区；位于所述第一密封区上的第一密封环结构；位于所述第二密封区上的阻挡层。所述芯片密封圈对应力的阻挡能力较强。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图3是本发明芯片密封圈的形成方法的各步骤的结构示意图。
请参考图2，提供衬底200，所述衬底200包括芯片区A、第一密封区B1、第二密封区B2和切割道区C，所述第一密封区B1包围芯片区A，所述第二密封区B2包围第一密封区B1，所述切割道区C包围第二密封区B2和第一密封区B1。
所述衬底200的芯片区A用于形成芯片。所述第一密封区B1用于后续形成第一密封环结构，所述第二密封区B2用于后续形成阻挡层。
利用切割工艺在所述衬底200的切割道区C对衬底200进行切割处理时，易产生应力，所述应力由切割区C向芯片区A扩展。后续所述第一密封环结构和阻挡层均用于防止应力扩展至芯片区A内，使得阻挡应力的能力较强，则到达芯片区A的应力较小，使得所形成的芯片的性能较好。
在本实施例中，还包括：位于芯片区A与第一密封区B1之间的第三密封区B3。后续在第三密封区B3的衬底200上形成第二密封环结构，所述第二密封环结构用于进一步阻挡应力扩展至芯片区A内。
在其他实施例中，不包括第三密封区。
所述第一密封区B1和第二密封区B2沿第一方向X排列。
请参考图3，在所述衬底200表面形成介质结构201；在所述第一密封区B1的介质结构201内形成第一密封环结构(图中未标出)；在所述第二密封区B2的介质结构201内形成阻挡层203。
所述介质结构201的材料包括：氧化硅、氮氧化硅或者低K介电材料。低K介电常数小于3.9。
所述介质结构201的工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第一密封环结构包括：多层堆叠的第一导电层202和位于相邻第一导电层202之间的第一插塞205，所述第一插塞205与相邻的第一导电层202接触。一般地，沿第一方向X，第一插塞205尺寸小于第一导电层202的尺寸。
所述第一导电层202的材料为金属。所述第一插塞205的材料为金属。
在本实施例中，所述第一导电层202的材料为铜。
在所述切割道C对衬底200进行切割时，易产生应力，所述应力由切割道区C向芯片区A传输。由于所述切割道区C与芯片区A之间的第一密封环结构与阻挡层203均能够阻挡应力，使得对应力的阻挡能力较强，则到达芯片区A的应力较小，使得所形成的芯片的性能较强。
沿第一方向X，所述第一导电层202的尺寸为：0.001微米～1微米。
沿第一方向X，所述阻挡层203的尺寸为：0.001微米～1微米。
在本实施例中，所述阻挡层203的层数与第一导电层202的层数相等，且每一层的第一导电层202均与每一层的阻挡层203相互分立。
并且，在本实施例中，所述阻挡层203与第一导电层202相互分立，则当应力接触第一密封环结构之后，部分应力将折回向切割道区C扩展。折回的应力将被阻挡层203捕获，使得到达切割道区C的应力较小，有利于减小对切割工艺的损伤。
在本实施例中，还包括：在所述第三密封区B3形成第二密封环结构204。
所述第二密封环结构204包括：多层堆叠的第二导电层和位于相邻第二导电层之间的第二插塞，且所述第二插塞与相邻的第二导电层接触。
所述第二导电层的材料包括金属；所述第二插塞的材料包括金属。
所述第二密封环结构204用于进一步防止应力扩展至芯片区A，使得所形成的芯片的性能较好。
在其他实施例中，所述阻挡层的层数小于第一导电层的层数。
图4是本发明芯片密封圈另一实施例的结构示意图。
本实施例与图3所述实施例不同点在于：所述阻挡层400均与第一导电层202接触。
在本实施例中，所述阻挡层400的层数与第一导电层202的层数相等。
在其他实施例中，所述阻挡层的层数小于仅位于第一密封区的第一导电层的层数。
位于同一层的第一导电层202与阻挡层203之间的距离为：0.1微米～0.4微米。
图5是本发明芯片密封圈再一实施例的结构示意图。
本实施例与图4所述实施例的不同点在于：阻挡层500中的部分层与第一导电层202中的部分层接触，阻挡层500中的部分层与第一导电层202中的部分层相互分立。
与第一导电层202相互分立的所述阻挡层500对折回应力的阻挡能力较强，使得扩展至切割道区C的应力较小，有利于减少对切割工具的损伤。
相应的，本发明还提供一种芯片封装结构，请参考图5，包括：
衬底200，所述衬底200包括芯片区A、第一密封区B1、第二密封区B2和切割道区C，所述第一密封区B1包围芯片区A，所述第二密封区B2包括第一密封区B1，所述切割道区C包围第二密封区B2和第一密封区B1；位于所述第一密封区B1上的第一密封环结构；位于所述第二密封区B2上的阻挡层500。
以下进行详细说明：
所述第一密封环结构包括多层堆叠的第一导电层202和位于相邻第一导电层202之间的第一插塞205，且所述第一插塞205与相邻的第一导电层202接触。
所述第一导电层202的材料包括金属；所述第一插塞205的材料包括金属。
所述阻挡500的层数为一层。
所述阻挡层500与第一导电层202相互分立；所述阻挡层500与第一导电层202接触。
所述阻挡层500的层数大于一层。
每一层的所述阻挡层500与每一层的第一导电层202均相互分立。
每一层的所述阻挡层500与每一层的第一导电层202均相互接触。
所述阻挡层500中的部分层与第一导电层202中的部分层相互分立；所述阻挡层203中的部分层与第一导电层202中的部分层相互接触。
所述阻挡层500的层数小于等于第一导电层202的层数。
位于同一层的所述阻挡层500与第一导电层202之间的距离为：0.1微米～0.4微米。
所述第一密封区B1与第二密封区B2沿第一方向X排布；所述阻挡层500沿第一方向X的尺寸为：0.001微米～1微米。
所述衬底还包括：位于芯片区A与第一密封区B1之间的第三密封区B3，所述第一密封区B1包围第三密封区B3；位于所述第三密封区B3上的第二密封环结构204。
所述第二密封环结构204包括：多层堆叠的第二导电层和位于相邻第二导电层之间的第二插塞，且所述第二插塞与相邻的第二导电层接触。
所述第二导电层的材料包括金属；所述第二插塞的材料包括金属。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种芯片密封圈，其特征在于，包括：
衬底，所述衬底包括芯片区、第一密封区、第二密封区和切割道区，所述第一密封区包围芯片区，所述第二密封区包围第一密封区，所述切割道区包围第二密封区和第一密封区；
位于所述第一密封区上的第一密封环结构；
位于所述第二密封区上的阻挡层。
2.如权利要求1所述的芯片密封圈，其特征在于，所述第一密封环结构包括多层堆叠的第一导电层和位于相邻第一导电层之间的第一插塞，且所述第一插塞与相邻的第一导电层接触。
3.如权利要求2所述的芯片密封圈，其特征在于，所述第一导电层的材料包括金属；所述第一插塞的材料包括金属。
4.如权利要求2所述的芯片密封圈，其特征在于，所述阻挡层的层数为一层。
5.如权利要求4所述的芯片密封圈，其特征在于，所述阻挡层与第一导电层相互分立；所述阻挡层与第一导电层接触。
6.如权利要求2所述的芯片密封圈，其特征在于，所述阻挡层的层数大于一层。
7.如权利要求6所述的芯片密封圈，其特征在于，每一层的所述阻挡层与每一层的第一导电层均相互分立。
8.如权利要求6所述的芯片密封圈，其特征在于，每一层的所述阻挡层与每一层的第一导电层均相互接触。
9.如权利要求6所述的芯片密封圈，其特征在于，所述阻挡层中的部分层与第一导电层中的部分层相互分立，所述阻挡层中的部分层与第一导电层中的部分层相互接触。
10.如权利要求6所述的芯片密封圈，其特征在于，所述阻挡层的层数小于等于第一导电层的层数。
11.如权利要求2所述的芯片密封圈，其特征在于，所述阻挡层与第一导电层之间的距离为：0.1微米～0.4微米。
12.如权利要求1所述的芯片密封圈，其特征在于，所述第一密封区与第二密封区沿第一方向排布；所述阻挡层沿第一方向的尺寸为：0.001微米～1微米。
13.如权利要求1所述的芯片密封圈，其特征在于，所述衬底还包括：位于芯片区与第一密封区之间的第三密封区，所述第一密封区包围第三密封区；位于所述第三密封区上的第二密封环结构。
14.如权利要求13所述的芯片密封圈，其特征在于，所述第二密封环结构包括：多层堆叠的第二导电层和位于相邻第二导电层之间的第二插塞，且所述第二插塞与相邻的第二导电层接触。
15.如权利要求14所述的芯片密封圈，其特征在于，所述第二导电层的材料包括金属；所述第二插塞的材料包括金属。
16.一种如权利要求1至权利要求15任一项所述芯片密封圈的形成方法，其特征在于，包括：
提供衬底，所述衬底包括芯片区、第一密封区、第二密封区和切割道区，所述第一密封区包围芯片区，所述第二密封区包围第一密封区，所述切割道区包围第二密封区和第一密封区；
在所述衬底的第一密封区表面形成第一密封环结构；
在所述衬底的第二密封区表面形成阻挡层。
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