CN104009024A - 半导体器件及半导体晶片 - Google Patents

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Abstract

本发明公开了一种可提高经过切割工序所获得的半导体器件的可靠性的技术。在环形区域中的密封圈的外侧设置第一外环，且在所述第一外环的外侧设置有第二外环。由此，在通过划片刀将环形区域的外侧的切割区域进行切断时，便可防止裂痕到达环形区域中的密封圈上。

Description

半导体器件及半导体晶片
技术领域
本发明涉及一种半导体器件及半导体晶片，如为一种对于具有环形区域的半导体器件及半导体晶片的有效的技术，所述环形区域包括在形成有集成电路的电路区域外侧配置的密封圈。
背景技术
在日本特开2011－222939号公报（专利文献1）中，公开了在防潮环外侧的防裂窗正下方区域上设置裂痕保护环的半导体器件的技术。此技术中的半导体结构为裂痕保护环的上表面从防裂窗的底面露出的结构。
在日本特开2008－270720号公报（专利文献2）中，公开了在防潮屏蔽环外侧的开口部正下方的区域上设置金属线的半导体器件的技术。
在日本特开2011－9795号公报（专利文献3）中，公开了在水分屏蔽壁即密封圈的外侧设置有防止氮化硅膜剥离的槽，且在所述密封圈和防止氮化硅膜剥离的槽之间设置外部密封圈的半导体器件的技术。
专利文献1  日本特开2011－222939号公报
专利文献2  日本特开2008－270720号公报
专利文献3  日本特开2011－9795号公报
发明内容
例如，在半导体晶片中具有多个芯片区域，且所述多个芯片区域由切割区域进行界定。接下来在半导体器件的制造工序中，沿着切割区域对半导体晶片进行切割（切割工序），将多个芯片区域进行划片，便可从半导体晶片获得多个半导体芯片。
为了提高从切割工序获得的半导体芯片的可靠性，还需进一步改进半导体芯片及半导体晶片的结构。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
根据本发明之一实施方式，本文中的半导体器件具有：密封圈、形成于密封圈外侧的槽部、配置在所述密封圈和槽部之间的第1外环、以及配置在所述第1外环外侧且从俯视看去与槽部重合的第2外环。
根据本发明一实施方式，可提高半导体器件的可靠性。
附图说明
图1所示的是半导体晶片的布局结构的平面图。
图2所示的是将图1中的半导体晶片的部分区域进行放大后的示意图。
图3所示的是沿着图2的A-A线剖开的剖面示意图。
图4所示的是半导体晶片的切割工序的模式剖面图。
图5所示的是相关技术中说明切割工序的改善余地的剖面图。
图6所示的是使用激光照射到半导体晶片的切割区域，以对切割区域进行切断的切割工序的改善余地的剖面图。
图7所示的是将图1中的半导体晶片的部分区域进行放大后的示意图。
图8所示的是将图7所示的部分区域进行放大后的平面图，即芯片区域的角部附近的平面布局结构示意图。
图9所示的是沿着图7的A-A线剖开的剖面示意图。
图10所示的是第1实施方式中半导体晶片的切割工序的剖面图。
图11所示的是第1实施方式中半导体器件的制造工序的剖面图。
图12所示的是接着图11的半导体器件制造工序的剖面图。
图13所示的是接着图12的半导体器件制造工序的剖面图。
图14所示的是接着图13的半导体器件制造工序的剖面图。
图15所示的是接着图14的半导体器件制造工序的剖面图。
图16所示的是接着图15的半导体器件制造工序的剖面图。
图17所示的是接着图16的半导体器件制造工序的剖面图。
图18所示的是接着图17的半导体器件制造工序的剖面图。
图19所示的是接着图18的半导体器件制造工序的剖面图。
图20所示的是接着图19的半导体器件制造工序的剖面图。
图21所示的是接着图20的半导体器件制造工序的剖面图。
图22所示的是接着图21的半导体器件制造工序的剖面图。
图23所示的是接着图22的半导体器件制造工序的剖面图。
图24所示的是接着图23的半导体器件制造工序的剖面图。
图25所示的是接着图24的半导体器件制造工序的剖面图。
图26所示的是第2实施方式中半导体晶片结构的剖面图。
图27所示的是第3实施方式中半导体晶片结构的剖面图。
图28所示的是第4实施方式中半导体晶片结构的剖面图。
图29所示的是第5实施方式中半导体晶片结构的剖面图。
图30所示的是第6实施方式中半导体晶片结构的剖面图。
图31所示的是第7实施方式的半导体晶片中，芯片区域的角部附近的平面布局结构示意图。
图32所示的是沿着图31的A-A线剖开的剖面示意图。
图33所示的是沿着图31的B-B线剖开的剖面示意图。
图34所示的是第8实施方式的半导体晶片中，芯片区域的角部附近的平面布局结构示意图。
图35所示的是沿着图34的A-A线剖开的剖面示意图。
图36所示的是沿着图34的B-B线剖开的剖面示意图。
图37所示的是第9实施方式的半导体晶片中，芯片区域的角部附近的平面布局结构示意图。
图38所示的是沿着图37的A-A线剖开的剖面示意图。
图39所示的是第10实施方式的半导体晶片中，角部附近的平面布局结构的示意图。
图40所示的是沿着图39的A-A线剖开的剖面示意图。
符号说明
1S         半导体衬底
AF         铝膜
AMP        金属图案
AMP2       金属图案
AR         区域
CLK1       裂痕
CLK2       裂痕
CLK3       裂痕
CNR        角部
CR         芯片区域
DB         划片刀
DIT        槽部
DIT1       槽
DIT2       槽
DMY1       虚拟图案
DMY2       虚拟图案
IL         层间绝缘膜
IL1        层间绝缘膜
IL2        层间绝缘膜
IL7        层间绝缘膜
L1         距离
L2         宽度
L3         宽度
LAR        激光
LR         电路区域
LSS        角部加固用图案
MP1        金属图案
MP2        金属图案
MP3        金属图案
MP4        金属图案
MP5        金属图案
OP1        开口部
OP2        开口部
OUR1       外环
OUR2       外环
PAS        表面保护膜
PD         焊垫
PLG1       插塞
PLG2       插塞
PLG3       插塞
PLG4       插塞
RR         环形区域
SCR        切割区域
SR         密封圈
STI        场绝缘膜
TR         场效应晶体管
W1         宽度
W2         宽度
W3         宽度
WF         半导体晶片
WL1        布线
X1         距离
X2         距离
Y1         距离
Y2         距离
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。
另外，在以下实施方式中提及要素数等（包括个数、数值、量、范围等）时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。
而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述构成要素（包括要素步骤等）也并非是必须的要素。
同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，所述数值及范围也同样包括与其相近的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，为了使图面简单易懂，有时会给平面图加上剖面线。而且，所有图中原则上对具有同一功能的构件采用同一符号，并省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。
（第1实施方式）
图1所示的是半导体晶片WF的布局结构的平面图。如图1所示，半导体晶片WF为略呈圆盘形的形状，且在内部区域具有多个芯片区域CR。多个芯片区域CR上分别形成具有MISFET（Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘半导体场效晶体管）等半导体元件和布线的集成电路，所述多个芯片区域CR由切割区域SCR进行界定。接下来在半导体器件的制造工序中，沿着切割区域SCR对半导体晶片WF进行切割，将多个芯片区域CR切断，便可从半导体晶片WF获得多个半导体芯片。
第1实施方式中的技术思想是为了防止在对半导体晶片WF进行切割时可能出现的裂痕导致的半导体器件（半导体芯片）的可靠性降低。下面对相关技术进行说明，同时还对相关技术所存在的改善余地进行说明，之后对于对相关技术进行了改善之后的第1实施方式的技术思想进行说明。
（相关技术的说明）
图2所示的是将图1中的半导体晶片WF的部分区域进行放大后的示意图。具体地说就是，图2为将图1中的虚线部分进行放大后的放大示意图。图2中示出了4个芯片区域CR，且形成有为了将所述4个芯片区域CR进行界定的切割区域SCR。接下来沿着所述切割区域SCR对半导体晶片WF进行切割，便可将图2所述的4个芯片区域CR划片成4个单独的半导体芯片。
图3所示的是沿着图2的A-A线剖开的剖面示意图。如图3所示，在芯片区域CR的外侧形成有切割区域SCR，所述芯片区域CR例如由形成有集成电路的电路区域LR、以及形成于所述电路区域LR外侧的环形区域RR。此时，以边界线界定的2个区域中，将远离各个芯片区域CR中心的区域侧定义为“外侧”，将离各个芯片区域CR的中心近的区域侧定义为“内侧”。即，在半导体芯片的某个剖面中，将离半导体芯片的剖面即半导体芯片的外周近的区域侧定义为“外侧”，将离半导体芯片的外周远的区域侧定义为“内侧”。
图3所示的电路区域LR中，在半导体衬底1S上形成有场绝缘膜STI，在由场绝缘膜STI界定的激活区域中例如形成有场效应晶体管TR。接着以覆盖场效应晶体管TR的方式形成有多层层间绝缘膜，在所述层间绝缘膜上形成与场效应晶体管TR耦合的插塞PLG1、以及与插塞PLG1电连接的布线WL1。所述布线WL1例如由铜布线构成，且还形成有多层层间绝缘膜。在最上层上形成的布线WL1中，例如形成有由铝膜构成的焊垫PD，且以覆盖所述焊垫PD的方式形成有表面保护膜PAS。接着在表面保护膜PAS上形成有开口部，焊垫PD的一部分从所述开口部露出。例如，在引线键合工序中，所露出的焊垫PD上与由金属线构成的引线耦合。
接下来在图3所示的环形区域RR中，以与半导体衬底1S耦合的方式形成有密封圈SR。所述密封圈SR例如由与半导体衬底1S耦合的插塞PLG2以及与插塞PLG2耦合的金属图案MP1构成。即，环形区域RR中在半导体衬底1S上也形成有层间绝缘膜，且所述层间绝缘膜上形成有插塞PLG2及多层金属图案MP1，且在层叠方向上由插塞将相邻的金属图案MP1进行耦合。
金属图案MP1例如由铜图案形成，在最上层的金属图案MP1上例如形成有由铝膜构成的金属图案AMP。如上所述，密封圈SR由插塞PLG2、多层金属图案MP1、将金属图案之间进行耦合的插塞、以及金属图案AMP构成，上述这些成分构成了一种防护壁。因此，具有防护壁作用的密封圈SR抑制从环形区域RR外部浸入的水分浸入电路区域LR。即，形成于环形区域RR中的密封圈SR具有防止水分从外部浸入到电路区域LR的作用。由此，根据相关技术，由于形成于环形区域RR中的密封圈SR可以抑制水分浸入电路区域LR，所以可提高半导体器件（半导体芯片）的可靠性。
另外，在相关技术中，如图3所示，在具有密封圈SR的层间绝缘膜上形成有表面保护膜PAS，且在所述表面保护膜PAS上形成有抵达层间绝缘膜的槽部DIT。即，根据相关技术，图3中在密封圈SR的外侧形成有槽部DIT。接下来，在形成有密封圈SR及槽部DIT的环形区域RR的外侧形成有切割区域SCR。
图3所示的切割区域SCR中，在半导体衬底1S上形成有层间绝缘膜，且在所述层间绝缘膜上形成有表面保护膜PAS。切割区域SCR中有时也形成有如TEG图案。TEG图案是指为了对元件级及IC（Integrated Circuit，集成电路）级中的基本结构、物理属性、电特性、电路动作、可靠性、成品率等进行评价而制作的实验样品构成的图案。但是，本专利说明书中，并未列出形成于切割区域SCR中的TEG图案。
如上所述列出了相关技术中的半导体器件的结构，下面对形成于环形区域RR中的槽部DIT的功能进行说明。图4所示的是半导体晶片的切割工序的模式剖面图。在图4的切割工序中，由划片刀DB对切割区域SCR进行切断。
此时是通过使划片刀DB旋转对切割区域SCR进行切断的，在旋转的划片刀DB划入半导体晶片时，对半导体晶片施加向下的力，在旋转的划片刀DB抽离半导体晶片时，对半导体晶片施加一种上提的力。
因此，在使用划片刀DB对半导体晶片的切割区域SCR进行切断时，由于将向半导体晶片施加力度，所以有可能导致半导体晶片出现裂痕。
如上所述，如果在切割区域SCR中出现了裂痕，所述裂痕将从切割区域SCR扩展到环形区域RR，还有可能抵达形成有环形区域RR的密封圈SR。所以有可能导致密封圈SR出现破损而使密封圈SR遭到破坏，从而导致无法防止水分浸入电路区域LR的结果。因此有可能引起电路区域LR中集成电路的不良。
因此，根据相关技术，在环形区域RR内设置有槽部DIT。具体地说就是，在形成于环形区域RR中的密封圈SR的外侧设置有槽部DIT。此时，如图4所示，在切割工序中所产生的裂痕CLK1将以槽部DIT的底部为起点，并延伸到切割区域SCR侧。这是由于槽部DIT是通过除去表面保护膜PAS而形成的，所以在槽部DIT中，半导体晶片的厚度将变薄而容易被割裂。即，在相关技术中，通过在表面保护膜PAS上设置槽部DIT，便可有意形成容易被割裂的部分。由此，在切割工序中发生的裂痕CLK1多以容易被割裂的槽部DIT的底部为起点，此时，如图4所示，裂痕CLK1并未抵达密封圈SR。因此，根据相关技术，可从在切割工序中发生的裂痕CLK1来保护密封圈SR。
但是，本案发明人通过对上述相关技术进行研究，结果证实了还存在明显的改善余地。下面对相关技术中存在的改善余地进行说明。
（相关技术中存在的改善余地）
图5所示的是相关技术中说明切割工序的改善余地的剖面图。如图5所示，例如在通过划片刀DB对切割区域SCR进行切断时，将对半导体晶片施加一定的力。根据相关技术，对此在形成于环形区域RR的密封圈SR的外侧设置了槽部DIT。
此时，如图5所示，在切割工序中出现的裂痕CLK2多以有意形成的容易被割裂的槽部DIT的底部为起点。
但是，以槽部DIT的底部为起点的裂痕CLK2不仅向环形区域RR外侧的切割区域SCR扩展，而且还朝向配置在槽部DIT内侧的密封圈SR扩展。即，即使有意设定了容易被割裂的槽部DIT，也无法控制在所述槽部DIT的底部发生的裂痕CLK2的扩展方向。
因此，如图4所示，如果发生在槽部DIT底部的裂痕CLK1朝向切割区域SCR扩展，就可以防止裂痕CLK1到达密封圈SR。
另一方面，如图5所示，如果发生在槽部DIT底部的裂痕CLK2向密封圈SR扩展时，裂痕CLK2将会到达密封圈SR而可能使密封圈SR遭到破坏。
而且，如果在切割工序中对半导体晶片施加的力（应力）过强，则将如图5所示，出现裂痕CLK3的起点将不是槽部DIT底部，而有可能发生在划片刀DB和半导体晶片的接触区域。此时，因裂痕CLK3朝向密封圈SR扩展并到达密封圈SR，从而可能造成密封圈SR遭到损坏。
如上所述，相关技术并不能充分防止切割工序中所出现的裂痕到达形成于环形区域RR中的密封圈SR，结果也无法确保因密封圈SR出现裂痕而导致水分浸入电路区域LR，所以还存在改善的余地。即，从提高半导体器件的可靠性的观点考虑，相关技术中还存在着改善的余地。
此时，如图5所示，可加大密封圈SR和槽部DIT之间的距离L1。这是由于，通过加大密封圈SR和槽部DIT之间的距离L1，裂痕CLK2的起点便是槽部DIT，所以即使所述裂痕CLK2向密封圈SR扩展，也可降低裂痕CLK2到达密封圈SR的可能性。
而且，还如图5所示，即使发生裂痕CLK3的起点不在槽部DIT的底部，而是在划片刀DB和半导体晶片的接触区域，由于从裂痕CLK3的起点至密封圈SR的距离变大，所以也可降低裂痕CLK3到达密封圈SR的可能性。
但是，此时加大密封圈SR和槽部DIT之间的距离L1即意味着加大环形区域RR的尺寸，由于环形区域RR是构成芯片区域CR的一部分，所以加大环形区域RR也就是加大芯片区域CR的意思。因此，从一个半导体晶片所获得的半导体芯片的数量将减少，因而将增加半导体器件的制造成本。
如上所述，从减小裂痕CLK2及裂痕CLK3到达密封圈SR的可能性的方面考虑，加大密封圈SR和槽部DIT之间的距离L1是一种有效的方法。但是，在裂痕CLK2及裂痕CLK3的尺寸过大时，即使加大密封圈SR和槽部DIT之间的距离L1，由于存在对密封圈SR造成破坏的电位，所以，从防止对密封圈SR造成破坏的观点考虑，我们认为这并非是充分的对策。而且，如上所述，如果采用加大了密封圈SR和槽部DIT之间的距离L1的结构，则必然导致包括环形区域RR的芯片区域CR的尺寸增大，由此，从削减半导体器件的制造成本的方面考虑，这也并非有效的对策。
另外，在切割工序中，如图4及图5所示，除了使用划片刀DB将半导体晶片进行切断的方法之外，还可如图6所示，通过用激光LAR对切割区域SCR进行照射来对半导体晶片进行切断的技术（激光切割）。
图6所示的是通过使用激光LAR照射到半导体晶片的切割区域SCR，以对切割区域SCR进行切断的切割工序的改善余地的剖面图。图6中，被称为激光切割的技术是指将激光LAR照射到半导体晶片上，并通过对照射区域进行加热使半导体晶片的照射区域燃烧以切断的技术。此时，不仅是激光LAR照射到的区域，由于照射区域的外围区域也被加热，所以外围区域的膜也被燃烧而消失。此时，因半导体晶片中形成的膜的种类及加热分布的不同，膜的易燃程度也不同。因此，如图6所示，由激光切割的切断面将由于半导体晶片上形成的膜易燃性的不同而成为凹凸形状。结果，在凹凸性状的切断面上容易产生异物（废弃物）。
近年来为了降低层间绝缘膜的寄生电容，层间绝缘膜中如使用了比以SiOC膜为代表的氧化硅膜的介电常数低的介电常数膜。例如，为SiOC膜时，由于膜中含有碳元素，所以易于燃烧。因此，如果层间绝缘膜的一部分使用了低介电常数膜时，由于形成在半导体晶片上的膜的易燃性的显著不同而导致激光切割面上的凹凸形状也变得很明显。
如上所述，根据相关技术，从提高经切割工序而获得的半导体芯片的可靠性的方面考虑，半导体芯片及半导体晶片的结构方面还存在着改善的余地。因此，第1实施方式中，采取了相关技术中所述的改善余地的方法。下面说明采取了改善方法的第1实施方式中的技术思想。
（第1实施方式中半导体器件的结构）
图7所示的是将图1中的半导体晶片WF的部分区域进行放大后的示意图。具体地说就是，图7所示的是将图1中虚线部分的区域进行放大后的示意图。图7中示出了4个芯片区域CR，且还形成有对所述4个芯片区域CR进行界定的切割区域SCR。接下来，沿着所述切割区域SCR对半导体晶片WF进行切割，便可使图7所示的4个芯片区域CR被划片成为彼此独立的4个半导体芯片。
图8所示的是将图7所示的部分区域AR进行放大后的平面图，即芯片区域CR的角部CNR附近的平面布局结构示意图。如图8所示，在具有角部CNR的芯片区域CR上形成有密封圈SR。所述密封圈SR在角部CNR以外的区域上，以沿着芯片区域CR的外周线延伸的方式配置、且在角部CNR中，以与角部CNR隔离的方式配置。即，密封圈SR如图8所示，在角部CNR以外的区域中芯片区域CR的外周线和密封圈SR之间的距离比角部CNR和密封圈SR之间的距离大。
此时，本专利说明书中，将角部CNR中的密封圈SR的配置结构称为倾斜图案。下面对芯片区域CR的角部CNR中将密封圈SR称为倾斜图案的理由进行说明。即，与角部CNR以外的外周区域相比，芯片区域CR的角部CNR中更容易产生裂痕。特别是从角部CNR朝向芯片区域CR内部的方向上更容易产生裂痕。此时，如果角部CNR和密封圈SR之间的距离过小，则在角部CNR产生的裂痕将更容易到达密封圈SR。结果，密封圈SR将因裂痕而遭到破坏，从而导致密封圈SR不再具有水分防护壁的作用。由此，如果水分浸入到密封圈SR的内侧区域即电路区域，将对在电路区域中形成的集成电路的动作的可靠性带来不利影响。
如上所述，在第1实施方式的芯片区域CR的角部CNR中，密封圈SR为具有倾斜图形的结构。此时，由于角部CNR和密封圈SR之间的距离变大，所以在角部CNR中产生裂痕，即使所述裂痕扩展到芯片区域CR的内部方向，也可抑制其扩展到密封圈SR。结果，在容易出现裂痕的角部CNR中，例如即使产生了裂痕，密封圈SR也可降低因裂痕而遭破坏的电位。即，即使在角部CNR中出现了裂痕，由于其具有密封圈SR的水分防护壁的作用，所以可防止水分浸入到密封圈SR的内侧区域即电路区域。由此，可提高在电路区域中形成的集成电路动作的可靠性。
接下来，在第1实施方式中，沿着芯片区域CR的外周线配置有槽部（缝隙）DIT。具体如图8所示，槽部DIT沿着具有角部CNR的芯片区域CR的外周线延伸。此时，从俯视看去，槽部DIT配置在密封圈SR的外侧。即，从俯视看去，槽部DIT以被芯片区域CR的外周线和密封圈SR夹着的方式配置。
接下来，在第1实施方式中，从俯视看去槽部DIT和密封圈SR之间设置有外环OUR1，且所述外环OUR1也沿着芯片区域CR的外周线延伸。而且，在第1实施方式中，外环OUR1的外侧上设置有外环OUR2，且所述外环OUR2也沿着芯片区域CR的外周线延伸。从俯视看去，外环OUR2已与槽部DIT重合的方式配置。
此时，如图8所示，密封圈SR的宽度W1比外环OUR1的宽度W2及外环OUR2的宽度W3都大，而且，外环OUR1的宽度W2与外环OUR2的宽度W3为相同宽度。换言之就是，外环OUR1的宽度W2及外环OUR2的宽度W3比密封圈SR的宽度W1小。第1实施方式中，外环OUR1的宽度W2和外环OUR2的宽度W3相同，如果比密封圈SR的宽度W1小，则外环OUR1的宽度W2及外环OUR2的宽度W3则可选为最合适的宽度。
另外，在角部CNR以外的区域中，密封圈SR和外环OUR1之间的距离X1比外环OUR1和外环OUR2之间的距离X2大。换言之就是，外环OUR1和外环OUR2之间的距离X2比密封圈SR和外环OUR1之间的距离X1小。
同样地，角部CNR中，密封圈SR和外环OUR1之间的距离Y1比外环OUR1和外环OUR2之间的距离Y2大。换言之就是，外环OUR1和外环OUR2之间的距离Y2比密封圈SR和外环OUR1之间的距离Y1小。
此时，密封圈SR和外环OUR1之间的距离X1及距离Y1即为密封圈SR的外周线和外环OUR1的内周线之间的距离，外环OUR1和外环OUR2之间的距离X2及距离Y2即为外环OUR1的外周线和外环OUR2的内周线之间的距离。
图9所示的是沿着图7的A-A线剖开的剖面示意图。如图9所示，在芯片区域CR的外侧区域上形成有切割区域SCR，所述芯片区域CR的结构例如为由形成有集成电路的电路区域LR以及形成于所述电路区域LR外侧的环形区域RR构成。
在图9所示的电路区域LR中，半导体衬底1S上形成有场绝缘膜STI，且在由场绝缘膜STI所界定的激活区域中如形成有场效应晶体管TR。接下来，以覆盖场效应晶体管TR的方式形成有多层层间绝缘膜，且在所述层间绝缘膜上形成有与场效应晶体管TR耦合的插塞PLG1、以及与插塞PLG1电连接的布线WL1。所述布线WL1例如由铜布线构成，且形成有多层层间绝缘膜。在最上层的层间绝缘膜中形成的布线WL1上，如形成有由铝膜构成的焊垫PD，而且，以覆盖所述焊垫PD的方式形成有表面保护膜PAS。接下来，在表面保护膜PAS上形成有开口部，且在所述开口部中露出焊垫PD的一部分。在所露出的焊垫PD上，如通过引线键合工序与由金属线构成的引线耦合。
接下来，在图9所示的环形区域RR中以与半导体衬底1S耦合的方式形成密封圈SR。所述密封圈SR例如由与半导体衬底1S耦合的插塞PLG2、以及与插塞PLG2耦合的金属图案MP1构成。即，在环形区域RR中，在半导体衬底1S上形成层间绝缘膜，并在所述层间绝缘膜上形成插塞PLG2及多层金属图案MP1，且通过插塞将层叠方向上相邻的金属图案MP1之间进行耦合。
金属图案MP1例如由铜图案形成，在最上层的金属图案MP1上例如形成有由铝膜构成的金属图案AMP。上述结构的密封圈SR如由插塞PLG2、多层金属图案MP1、将金属图案之间进行耦合的插塞以及金属图案AMP构成，从而构成了一种防护壁。因此，从环形区域RR外部浸入的水分将因具有防护壁作用的密封圈SR而无法浸入到电路区域LR。即，形成于环形区域RR上的密封圈SR具有防止水分从外部浸入到电路区域LR的功能。因此，根据第1实施方式，由于形成于环形区域RR中的密封圈SR具有抑制水分从外部浸入电路区域LR的作用，所以可提高半导体器件（半导体芯片）的可靠性。
而且，第1实施方式中，如图9所示，在具有密封圈SR的层间绝缘膜上形成表面保护膜PAS，并在所述表面保护膜PAS上形成抵达层间绝缘膜的槽部DIT。即，在第1实施方式中，从半导体衬底1S主面侧的正上方上看，在密封圈SR的外侧形成有槽部DIT（请参照图8）。
另外，在第1实施方式中，如图9所示，在密封圈SR的外侧形成有外环OUR1，并在所述外环OUR1的外侧形成有外环OUR2。具体地说就是，从俯视看去，在半导体衬底1S主面侧正上方的密封圈SR和槽部DIT之间配置有外环OUR1，且以与槽部DIT重合的方式配置有外环OUR2（请参照图8）。所述外环OUR1及外环OUR2如图9所示配置在场绝缘膜STI的正上方，且与场绝缘膜STI隔开配置。即，外环OUR1及外环OUR2与场绝缘膜STI不经由插塞耦合。
外环OUR1由金属图案MP2构成。即，在半导体衬底1S上形成有场绝缘膜STI，且在所述场绝缘膜STI上形成有层间绝缘膜。另外，在所述层间绝缘膜上形成有多层金属图案MP2，且由插塞将相邻的金属图案MP2进行耦合。同样地，外环OUR2由金属图案MP3构成。即，在半导体衬底1S上形成有场绝缘膜STI，且在所述场绝缘膜STI上形成有层间绝缘膜。而且，在所述多层层间绝缘膜上形成有金属图案MP3，且在层叠方向上通过插塞将相邻的金属图案MP3进行耦合。如上所述，从俯视看去，外环OUR1由具有多个金属图案MP2和多个插塞的层叠结构体构成，其中，从俯视看去，所述多个金属图案MP2以重合的方式按层叠配置，所述多个插塞将层叠方向上相邻的金属图案MP2进行耦合。同样地，外环OUR2由具有多个金属图案MP3和多个插塞的层叠结构构成，其中，所述多个金属图案MP3从俯视看去以重合的方式配置而成，所述多个插塞在层叠方向上将相邻的金属图案MP3进行耦合。
接下来如图9所示，在形成有密封圈SR、槽部DIT、外环OUR1及外环OUR2的环形区域RR的外侧上形成有切割区域SCR。
图9所示的切割区域SCR中，在半导体衬底1S上形成场绝缘膜STI，且在所述场绝缘膜STI上形成层间绝缘膜。在所述层间绝缘膜上形成有表面保护膜PAS。另外，虽在切割区域SCR中有时形成有TEG图案，但在第1实施方式中省略了TEG图案的图示。
（第1实施方式的特征）
第1实施方式中的半导体晶片（半导体器件）具有上述结构，下面说明其特征。第1实施方式的第1特征是：在环形区域RR中，在密封圈SR的外侧设置有外环OUR1，且在所述外环OUR1的外侧设置有外环OUR2。
由此，例如在通过划片刀对环形区域RR外侧的切割区域SCR进行切断时，可防止裂痕扩到环形区域RR中的密封圈SR。也就是说，第1实施方式中，由于在密封圈SR的外侧设置有外环OUR1及外环OUR2，所以在裂痕扩展到密封圈SR之前，先扩展到外环OUR1及外环OUR2，并因此而停止扩展。结果，根据第1实施方式，可防止切割工序中所发生的裂痕扩展到环形区域RR中的密封圈SR上。
下面详细说明其理由。图10所示的是第1实施方式中半导体晶片的切割工序的剖面图。图10中，示出了通过划片刀DB将旋转的切割区域SCR进行切断的状态。
图10中，如通过划片刀DB将切割区域SCR进行切断时，将对半导体晶片施加一定的力度。此时，在第1实施方式的半导体晶片中，在环形区域RR上形成的密封圈SR的外侧设置有槽部DIT。此时，如图10所示，在切割工序中所产生的裂痕CLK2多产生于为了易于切割而形成的槽部DIT的底部。
但是，以槽部DIT的底部为起点的裂痕CLK2不仅向环形区域RR外侧的切割区域SCR扩展，还向配置在槽部DIT内侧的密封圈SR扩展。也就是说，即使有意设置了易于切割的槽部DIT，但也不能控制在所述槽部DIT的底部所产生的裂痕CLK2的扩展方向。结果如图10所示，在槽部DIT的底部所发生的裂痕CLK2将有可能向密封圈SR扩展。
对此，在第1实施方式中，在密封圈SR和槽部DIT之间设置了外环OUR1。因此，即使如图10所示，在槽部DIT的底部发生的裂痕CLK2向密封圈SR扩展时，裂痕CLK2在扩展到密封圈SR之前必然先扩展到外环OUR1。即，在第1实施方式中，在比槽部DIT更靠内侧的密封圈SR侧的内侧区域上设置外环OUR1。由此，便可使裂痕CLK2扩展到外环OUR1时停止扩展。
也就是说，根据第1实施方式，在以为了易于切割而有意形成的槽部DIT的底部为起点的裂痕CLK2扩展到密封圈SR侧时，在裂痕CLK2扩展到密封圈SR之前将在成为障碍壁的外环OUR1处停止扩展。因此，可防止裂痕CLK2对密封圈SR造成的破坏。
因此，根据第1实施方式，通过在密封圈SR和槽部DIT之间设置外环OUR1，便可防止裂痕CLK2对密封圈SR造成的破坏。结果，可确实防止水分通过遭到裂痕CLK2破坏的密封圈SR而浸入电路区域LR，由此，可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
如上所述，第1实施方式的特征是在密封圈SR的外侧即槽部DIT的内侧设置外环OUR1。例如，即使在密封圈SR的外侧设置外环OUR1，如果所述外环OUR1形成在槽部DIT的外侧，对于以槽部DIT的底部为起点并扩展到密封圈SR侧的裂痕CLK2来说，外环OUR1并不能成为裂痕CKL2的障碍壁。因此，如第1实施方式所述，只需在密封圈SR的外侧且在槽部DIT的内侧形成外环OUR1，外环OUR1便具有防止以槽部DIT的底部为起点的裂痕CLK2向密封圈SR侧扩展的作用。即，通过在密封圈SR的外侧且在槽部DIT的内侧设置外环OUR1，便可在裂痕CLK2最初扩展到密封圈SR时防止其对密封圈SR造成的破坏。
接下来，在第1实施方式中，从俯视看去以与槽部DIT重合的方式在外环OUR1的外侧设置外环OUR2。由此，可获得如下的效果，即，在切割工序中如果施加在半导体晶片上的力（应力）过强，如图10所示，裂痕CLK3的起点将不是槽部DIT的底部，而可能是划片刀DB和半导体晶片的接触区域。此时，在裂痕CLK3向密封圈SR扩展的过程中将可能扩展到密封圈SR并对密封圈SR造成破坏。
对此，第1实施方式中，在外环OUR1的外侧设置有外环OUR2。如图10所示，即使以划片刀DB和半导体晶片的接触区域为起点的裂痕CLK3在扩展到密封圈SR之前必先扩展到外环OUR2。即，第1实施方式中，外环OUR2配置在比密封圈SR更外的外侧。由此，在裂痕CLK3扩展到外环OUR2时将停止扩展。
根据第1实施方式，通过将外环OUR2设置在密封圈SR的外侧，便可防止密封圈SR遭到裂痕CLK3的破坏。结果，根据第1实施方式，可防止因密封圈SR遭到裂痕CLK3破坏而导致水分浸入电路区域LR，由此，可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
本实施方式中，在密封圈SR的外侧且在槽部DIT的内侧设置外环OUR1的主要理由是：可防止起源于槽部DIT的底部并扩展到密封圈SR侧的裂痕CLK2扩展到密封圈SR。而且，即使在所述外环OUR1上出现了以划片刀DB和半导体晶片的接触区域为起点的裂痕CLK3，所述外环OUR1还具有防止所述裂痕CLK3扩展到密封圈SR侧的作用。即，也可以认为：只要设置了外环OUR1，就无需再设置外环OUR2了。
但是，第1实施方式中，在外环OUR1的外侧还设置有外环OUR2。下面说明其原因。例如，如果在切割工序中对半导体晶片施加的力（应力）过强，则裂痕CLK3的起点可能不是槽部DIT的底部，而是划片刀DB和半导体晶片的接触区域。也可以说，以划片刀DB和半导体晶片的接触区域为起点的裂痕CLK3的起因多是过强的应力（力）。此时，裂痕CLK3将变大，所以在仅设置有外环OUR1的结构中，巨大的裂痕CLK3有可能突破外环OUR1而扩展到外环OUR1内侧上的密封圈SR从而对密封圈SR造成破坏。
因此，第1实施方式中，在外环OUR1的外侧还设置了外环OUR2。此时，以划片刀DB和半导体晶片的接触区域为起点的裂痕CLK3首先从切割区域SCR扩展到环形区域RR，并扩展到外环OUR2。此时，如果裂痕CLK3停止扩展便不会出现问题了，但是根据裂痕CLK3的大小，裂痕CLK3很有可能突破出外环OUR2。所以在第1实施方式中，在外环OUR2的内侧还设置了外环OUR1。结果，根据第1实施方式，即使裂痕CLK3突破了外环OUR2，也将在扩展到配置在外环OUR2内侧的外环OUR1处停止扩展。即，第1实施方式中的结构为：可使因较强的应力而产生的裂痕CLK3在第1障碍壁即外环OUR2和第2障碍壁即外环OUR1中的任何一个上停止的结构。即，第1实施方式中，即使因较强的应力而导致出现裂痕CLK3，裂痕CLK3也将因外环OUR2和外环OUR1的双重障碍壁结构而难于到达在外环OUR1的内侧形成的密封圈SR。因此，在外环OUR1的外侧设置外环OUR2的结构，对于防止因较强应力而产生的裂痕CLK3对密封圈SR造成破坏方面非常有效。
因此，第1实施方式中，在外环OUR1的外侧设置了外环OUR2。而且，从俯视看去，所述外环OUR2以与槽部DIT重合的方式配置。
下面说明其理由。例如，在槽部DIT的外侧设置外环OUR2时，在环形区域RR中必须要确保可在槽部DIT的外侧配置外环OUR2的空间。这意味着环形区域RR的宽度将变大，因而将导致具有环形区域RR的芯片区域CR的尺寸也将变大。因此，在第1实施方式中，为了缩小环形区域RR的尺寸，从俯视看去，在与槽部DIT重合的区域设置了外环OUR2。此时，通过设置外环OUR2便可抑制环形区域RR尺寸变大。
另一方面，与外环OUR1一样，外环OUR2也配置在槽部DIT的内侧。也就是说，在密封圈SR和槽部DIT之间设置有外环OUR1和外环OUR2。此时，将造成外环OUR2与切割区域SCR和环形区域RR之间的境界线之间的距离过大。结果如图10所示，以划片刀DB和半导体晶片的接触区域为起点的裂痕CLK3虽然在到达外环OUR2后停止扩展，但是如上所述，如果境界线和外环OUR2之间的距离过大，即使通过切割工序将芯片区域CR划片成为半导体芯片后，在半导体芯片内（环形区域RR内）也将残留有裂痕CLK3的一部分。半导体芯片虽在之后的工序中被封装，但是因封装工序中所施加的热负荷及热应力，可能使残留的裂痕CLK3继续扩展，并最终扩展到密封圈SR而使密封圈SR遭到破坏。因此，残留在半导体芯片内的裂痕CLK3越小越好。所以应该使外环OUR2尽量靠近上述境界线配置。这是由于上述境界线与外环OUR2之间的距离越小，残留在划片后的半导体芯片内（环形区域内）的裂痕CLK3将越小，同时残留的裂痕CLK3和密封圈SR之间的距离也将变大的缘故。结果，即使在之后的封装工序中施加了热负荷及热应力，也可降低裂痕CLK3扩展到密封圈SR的可能性。因此，第1实施方式中，在外环OUR1的外侧设置有外环OUR2，而且，所述外环OUR2以从俯视看去与槽部DIT重合的方式配置。
因此，第1实施方式中，通过在密封圈SR和槽部DIT之间设置外环OUR1，便可防止裂痕CLK2对密封圈SR造成的破坏。而且，在第1实施方式中，在外环OUR1的外侧还以从俯视看去与槽部DIT重合的方式配置有外环OUR2。因此，根据第1实施方式，可增加因受到较强应力而产生的裂痕CLK3在扩展到第1障碍壁即外环OUR2和第2障碍壁即外环OUR1时在任何一处停止扩展的可能性。根据第1实施方式，可防止因受到较强应力而产生的裂痕CLK3对密封圈SR造成的破坏。结果，第1实施方式中，可有效防止密封圈SR因遭到裂痕CLK2或裂痕CLK3的破坏而导致水分浸入到电路区域LR，由此，可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
另外，根据第1实施方式，由于可防止裂痕CLK2及裂痕CLK3对密封圈SR造成的破坏，所以可缩小具有环形区域RR的芯片区域CR的尺寸。例如，在没设置有外环OUR1及外环OUR2的结构中，为了防止以槽部DIT的底部为起点的裂痕CLK2扩展到密封圈SR侧而导致密封圈SR遭到破坏，必须加大图10所示的距离L1。这就意味着环形区域RR的尺寸也将变大，由于环形区域RR构成芯片区域CR的一部分，所以最终将导致芯片区域CR的尺寸加大。结果，由于从1个半导体晶片所获得的半导体芯片的数量减少，因而将提高半导体器件的制造成本。
对此，在第1实施方式中，如图10所示，在密封圈SR和槽部DIT之间设置外环OUR1，且在外环OUR1的外侧以从俯视看去与槽部DIT重合的方式设置外环OUR2。所述外环OUR1及外环OUR2将使裂痕CLK2及裂痕CLK3停止扩展，所以具有防止裂痕CLK2及裂痕CLK3在扩展到密封圈SR时对密封圈SR造成破坏的作用。即，从防止密封圈SR遭到破坏的观点出发，优选确保加大密封圈SR和槽部DIT之间的距离L1，但在第1实施方式中，由于设置有外环OUR1及外环OUR2，所以即使缩小图10所示的距离L1，也可充分确保裂痕CLK2及裂痕CLK3对密封圈SR造成的破坏。
也就是说，根据第1实施方式和相关技术，在密封圈SR遭到破坏的概率相同的情况下，由于第1实施方式中的半导体晶片（或半导体器件）采用了设置外环OUR1及外环OUR2的结构，所以与相关技术相比，第1实施方式中的结构可缩小上述距离L1。这意味着具有防止裂痕CLK2及裂痕CLK3对密封圈SR造成破坏的效果的同时，还可缩小环形区域RR的尺寸，这也意味着可缩小芯片区域CR的尺寸。结果，根据第1实施方式，可在防止裂痕CLK2及裂痕CLK3对密封圈SR造成破坏的同时，还可在一个半导体晶片上增加所形成的芯片区域CR的数量。即，根据第1实施方式中的技术思想，可获得如下的显著效果：即在提高半导体晶片及半导体器件的可靠性的同时还可降低半导体器件的制造成本。
相反地，第1实施方式中，如果将密封圈SR和槽部DIT之间的距离L1维持为与相关技术中的同样长度时，因扩大了距离L1、以及因外环OUR1及外环OUR2的障碍壁效果的协同效应，将可大幅度降低裂痕CLK2及裂痕CLK3对密封圈SR造成破坏的概率。
如上所述，根据第1实施方式中的技术思想，在降低密封圈SR的破坏概率的同时，从优先降低半导体器件的制造成本的观点考虑，可采用密封圈SR和槽部DIT之间的距离L1比相关技术中的更小的结构。另一方面，从大幅度降低裂痕CLK2及裂痕CLK3对密封圈SR造成的破坏概率及更能提高半导体器件的可靠性的观点出发，除了设置外环OUR1及外环OUR2外，还可采用使密封圈SR和槽部DIT之间的距离L1与相关技术中为同等程度的结构。如上所述，第1实施方式中的技术思想可获得如下效果，即提高了不同目的的设计自由度的显著效果。
另外，第1实施方式中，密封圈SR、外环OUR1及外环OUR2都由具有防护壁作用的层叠结构体构成。但是，密封圈SR、外环OUR1及外环OUR2原本的功能是不同的。
即，密封圈SR具有防护壁的作用，即防止水分浸入环形区域RR内侧的电路区域LR的作用。因此，从防止水分浸入的方面考虑，需要防止裂痕CLK2及裂痕CLK3对密封圈SR造成的破坏。即，在密封圈SR不遭到破坏的前提下进行设置。这是由于如果密封圈SR遭到破坏，就不再具有防止水分从环形区域RR浸入电路区域LR的作用，所以可能对形成于电路区域LR中的集成电路的动作带来不利影响，最终将降低半导体器件的可靠性。
对此，第1实施方式中的外环OUR1及外环OUR2具有停止裂痕CLK2及裂痕CLK3扩展的作用。因此，如果第1实施方式中的外环OUR1及外环OUR2可停止裂痕CLK2及裂痕CLK3的扩展，即使在外环OUR1本身及外环OUR2本身遭到破坏也不会产生影响。这是由于：如果外环OUR1及外环OUR2可以使裂痕CLK2及裂痕CLK3停止扩展，裂痕CLK2及裂痕CLK3将无法扩展到外环OUR1内侧配置的密封圈SR，由此可防止密封圈SR遭到破坏。
因此，第1实施方式中，即使外环OUR1及外环OUR2在遭到破坏时也不受影响的结构方面，在使其不被破坏为前提的方面与密封圈SR不同。如上所述，密封圈SR、外环OUR1及外环OUR2由相同层叠结构体构成以外，由于上述功能的不同，而且还包括外环OUR1及外环OUR2所特有的特征。下面进行详细说明。
第1实施方式中的第2特征是：外环OUR1上表面的高度比外环OUR2上表面的高度高。具体地说就是，如图10所示，例如，外环OUR1由层叠结构体构成，所述层叠结构体具有从俯视看去以重合的方式形成的第1层金属图案MP2～第6层金属图案MP2、以及在层叠方向上将彼此相邻的金属图案MP2进行耦合的插塞。另一方面，外环OUR2由如下的层叠结构体构成，所述层叠结构体具有从俯视看去以重合的方式形成的第1层金属图案MP3～第5层金属图案MP3、以及在层叠方向上将彼此相邻的金属图案MP3进行耦合的插塞。由此可知，外环OUR1的上表面为第6层金属图案MP2的上表面，外环OUR2的上表面为第5层金属图案MP3的上表面，因此，外环OUR1的高度比外环OUR2的高度高。
下面说明将外环OUR1的上表面的高度提高的理由。例如，图10中的表面保护膜PAS上形成有槽部DIT，且发生了以所述槽部DIT的底部为起点的裂痕CLK2。此时，如果采用外环OUR1的上表面的高度较低的结构时，裂痕CLK2穿过外环OUR1上方且到达密封圈SR的可能性很大。即，如果外环OUR1上表面的高度较低时，槽部DIT和外环OUR1的上表面之间的间隙将较大，而所述裂痕CLK将更容易穿过所述间隙。换言之就是，如果外环OUR1上表面的高度过低，裂痕CLK2将以槽部DIT的底部为起点且在密封圈SR侧上更容易扩展。也就是说，如果外环OUR1上表面的高度过低时，则防止在槽部DIT底部产生的裂痕CLK2向密封圈SR侧扩展的效果将变弱。
因此，在第1实施方式中，提高了外环OUR1上表面的高度。即，通过将外环OUR1的上表面作为第6层金属图案MP2的上表面，便可有效防止在槽部DIT的底部所产生的裂痕CLK2向密封圈SR侧扩展。
此时应考虑的是，提高外环OUR1上表面的高度时，对于外环OUR1的结构，不仅考虑第6层金属图案MP2，还需考虑与金属图案AMP的同层金属图案。但是，在第1实施方式中，外环OUR1的结构中并不包含与形成于密封圈SR最上层的金属图案AMP同层的金属图案。
理由如下。即，第2层金属图案MP2～第6层金属图案MP2例如为由嵌入式法形成的细微的铜图案构成。另一方面，形成于密封圈SR最上层的金属图案AMP如通过对铝膜进行构图而形成。接下来，在与密封圈SR最上层上形成的金属图案AMP的同一层上，形成有在电路区域LR上形成的焊垫PD等、以及形成有电源布线等尺寸较大的粗糙图案（rough pattern）的布线。因此，形成于密封圈SR最上层的铝膜的图案比通过嵌入法在下层形成的微细的铜图案更加适度的精度来形成。也就是说，形成于密封圈SR最上层的金属图案AMP的尺寸远比形成于下层的铜图案的尺寸大。
因此，如外环OUR1的结构为包括与金属图案AMP为同层的金属图案时，外环OUR1最上层金属图案的宽度也远比第1层金属图案MP2～第6层金属图案MP2的宽度大。
这就意味着外环OUR1的宽度变大，因此，也意味着图10所示的密封圈SR和槽部DIT之间的距离L1变大。结果，环形区域RR的尺寸变大，由于环形区域RR构成芯片区域CR的一部分，所以最终将导致芯片区域CR的尺寸变大。由此，从一个半导体晶片取得的半导体芯片的数量将减少，因而将导致半导体器件制造成本上升。因此，第1实施方式中，从抑制环形区域RR尺寸增大的方面考虑，外环OUR1的结构中并不包含与形成于密封圈SR最上层上的金属图案AMP为同层的金属图案。
如上所述，在第1实施方式中采用了如下结构，即在可充分防止在槽部DIT底部所发生的裂痕CLK2向密封圈SR侧扩展的同时还可抑制环形区域RR尺寸增大。具体地说就是，第1实施方式中的外环OUR1由图10所示的层叠结构体结构构成，所述层叠结构体具有从俯视看去以重合的方式形成的第1层金属图案MP2～第6层金属图案MP2、以及在层叠方向上将相邻的金属图案MP2进行耦合的插塞。换言之就是，第1实施方式中的外环OUR1的结构就是不与表面保护膜PAS直接接触的结构。
接下来在第1实施方式中，使外环OUR2上表面的高度比外环OUR1上表面的高度低。下面说明其理由。例如，外环OUR2从俯视看去与槽部DIT重合的方式配置（请参照图8）。因此，例如在图10中，如果提高外环OUR2上表面的高度，则外环OUR2的上表面有可能从槽部DIT的底面露出。此时，外环OUR2将与槽部DIT直接接触。
此时，为了在进行切割工序时容易产生以槽部DIT的底部为起点的裂痕CLK2，而设置了槽部DIT。
但是，如为提高外环OUR2上表面的高度而使其从槽部DIT的底部露出的结构时，裂痕CLK2的起点将不会是槽部DIT的底部。也就是说，为了使槽部DIT的底部成为裂痕CLK2的起点，必须使槽部DIT的底部和外环OUR2的上表面隔离，且在所述隔离区域中存在层间绝缘膜。换言之就是，为了使槽部DIT成为裂痕CLK2的起点，必须采用外环OUR2的上表面不从槽部DIT的底部露出的结构。
特别是，必须使槽部DIT的底面和外环OUR2的上表面之间的隔离距离为100nm左右。因此，第1实施方式中的外环OUR2由图10所示的层叠结构体构成，所述层叠结构体具有从俯视看去以重合的方式形成的第1层金属图案MP3～第5层金属图案MP3、以及在层叠方向上将相邻的金属图案MP3进行耦合的插塞。结果，第1实施方式中的外环OUR2上表面的高度比外环OUR1上表面的高度低。
第1实施方式中的第3特征如下，如图10所示，在环形区域RR中，密封圈SR为与半导体衬底1S耦合的结构，相反地，外环OUR1及外环OUR2配置在在半导体衬底1S中形成的场绝缘膜STI的上方，且与场绝缘膜STI隔开配置。
具体地说就是，密封圈SR中包括插塞PLG2，且所述插塞PLG2将密封圈SR与半导体衬底1S进行耦合。下面说明通过插塞PLG2将密封圈SR和半导体衬底1S进行耦合的理由。即，由于密封圈SR具有防止水分浸入电路区域LR的作用，因此，密封圈SR的结构必须是使水分无法浸入的无缝隙的防护壁的结构。所以，密封圈SR上具有插塞PLG2，且通过所述插塞PLG2与半导体衬底1S耦合。因此，从半导体衬底1S的表面浸入的水分将被构成密封圈SR的一部分的插塞PLG2截止。如上所述，第1实施方式中，为了使密封圈SR具有防止水分浸入电路区域LR的效果，而使密封圈SR与半导体衬底1S进行耦合。此时，例如，密封圈SR经由插塞PLG2而与半导体衬底1S耦合的半导体区域上有可能被供给基准电位，此时，密封圈SR也有可能被施加了基准电位。
另一方面，如图10所示，第1实施方式中的外环OUR1及外环OUR2配置在在半导体衬底1S上形成的场绝缘膜STI的上方，而且与场绝缘膜STI隔开配置。
下面说明其理由。即，第1实施方式中，设置外环OUR1及外环OUR2的主要目的是防止在切割工序中产生的裂痕CLK2及裂痕CLK3向密封圈SR侧扩展。也就是说，第1实施方式中设置外环OUR1及外环OUR2的目的与设置密封圈SR的目的不同，主要目的不是防止水分浸入电路区域LR。因此，第1实施方式中的外环OUR1及外环OUR2配置在在半导体衬底1S上形成的场绝缘膜STI的上方，而且与场绝缘膜STI隔开配置。但是，如果从抑制裂痕CLK3向密封圈SR侧扩展的方面来考虑，外环OUR1及外环OUR2例如也可经由插塞而与半导体衬底1S耦合。
但是，如果为外环OUR1及外环OUR2也与半导体衬底1S耦合的结构时，在环形区域RR中，从密封圈SR的下层起至外环OUR1及外环OUR2的下层，半导体衬底1S的表面将形成为均一的平整表面。也就是说，在环形区域RR中，半导体衬底1S的表面为平整表面。此时，水分或异物更加容易沿着平整的面浸入，所以从有效防止水分浸入电路区域LR的方面考虑，应该避免使外环OUR1及外环OUR2都与半导体衬底1S耦合的结构。
因此，第1实施方式中，在环形区域RR中，由于应该避免半导体衬底1S的表面为均一的平整表面，所以在采用将密封圈SR与半导体衬底1S耦合的结构时，在外环OUR1及外环OUR2的下层形成有场绝缘膜STI。此时，由于场绝缘膜STI的表面与半导体衬底1S的表面为不同高度，所以可以避免在整个环形区域RR上形成为均一的平整的面。即，第1实施方式中，环形区域RR中由于半导体衬底1S的表面和场绝缘膜STI的表面的高度不同，所以其并非为均一的平整表面，而是凹凸形状的表面。因此，根据第1实施方式，可有效抑制水分或异物浸入电路区域LR。如上所述，第1实施方式中，在环形区域RR中混合有半导体衬底1S的表面和场绝缘膜STI的表面。特别是从有效防止水分或异物从半导体衬底1S的表面浸入的方面考虑，也可设置为在场绝缘膜STI的内部露出岛屿状的半导体衬底1S的表面的结构。此时，由于场绝缘膜STI的表面上还形成为凹凸形状，所以可有效防止水分或异物浸入电路区域LR。第1实施方式中，通过使场绝缘膜STI的表面比半导体衬底1S的表面高，便可抑制其形成为平整的表面。但是，并不仅限于此，如设置为场绝缘膜STI的表面比半导体衬底1S的表面低，也可抑制形成平整的表面。
此时，第1实施方式中，从避免形成均一的平整表面方面来考虑，需在外环OUR1及外环OUR2的下层上形成场绝缘膜STI。对此，以上述条件为前提，特别是从截断裂痕CLK3向密封圈SR侧的扩展路径的方面考虑，可采用通过插塞将外环OUR1及外环OUR2与场绝缘膜STI耦合的结构。
但是，采用此结构时，例如通过蚀刻技术在层间绝缘膜上形成接触孔，并在所述接触空中填入导电材料，便可形成插塞。
此时，例如与形成密封圈SR一样，通过蚀刻技术在半导体衬底1S的层间绝缘膜上形成接触孔时，由于构成层间绝缘膜的绝缘膜（如氧化硅膜）和半导体衬底1S（硅）的材料不同，所以可确保蚀刻选择比。因此，在半导体衬底1S上形成接触孔时，多个接触孔的底部将集中在半导体衬底1S的表面上。结果，便可形成精度良好的插塞PLG2，而所述插塞PLG2构成密封圈SR的一部分。
对此，如果与外环OUR1及外环OUR2一样，通过蚀刻技术在场绝缘膜STI的层间绝缘膜上形成接触孔时，由于构成层间绝缘膜的绝缘膜（如氧化硅膜）和场绝缘膜（氧化硅膜）的材料为同类材料，所以将无法确保蚀刻选择比。因此，在场绝缘膜STI上形成接触孔时，多个接触孔的底部将到达场绝缘膜STI的内部，因而将出现偏差。结果，将外环OUR1及外环OUR2和场绝缘膜STI进行耦合的插塞因产品的不同而不同，所以将对产品之间的均一性造成损害。因此，在第1实施方式中，从保证产品间的均一性的方面来考虑，所以不采用通过插塞将外环OUR1及外环OUR2与场绝缘膜STI进行耦合的结构。
如上所述，第1实施方式中，在环形区域RR中，与密封圈SR与半导体衬底1S耦合的结构相反，外环OUR1及外环OUR2配置在在半导体衬底1S上形成的场绝缘膜STI的上方，且与场绝缘膜STI隔开配置。
接下来说明第1实施方式中的第4特征。即如图8所示，外环OUR1的宽度W2及外环OUR2的宽度W3比密封圈SR的宽度W1小。因此，即使在芯片区域CR内设置有外环OUR1及外环OUR2，也可将芯片区域CR尺寸的增大程度限制在最小范围内。例如，由于密封圈SR具有防止水分及异物浸入电路区域的保护壁的作用，所以密封圈SR的宽度W1必须增大到一定程度。因此，外环OUR1及外环OUR2只需是可使向密封圈SR侧扩展的裂痕停止扩展的程度即可，而不是以防止水分及异物的浸入为目的。另外，如果将外环OUR1的宽度W2及外环OUR2的宽度W3加大，也将导致芯片区域CR增大。因此在第1实施方式中，将外环OUR1的宽度W2及外环OUR2的宽度W3设置为比密封圈SR的宽度W1小。具体地说就是，如图10所示，密封圈SR的结构为包括形成为粗糙图案的金属图案AMP。对此，外环OUR1除了具有作为细微图案而形成的第1层金属图案MP2～第6层金属图案MP2之外，并不包括与构成密封圈SR一部分的金属图案AMP同层的金属图案的结构。同样地，外环OUR2除了具有作为细微图案而形成的第1层金属图案MP3～第5层金属图案MP3之外，并不包括与构成密封圈SR一部分的金属图案AMP同层的金属图案的结构。
另外，图8所示的密封圈SR的宽度W1是指构成图10所示的密封圈SR的金属图案中宽度最大的金属图案的宽度。例如，在图10所示的密封圈SR中，由于最上层上形成的金属图案AMP的宽度最大，所以图8所示的密封圈SR的宽度W1即图10所示的金属图案AMP的宽度。
另一方面，图8所示的外环OUR1的宽度W2是指构成图10所示的外环OUR1的金属图案中宽度最大的金属图案的宽度。例如，在图10所示的外环OUR1中，由于第1层至第6层金属图案MP2的宽度相同，所以图8所示的外环OUR1的宽度W2就是指构成图10所示的第1层至第6层中的任何一层的金属图案MP2的宽度。
同样地，图8所示的外环OUR2的宽度W3是指构成图10所示的外环OUR2的金属图案中宽度最大的金属图案的宽度。例如，在图10所示的外环OUR2中，由于从第1层到第5层金属图案MP3的宽度相同，所以图8所示的外环OUR2的宽度W3就是指构成图10所示的第1层至第5层中的任何一层的金属图案MP3的宽度。
第1实施方式中的第5特征是：与图8一样，密封圈SR和外环OUR1之间的距离X1比外环OUR1和外环OUR2之间的距离X2大。换言之就是，第1实施方式中的第5特征就是外环OUR1和外环OUR2之间的距离X2比密封圈SR和外环OUR1之间的距离X1小。而且，由于从俯视看去外环OUR2与槽部DIT重合，所以在第5特征中，密封圈SR和外环OUR1之间的距离X1比外环OUR1和槽部DIT之间的距离大。另外，如图8所示，第1实施方式中，密封圈SR和外环OUR1之间的距离X1比外环OUR1、芯片区域CR的外周线之间的距离大。
这是由于，密封圈SR必须具备防止水分及异物浸入电路区域LR以及防止自身遭到裂痕破坏的作用，所以优选配置在尽量远离芯片区域CR的外周线的电路区域LR附近区域上。而且，由于外环OUR1具有防止裂痕向密封圈SR侧扩展的功能，所以在出现裂痕的早期便应使裂痕停止扩展。因此，在第1实施方式中，为了使第5特征中的关系成立而配置了密封圈SR、外环OUR1、外环OUR2及槽部DIT。对于上述关系，已对除了芯片区域CR的角部CNR以外的区域的关系进行了说明，下面对芯片区域CR的角部CNR中的关系进行说明。
图8的角部CNR中，密封圈SR和外环OUR1之间的距离Y1也比外环OUR1和外环OUR2之间的距离Y2大。但是，如图8所示，角部CNR中的密封圈SR和外环OUR1之间的第1空间也远比角部CNR以外的密封圈SR和外环OUR1之间的第2空间大。
这是由于考虑到在角部CNR中容易出现裂痕的缘故。即，在芯片区域CR的角部CNR中，与角部CNR以外的外周区域相比更容易出现裂痕。尤其是从角部CNR朝向芯片区域CR内部的方向上更容易出现裂痕。此时，如果角部CNR和密封圈SR之间的距离Y1过小，在角部CNR出现的裂痕就很容易扩展到密封圈SR。结果，密封圈SR因遭到裂痕的破坏而失去水分防护壁的作用。因此，由于密封圈SR的内侧区域即电路区域遭到水分浸入，将对形成于电路区域的集成电路的动作可靠性造成不良影响。
因此，第1实施方式中芯片区域CR的角部CNR为密封圈SR具有倾斜图案的结构。此时，由于角部CNR和密封圈SR之间的距离Y1变大，所以将在角部CNR中出现裂痕，而且，即使所述裂痕向芯片区域CR的内部方向扩展，也可抑制其扩展到密封圈SR。结果，在容易出现裂痕的角部CNR中，即使出现裂痕，密封圈SR也可降低因裂痕而遭到破坏的电位。即，即使在角部CNR中出现裂痕，由于也能继续保持作为密封圈SR的水分防护壁的作用，所以可防止水分浸入到密封圈SR的内侧区域即电路区域LR。由此，可提高形成于电路区域LR中的集成电路的动作的可靠性。
另一方面，在图8所示的角部CNR中，外环OUR1及外环OUR2与密封圈SR不同，配置在角部CNR附近。这是由于外环OUR1及外环OUR2具有停止裂痕扩展的作用，而且，即使外环OUR1及外环OUR2遭到破坏后，只需使裂痕停止扩展便不会出现问题。即，为了在角部CNR出现裂痕的早期便使其停止，所以在角部CNR中，外环OUR1及外环OUR2被配置在角部CNR的附近。因此，根据第1实施方式，在角部CNR中由于外环OUR1及外环OUR2可在裂痕出现的早期便使其停止扩展，所以可防止裂痕对密封圈SR造成的破坏。结果，根据第1实施方式，可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
另外，在第1实施方式中，如图8所示，密封圈SR和外环OUR1之间的距离X1是指密封圈SR的外周线和外环OUR1的内周线之间的距离。同样地，外环OUR1和外环OUR2之间的距离X2是指外环OUR1的外周线和外环OUR2的内周线之间的距离。而且，虽然图8中未示出，外环OUR1和槽部DIT之间的距离是指外环OUR1的外周线和槽部DIT的内周线之间的距离。
（第1实施方式中的半导体器件的制造方法）
接下来参照附图对第1实施方式中半导体器件的制造方法进行说明。首先如图11所示，例如先准备由硅的单结晶构成的半导体衬底1S。所述半导体衬底1S具有图1所示的略呈圆盘形状的半导体晶片，且具有多个芯片区域CR，所述多个芯片区域CR由切割区域SCR进行界定。另外，如图11所示，芯片区域CR具有电路区域LR和环形区域RR，且在环形区域RR的外侧形成有切割区域SCR。
接下来如图12所示，通过光刻技术及蚀刻技术在半导体衬底1S上形成槽DIT1。接着如图13所示，在形成有槽DIT1的半导体衬底1S上例如堆积由氧化硅膜构成的绝缘膜，之后，通过CMP（ChemicalMechanical Polishing，化学机械抛光）法对所堆积的绝缘膜进行研磨，并研磨掉无用的绝缘膜。结果，便可形成图13所示的场绝缘膜STI。此时，半导体衬底1S的表面比场绝缘膜STI的表面低，且在半导体衬底1S和场绝缘膜STI之间形成段差。
之后如图14所示，在电路区域LR形成场效应晶体管TR。具体地说就是，在半导体衬底1S上形成如由氧化硅膜、或比氧化硅膜的介电常数更高的高介电常数膜构成的栅极绝缘膜，且在所述栅极绝缘膜上形成如由多晶硅膜构成的栅极电极。接着通过离子注入法向已经整合了栅极电极的半导体衬底1S内导入导电型杂质，以形成源极区域及漏极区域。由此，便可在电路区域LR上形成场效应晶体管TR。
接下来如图15所示，在形成了场效应晶体管TR的半导体衬底1S上形成层间绝缘膜IL1。所述层间绝缘膜IL1形成于整个半导体衬底1S的主面上，其中，所述半导体衬底1S包括芯片区域CR及切割区域SCR。
接下来如图16所示，通过光刻技术及蚀刻技术在电路区域LR及环形区域RR上形成接触孔，且在所述接触孔内填埋有由钨元素构成的导电材料，以形成插塞PLG1及插塞PLG2。例如，在电路区域LR上形成的插塞PLG1与场效应晶体管TR的源极区域及漏极区域耦合，在环形区域RR上形成的插塞PLG2与半导体衬底1S耦合。
之后如图17所示，在形成有插塞PLG1及插塞PLG2的层间绝缘膜IL1上形成导体膜，并通过光刻技术及蚀刻技术对所述导体膜进行图案化。由此，便可在电路区域LR上形成与插塞PLG1耦合的布线WL1。同样地，在环形区域RR上形成与插塞PLG2耦合的金属图案MP1的同时，在形成于环形区域RR上的场绝缘膜STI的上方形成金属图案MP2及金属图案MP3。布线WL1及金属图案MP1～MP3在同一层上形成。
接下来如图18所示，在形成了布线WL1及金属图案MP1～MP3的层间绝缘膜IL1上形成层间绝缘膜IL2。接着如图19所示，通过光刻技术及蚀刻技术在层间绝缘膜IL2上形成槽DIT2。所述槽DIT2形成于电路区域LR及环形区域RR上，且在电路区域LR中，槽DIT2以使布线WL1表面的一部分露出的方式形成。同样地，在环形区域RR中，槽DIT2也以使金属图案MP1～MP3表面的一部分露出的方式形成。
接下来如图20所示，在形成了槽DIT2的层间绝缘膜IL2上，例如形成铜膜，并将铜膜填埋入槽DIT2的内部。之后，通过CMP法除去层间绝缘膜IL2表面上形成的多余的铜膜。由此，便可在电路区域LR中，形成与第1层布线WL1耦合的第2层布线WL1。同样地，可在环形区域RR中形成与第1层金属图案MP1耦合的第2层金属图案MP1、与第1层金属图案MP2耦合的第2层金属图案MP2、以及与第1层金属图案MP3耦合的第2层金属图案MP3。
之后如图21所示，通过重复同样的工序，在电路区域LR中的层间绝缘膜IL上形成第1层布线WL1至第6层布线WL1。另一方面，在环形区域RR中形成第1层金属图案MP1至第6层金属图案MP1。而且，在环形区域RR中形成第1层金属图案MP2至第6层金属图案MP2，而且还形成由第1层～第6层金属图案MP2构成的外环OUR1。同样地，在环形区域RR中，形成第1层金属图案MP3至第6层金属图案MP3，且形成由第1层～第5层金属图案MP3构成的外环OUR2。
接下来如图22所示，在形成层间绝缘膜IL7之后，通过光刻技术及蚀刻技术在形成于电路区域LR上的层间绝缘膜IL7上形成开口部OP1，且在形成于环形区域RR上的层间绝缘膜IL7上形成开口部OP2。开口部OP1以露出第6层布线WL1表面的一部分的方式形成，开口部OP2以露出第6层金属图案MP1表面的一部分的方式形成。
接下来如图23所示，在形成了开口部OP1及开口部OP2的层间绝缘膜IL7上形成如由铝膜AF构成的导体膜。之后如图24所示，通过光刻技术及蚀刻技术对铝膜AF进行图案化。由此，便可在电路区域LR中形成与第6层布线WL1耦合的焊垫PD、在环形区域RR中形成与第6层金属图案MP1耦合的金属图案AMP。结果，在环形区域RR中形成了插塞PLG2、第1层～第6层金属图案MP1、以及包括形成于第6层金属图案MP1上层的金属图案AMP的密封圈SR。
之后如图25所示，在形成了焊垫PD及金属图案AMP的层间绝缘膜IL上形成表面保护膜（钝化膜）PAS。接下来如图9所示，通过光刻技术及蚀刻技术对表面保护膜PAS进行加工，以使焊垫PD表面的一部分从电路区域LR中露出，并在环形区域RR中形成穿透表面保护膜PAS的槽部DIT。所述槽部DIT形成于外环OUR1的外侧，且形成在从俯视看去与外环OUR2重合的位置上。如上所述，便可制造出第1实施方式中的半导体晶片。
接下来，通过使用旋转的划片刀将形成于半导体晶片上的切割区域SCR进行切断，便可将多个芯片区域CR进行划片从而获得多个半导体芯片。此时，第1实施方式中，通过划片刀对环形区域RR外侧的切割区域SCR进行切断时，可防止裂痕扩展到环形区域RR中的密封圈SR。也就是说，第1实施方式中，由于在密封圈SR外侧设置了外环OUR1及外环OUR2，所以在裂痕扩展到密封圈SR之前先到达外环OUR1及外环OUR2，并在该处停止。结果，根据第1实施方式，可防止在切割工序中所产生的裂痕扩展到环形区域RR中的密封圈SR。根据第1实施方式，即使在切割工序中出现了裂痕，也可防止所述裂痕对密封圈SR造成的破坏。由此，根据第1实施方式，由于密封圈SR可防止水分或异物浸入到电路区域LR，所以可提高半导体芯片的可靠性。之后再通过封装工序，便可制造出第1实施方式中的半导体器件。
（第2实施方式）
下面举例说明在第2实施方式中，外环OUR2的宽度比槽部DIT的宽度大，且外环OUR2的外周线比槽部DIT的外周侧面更靠内侧的结构。
图26所示的是第2实施方式中半导体晶片结构的剖面图。图26中，由于第2实施方式中的半导体晶片与图9所示的第1实施方式中的半导体晶片为几乎相同的结构，所以下面重点说明其不同点。
第2实施方式的特征是：如图26所示，外环OUR2的宽度L2比槽部DIT的宽度L3大。此时，外环OUR2的结构是具有第1层～第5层金属图案MP3，且所述金属图案MP3的宽度即为外环OUR2的宽度L2。接着如图26所示，在第2实施方式中，外环OUR2的宽度L2比槽部DIT的宽度L3大，并以此为前提，外环OUR2的外周线配置在比槽部DIT的外周侧面更靠内的内侧。
由此，例如在切割工序中，可提高以槽部DIT的底部为起点且扩展到密封圈SR侧的裂痕在扩展到宽度L2大的外环OUR2时停止扩展的可能性。即，以槽部DIT的底部为起点且扩展到密封圈SR侧的裂痕虽然很可能在主要配置在槽部DIT内侧的外环OUR1上停止扩展，而且在第2实施方式中，从俯视看去，与槽部DIT重合的外环OUR2将从槽部DIT的内侧突出。因此，外环OUR2可使以槽部DIT的底部为起点且扩展到密封圈SR侧的裂痕停止扩展。也就是说，第2实施方式的结构中，不仅是外环OUR1，外环OUR2也可使以槽部DIT的底部为起点且扩展到密封圈SR侧的裂痕停止扩展，所以可有效防止裂痕对密封圈SR造成的破坏。
而且，在第2实施方式中，由于加大了构成外环OUR2的第1层～第5层金属图案MP3的宽度，所以如可通过多个插塞将层叠方向上相邻层的金属图案MP3之间进行耦合。这意味着可提高层叠结构体的强度，其中，所述层叠结构体由第1层～第5层金属图案MP3、以及将层叠方向上相邻的金属图案MP3之间进行耦合的多个插塞构成。此时，如果在切割工序中对半导体晶片施加的力（应力）过强，提高了强度的外环OUR2也可使以划片刀和半导体晶片的接触区域为起点的裂痕停止扩展。也就是说，根据第2实施方式，在提高外环OUR2的结构强度方面、以及外环OUR2和外环OUR1的双重防护壁结构的增强效应，将可大幅度减少裂痕扩展到密封圈SR的概率，因此可有效防止裂痕对密封圈SR造成的破坏。
（第3实施方式）
第3实施方式中，不仅对第1层～第6层金属图案MP2、以及在层叠方向上将相邻的层金属图案MP2进行耦合的插塞，而且还对具有第6层金属图案MP2的上层金属图案的结构例来对外环OUR1进行说明。
图27所示的是第3实施方式中半导体晶片结构的剖面图。图27中，由于第3实施方式中的半导体晶片与图9所示的第1实施方式中的半导体晶片为几乎相同的结构，所以下面重点说明其不同点。
图27所示的第3实施方式的特征是：外环OUR1为具有金属图案AMP2的结构。也就是说，外环OUR1的结构是：具有与形成于电路区域LR上的焊垫PD及构成密封圈SR最上层的金属图案AMP为同层的金属图案AMP2的结构。
此时，外环OUR1为通过金属图案AMP2而与表面保护膜PAS直接接触的方式构成的结构。接下来在第3实施方式中，由于外环OUR1的上表面成为最上层金属图案AMP2的上表面，所以外环OUR1的上表面比槽部DIT的底面高。结果，根据第3实施方式，可大幅提高外环OUR1截止以槽部DIT的底部为起点且扩展到密封圈SR侧的裂痕的发展及使其停止的概率。
（第4实施方式）
第4实施方式中，对槽部DIT贯穿了表面保护膜PAS且在贯穿层间绝缘膜的中途的形成例进行说明。
图28所示的是第4实施方式中半导体晶片结构的剖面图。图28中，由于第4实施方式中的半导体晶片与图9所示的第1实施方式中的半导体晶片为几乎相同的结构，所以下面重点说明其不同点。
图28所示的第4实施方式的特征是：槽部DIT贯穿表面保护膜PAS，且在贯穿层间绝缘膜的中途形成。结果，在第4实施方式中，外环OUR1的上表面比槽部DIT的底面高。结果，根据第4实施方式，可大幅提高外环OUR1截止以槽部DIT的底部为起点且扩展到密封圈SR侧的裂痕的扩展及使其停止的概率。
此时，第4实施方式的结构与第3实施方式的结构的共同点是外环OUR1的上表面比槽部DIT的底面高，但如果从抑制芯片区域CR増大的方面考虑，第4实施方式的结构比第3实施方式的结构更具有优势。
即，第3实施方式中，通过在外环OUR1的最上层上形成金属图案AMP2，就可使外环OUR1的上表面比槽部DIT的底面高。如果所述金属图案AMP2为由与焊垫PD同层的铝膜构成的大的图案，且以具有所述尺寸大小的金属图案AMP2的方式形成外环OUR1时，则必然导致环形区域RR的尺寸增大。
对此，在第4实施方式中，与由细微的第6层金属图案MP2来构成外环OUR1的最上层相反，由于槽部DIT是在层间绝缘膜的中途形成的，所以外环OUR1的上表面比槽部DIT的底面高。如上所述，第4实施方式与第3实施方式相比，可使外环OUR1的宽度变小的同时使外环OUR1的上表面比槽部DIT的底面高。结果，根据第4实施方式，在抑制具有环形区域RR的芯片区域CR的尺寸增大的同时，还可提高外环OUR1使以槽部DIT的底部为起点切扩展到密封圈SR侧的裂痕停止的概率。
（第5实施方式）
下面举例说明第5实施方式中槽部DIT的深度比第4实施方式更深的结构。
图29所示的是第5实施方式中半导体晶片结构的剖面图。图29中，由于第5实施方式中的半导体晶片与图9所示的第1实施方式中的半导体晶片为几乎相同的结构，所以下面重点说明其不同点。
图29中的第5实施方式的特征是：槽部DIT的深度比第4实施方式中槽部DIT的深度深。具体地说就是，图28所示的第4实施方式中，槽部DIT的底部位于具有第1层～第5层金属图案MP3的外环OUR2的上方。而在图29所示的第5实施方式中，槽部DIT的底部位于具有第1层～第4层金属图案MP3的外环OUR2的上方。因此，第5实施方式中槽部DIT底部的深度大约比第4实施方式中槽部DIT底部的深度多出一层金属图案。
在具有上述结构的第5实施方式中，也与第4实施方式同样地，外环OUR1的上表面比槽部DIT的底面高。因此，根据第5实施方式，即使以槽部DIT的底部为起点的裂痕扩展到密封圈SR侧，外环OUR1将其截止并使其停止的概率也很大。
此时，在第5实施方式中，由于槽部DIT的深度比第4实施方式的更深，所以容易在槽部DIT的底部产生裂痕。即，在第5实施方式中的槽部DIT的底部比第4实施方式中的槽部DIT的底部更容易产生裂痕。对于这点，为了在槽部DIT的底部出现裂痕而有意设置了槽部DIT，但也不必故意提高裂痕的产生概率。也就是说，如果不产生裂痕，就不会存在密封圈SR遭到裂痕破坏的可能性，所以不必刻意去提高产生裂痕的概率。即，只需使槽部DIT比其他区域更容易被割裂的程度来界定槽部DIT的深度即可，无需刻意过度加深槽部DIT的深度，从而刻意提高产生裂痕的概率。从这方面来看，与第5实施方式相比，在降低裂痕的发生概率方面第4实施方式更有优势。
但是，第5实施方式中，虽然容易产生以槽部DIT的底部为起点的裂痕，但由于外环OUR1的上表面和槽部DIT的底面的高度差变大，所以以槽部DIT的底部为起点扩展到密封圈SR侧的裂痕被外环OUR1截止而停止的概率也将变大。
（第6实施方式）
下面说明第6实施方式中，外环OUR1及外环OUR2与场绝缘膜STI耦合的例子。
图30所示的是第6实施方式中半导体晶片结构的剖面图。图30中，由于第6实施方式中的半导体晶片与图9所示的第1实施方式中的半导体晶片为几乎相同的结构，所以下面重点说明其不同点。
图30中的第6实施方式的特征是：外环OUR1经由插塞PLG3与场绝缘膜STI耦合，且外环OUR2经由插塞PLG4与场绝缘膜STI耦合。
此时，通过外环OUR1及外环OUR2便可防止水分或异物浸入电路区域LR。也就是说，设置外环OUR1及外环OUR2的主要目的是为了停止裂痕的扩展，所以第6实施方式中，外环OUR1及外环OUR2具有能提高防止水分或异物浸入的效果。尤其是在第6实施方式中，因下面的几个因素的协同效应，可有效防止水分及异物浸入电路区域LR，即：设置有密封圈SR、与密封圈SR耦合的半导体衬底1S的表面、与场绝缘膜STI的表面之间形成有段差、以及外环OUR1及外环OUR2与场绝缘膜STI耦合。
但是，如第1实施方式所说明的，在外环OUR1及外环OUR2分别通过插塞PLG3及插塞PLG4与场绝缘膜STI耦合时，由于产品的不同插塞PLG3及插塞PLG4的尺寸也不同，所以可能对产品间的均一性造成损害。因此，第6实施方式的结构虽然多少会损害产品间的均一性，但由于可有效防止水分及异物浸入电路区域LR，所以在重视提高半导体器件的可靠性方面是一种有效的结构。
另外，在半导体器件的制造技术中，有一种被称为SAC（Self AlignContact，自对准接触）的技术。所述SAC技术是指在形成场效应晶体管TR后，以覆盖场效应晶体管TR的方式形成氮化硅膜，并在其后在所述氮化硅膜上形成成为层间绝缘膜的氧化硅膜。因此，在使用被称为SAC的技术时，图30中，在环形区域RR的场绝缘膜STI上也形成氮化硅膜和氧化硅膜的层叠膜。因此，首先对层间绝缘膜即氧化硅膜进行蚀刻以形成接触孔时，下层的氮化硅膜将成为蚀刻停止膜。接下来继续对氮化硅膜进行蚀刻时，由于氮化硅膜下层上的场绝缘膜STI是由氧化硅膜形成的，所以所述场绝缘膜STI成为蚀刻停止膜。因此，在使用所谓的SAC时，贯穿层间绝缘膜和氮化硅膜的接触孔将难于对场绝缘膜STI进行蚀刻。这意味着可提高与外环OUR1和场绝缘膜STI耦合的插塞PLG3、以及与外环OUR2和场绝缘膜STI耦合的插塞PLG4的尺寸的均一性。也就是说，使用所谓的SAC技术时，将不会损害产品间的均一性，且可通过插塞PLG3将外环OUR1和场绝缘膜STI进行耦合、以及通过插塞PLG4将外环OUR2和场绝缘膜STI进行耦合。结果，在提高产品间的均一性的同时，还具有提高防止水分及异物浸入电路区域LR的效果。
（第7实施方式）
下面举例说明在第7实施方式中，从俯视看去在密封圈SR和外环OUR1之间设置有虚拟图案或角部加固用图案的结构。
图31所示的是第7实施方式的半导体晶片中，芯片区域CR的角部CNR附近的平面布局结构示意图。如图31所示，在具有角部CNR的芯片区域CR上形成有密封圈SR。在角部CNR以外的区域中，所述密封圈SR以沿着芯片区域CR的外周线的方式配置，且在角部CNR中，以与角部CNR隔离的方式配置。即，如图31所示，在角部CNR以外的区域中，密封圈SR以与芯片区域CR的外周线和密封圈SR之间的距离比角部CNR和密封圈SR之间的距离大的方式配置。
接下来在第7实施方式中，沿着芯片区域CR的外周线配置槽部（缝隙）DIT。具体地说就是，如图31所示，槽部DIT沿着具有角部CNR的芯片区域CR的外周线延伸。此时，从俯视看去，槽部DIT配置在密封圈SR的外侧。也就是说，从俯视看去，槽部DIT以被芯片区域CR的外周线和密封圈SR夹着的方式配置。
接下来在第7实施方式中，从俯视看去，外环OUR1设置在槽部DIT和密封圈SR之间，而且所述外环OUR1也沿着芯片区域CR的外周线延伸。而且在第7实施方式中，在外环OUR1的外侧设置外环OUR2，所述外环OUR2也沿着芯片区域CR的外周线延伸。尤其是从俯视看去，外环OUR2以与槽部DIT重合的方式配置。
此时，第7实施方式的特征如图31所示，在角部CNR以外的区域中，从俯视看去，在密封圈SR和外环OUR1之间的第2空间中配置有多个虚拟图案DMY2。而且，第7实施方式的特征是在角部CNR附近，从俯视看去，在密封圈SR和外环OUR1之间的第1空间上配置有多个角部加固用图案LSS。此时，如图31所示，第1空间的面积比第2空间的面积大。而且，从俯视看去，配置在第2空间中的虚拟图案DMY2略呈正方形形状，且沿着芯片区域CR的外周线排列配置。另一方面，配置在第1空间中的角部加固用图案LSS的结构为由线段形状的线段结构构成。配置在第1空间中的多个线段结构（图31中为8个）对于角部CNR的二等分线交叉（垂直相交）的同时，在二等分线的延伸方向上排列形成。
在上述结构的第7实施方式，可获得如下的效果。即，由于在角部CNR中比角部CNR以外的边的区域更容易产生裂痕，特别是从角部CNR朝向芯片区域CR的内部扩展的裂痕很有可能给半导体器件的可靠性带来不良影响。因此，第7实施方式中，从俯视看去，从角部CNR朝向芯片区域CR的内部扩展的区域（第1空间）比虚拟图案DMY2的面积大，而且，以与角部CNR的二等分线交叉的方式形成由排列配置的线段结构构成的角部加固用图案LSS。特别是在第7实施方式中，将由线段结构构成的角部加固用图案LSS尽量加大形成，便可提高在角部CNR中的抗裂痕性。另一方面，为了提高角部CNR以外部分的抗裂痕性（虽然不具备角部CNR那么大的抗裂痕性），在密封圈SR和外环OUR1之间的第2空间上也配置有多个虚拟图案DMY2。由此，根据第7实施方式，可以抑制裂痕经由整个芯片区域CR的外周线向内部方向扩展。
图32所示的是沿着图31的A-A线剖开的剖面示意图。从图32可知，在密封圈SR和外环OUR1之间形成有虚拟图案DMY2。所述虚拟图案DMY2是由第1层金属图案MP4～第6层金属图案MP4构成。此时，第1层至第6层金属图案MP4由相同宽度的图案构成，但也可由不同宽度的图案构成。
如图32所示，例如以槽部DIT的底部为起点向密封圈SR侧扩展的裂痕将在外环OUR1处停止扩展。但是在第7实施方式中，由于在密封圈SR和外环OUR1之间还形成有具备妨碍裂痕扩展功能的虚拟图案DMY2，所以即使裂痕在外环OUR1不停止扩展，虚拟图案DMY2也可使裂痕停止扩展。因此，根据第7实施方式，更能防止裂痕对密封圈SR造成的破坏。
图33所示的是沿着图31的B-B线剖开的剖面示意图。从图33可知，角部中在密封圈SR和外环OUR1之间排列配置有8个角部加固用图案LSS。而且，每个角部加固用图案LSS都是由第1层～第6层金属图案MP5、以及将在层叠方向上相邻的层金属图案MP5之间进行耦合的插塞构成。
在上述结构的角部中，即使在第1障碍壁即外环OUR2上、或在第2障碍壁即外环OUR1中的任何一个上裂痕都不会停止扩展，由于在内侧设置有8个角部加固用图案LSS，而所述这些角部加固用图案LSS都可确保使裂痕停止扩展。结果，可确实防止最容易在角部CNR出现的大裂痕对密封圈SR造成的破坏。由此，在第7实施方式中，密封圈SR可确实防止因遭裂痕破坏而使水分浸入电路区域LR，因此，可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
（第8实施方式）
第8实施方式中，举例说明了在角部加固用图案LSS的外侧也配置有多个虚拟图案DMY1的结构例。由于第8实施方式的结构与第7实施方式几乎相同，所以下面重点说明其不同点。
图34所示的是芯片区域CR的角部CNR附近的平面布局结构示意图。图34中的第8实施方式的特征是在角部CNR中，在密封圈SR和外环OUR1之间的第1空间上，设置有多个角部加固用图案LSS的同时，在角部加固用图案LSS和外环OUR1之间也设置有多个虚拟图案DMY1。
在上述结构中，根据第8实施方式，可获得如下的效果。即，第7实施方式中，虽然可增强整个角部CNR，但是角部加固用图案LSS的平面面积比虚拟图案DMY2大。因此，在角部CNR的第1空间中，可能难于在芯片区域CR的边附近形成角部加固用图案LSS。因此，由于在角部CNR的第1空间中可保护芯片区域CR的边附近，且在角部CNR中也尽可能使裂痕在离开密封圈SR的位置上停下来，所以在角部CNR中，将多个虚拟图案DMY2配置在角部加固用图案LSS的外侧。由此，根据第8实施方式，在角部CNR中，通过角部加固用图案LSS和虚拟图案DMY1的组合，可增强整个角部CNR，而且还可增强角部CNR附近的边。
图35所示的是沿着图34的A-A线剖开的剖面示意图。从图35可知，密封圈SR和外环OUR1之间形成有虚拟图案DMY2。所述虚拟图案DMY2由第1层金属图案MP4～第6层金属图案MP4构成。此时，第1层至第6层金属图案MP4由相同宽度的图案构成，但是也可由不同宽度的图案构成。
图36所示的是沿着图34的B-B线剖开的剖面示意图。从图36可知，角部中在密封圈SR和外环OUR1之间排列配置有7个角部加固用图案LSS。而且，每个角部加固用图案LSS由第1层～第6层金属图案MP5、以及在层叠方向上将相邻的层金属图案MP5进行耦合的插塞构成。而且，配置在最外侧的角部加固用图案LSS和外环OUR1之间形成有虚拟图案DMY1。所述虚拟图案DMY1由第1层金属图案MP4～第6层金属图案MP4构成。此时，第1层至第6层金属图案MP4可由同样宽度的图案构成，也可由不同宽度的图案构成。
第8实施方式中，在设置外环OUR1及外环OUR2的同时，还设置有角部加固用图案LSS、虚拟图案DMY1及虚拟图案DMY2，而且因上述因素的协同效应，可确实防止水分因密封圈SR遭到裂痕的破坏而浸入电路区域LR。结果，根据第8实施方式，可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
（第9实施方式）
下面举例说明在第9实施方式中，设置有外环OUR1而不设置外环OUR2的情况。
图37所示的是芯片区域CR的角部CNR附近的平面布局结构示意图。如图37所示，在具有角部CNR的芯片区域CR上形成有密封圈SR。所述密封圈SR在角部CNR以外的区域中以沿着芯片区域CR的外周线的方式配置，且在角部CNR中以与角部CNR隔开的方式配置。即，密封圈SR如图37所示，在角部CNR以外的区域中，以角部CNR和密封圈SR之间的距离比芯片区域CR的外周线和密封圈SR之间的距离大的方式配置。
接下来在第9实施方式中，沿着芯片区域CR的外周线配置有槽部（缝隙）DIT。具体地说就是，如图37所示，槽部DIT沿着具有角部CNR的芯片区域CR的外周线延伸。此时，从俯视看去，槽部DIT配置在密封圈SR的外侧。也就是说，从俯视看去，槽部DIT以被芯片区域CR的外周线和密封圈SR夹住的方式配置。而且，在第9实施方式中，从俯视看去，在槽部DIT和密封圈SR之间配置有外环OUR1，而且所述外环OUR1也沿着芯片区域CR的外周线延伸。
图38所示的是沿着图37的A-A线剖开的剖面示意图。如图38所示，在第9实施方式的环形区域RR中，在密封圈SR和槽部DIT之间设置有外环OUR1，但是没设置有与槽部DIT平面上重合的外环OUR2。
在第9实施方式的结构中，如通过划片刀将环形区域RR外侧的切割区域SCR进行切断时，可防止裂痕到达环形区域RR中的密封圈SR。也就是说，由于第9实施方式中，也在密封圈SR的外侧设置有外环OUR1，所以裂痕在到达密封圈SR之前先到达外环OUR1并停止扩展。结果，根据第9实施方式，可防止在切割工序中产生的裂痕到达环形区域RR中的密封圈SR。
此时，在密封圈SR的外侧且在槽部DIT的内侧设置外环OUR1的主要理由是：防止以槽部DIT的底部为起点切扩展到密封圈SR侧的裂痕到达密封圈SR。而且，即使在所述外环OUR1上出现了以划片刀和半导体晶片的接触区域为起点的裂痕，也可防止所述裂痕扩展到密封圈SR侧。因此，如第9实施方式所述，即使在外环OUR1的外侧上没设置有外环OUR2，外环OUR1也具有防止以槽部DIT的底部为起点的裂痕及以划片刀和半导体晶片的接触区域为起点的裂痕对密封圈SR造成的破坏。结果，根据第9实施方式，也可提高半导体晶片及通过切割半导体晶片而获得的半导体芯片（半导体器件）的可靠性。
（第10实施方式）
下面说明第10实施方式中，通过激光切割进行切割工序时的结构。
图39所示的是芯片区域CR的角部CNR附近的平面布局结构的示意图。如图39所示，在具有角部CNR的芯片区域CR上形成有密封圈SR。所述密封圈SR在角部CNR以外的区域中以沿着芯片区域CR的外周线的方式配置，且在角部CNR中与角部CNR隔开配置。即，密封圈SR如图39所示，在角部CNR以外的区域中，角部CNR和密封圈SR之间的距离比芯片区域CR的外周线和密封圈SR之间的距离大。
接下来，在第1实施方式中，从俯视看去，在芯片区域CR的外周线和密封圈SR之间设置有外环OUR1，且所述外环OUR1沿着芯片区域CR的外周线延伸。此时，外环OUR1的宽度比密封圈SR的宽度小。
图40所示的是沿着图39的A-A线剖开的剖面示意图。如图40所示，第1实施方式中，在密封圈SR和环形区域RR的外周线之间设置有外环OUR1。所述外环OUR1尽量配置在离环形区域RR的外周线很近的区域上。具体地说就是，环形区域RR的外周线和外环OUR1之间的距离比外环OUR1和密封圈SR之间的距离小。
由此可获得如下的效果。即，图40所示的是通过将激光LAR照射在半导体晶片的切割区域SCR上，以将切割区域SCR进行切断的切割工序。图40中，被称为激光切割的技术是指将激光LAR照射到半导体晶片上对照射区域进行加热，以此使半导体晶片的照射区域燃烧并切断的技术。此时，不仅是激光LAR照射到的区域，由于照射区域的外围区域也将被加热，所以在外围区域中的膜也将燃烧而消失。此时，由于形成在半导体晶片上的膜的种类不同及加热分布的不同而造成膜的易燃程度也不同。
因此，在没形成有外环OUR1时，因激光切割而得到的切断面因形成于半导体晶片上的膜的易燃性不同而容易形成凹凸形状。而在凹凸形状的切断面上容易产生异物（废弃物）（请参照图6）。
对此，在第1实施方式中，如图40所示，将外环OUR1配置在环形区域RR的外周线附近。结果如图40所示，在反映出半导体晶片上形成的膜的易燃性之前，膜便在外环OUR1的外侧停止消失。由此，与没设置有外环OUR1的图6相比，如图40所示，激光切割的切断面将成为均一形状（平整形状）。因此，根据第1实施方式，由于切断面成为平滑形状，与切断面为凹凸形状时相比，可减少异物（废弃物）的产生。
如上所述，在第10实施方式中，外环OUR1是为了使激光切割的切断面成为平滑状平面而设置的。换言之就是，进行激光切割时，与通过划片刀进行机械切断时不同，通过激光切割进行切割工序时不会出现裂痕。因此，如图40所示，进行激光切割的前提是在表面保护膜PAS上没设置有槽部DIT，而且，外环OUR1也尽可能靠近环形区域RR的外周线而形成。如上所述，第10实施方式中半导体器件的结构是为了进行激光切割的结构，但此结构也可抑制因产生异物而导致的半导体器件可靠性的降低。
如上所述，与第1至第9实施方式一样，不仅考虑到通过划片刀进行机械切断的情况，还与第1实施方式一样，为了满足进行激光切割的条件而在环形区域RR上设置外环OUR1的结构，对于提高半导体器件的品质是一种有效的技术。
以上根据实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围内能够进行种种变更，在此无需赘言。
上述实施方式还包括如下的实施方式。
（附记1）
一种半导体器件，所述半导体器件具有半导体芯片；
所述半导体芯片包括：
形成于集成电路上的电路区域；以及
形成于所述电路区域外侧的环形区域；
其中，所述环形区域形成有：
(a)半导体衬底；
(b)形成于所述半导体衬底上的密封圈；以及
(c)形成于所述密封圈外侧上的外环；
其中，所述密封圈与所述半导体衬底耦合；
所述外环配置在形成于所述半导体衬底上的场绝缘膜的上方，而且，与所述场绝缘膜隔开而配置。
（附记2）
关于附记1中所记载的半导体器件中，
与所述密封圈耦合的所述半导体衬底的表面的高度与位于所述外环下方的所述场绝缘膜的表面的高度不同。
（附记3）
关于附记1中所记载的半导体器件中，
所述环形区域上还形成有：
(d)形成于所述密封圈上的表面保护膜；
(e)形成于所述表面保护膜上的槽部，而且所述槽部形成于所述密封圈的外侧；
其中，所述外环形成于所述密封圈和所述槽部之间。
（附记4）
关于附记1中所记载的半导体器件，
其中，所述半导体芯片具有角部；
位于所述角部中的所述密封圈和所述外环之间的第1空间比位于所述所述角部以外的所述密封圈和所述外环之间的第2空间大。
（附记5）
关于附记4中所记载的半导体器件，
所述环形区域的外端部和所述外环之间的距离比所述外环和所述密封圈之间的距离小。
（附记6）
关于附记5中所记载的半导体器件，
所述外环的宽度比所述密封圈的宽度小。
（附记7）
一种半导体晶片，所述半导体晶片具有：
多个芯片区域；以及
将所述多个芯片区域进行界定的切割区域；
其中，所述多个芯片区域的每一个都具有：
形成有集成电路的电路区域；
形成于所述电路区域外侧的环形区域；以及
形成于所述环形区域外侧的切割区域；
所述环形区域上形成有：
(a)半导体衬底；
(b)形成于所述半导体衬底上的密封圈；
(c)形成于所述密封圈外侧的外环；
其中，所述密封圈与所述半导体衬底耦合；
所述外环配置在在所述半导体衬底上形成的场绝缘膜的上方，而且与所述场绝缘膜隔开而配置。

Claims (20)

1.一种具有半导体芯片的半导体器件，其特征在于，
所述半导体芯片具有：
形成有集成电路的电路区域；以及
形成于所述电路区域外侧的环形区域；
其中，所述环形区域形成有：
(a)半导体衬底；
(b)形成于所述半导体衬底上的密封圈；
(c)形成于所述密封圈上的表面保护膜；
(d)形成于所述表面保护膜的槽部，且所述槽部形成于所述密封圈的外侧；
(e)形成于所述密封圈和所述槽部之间的第1外环；以及
(f)形成于所述第1外环的外侧的第2外环，且从俯视看去，所述第2外环以与所述槽部重合的方式形成；
其中，所述第2外环的上表面不从所述槽部的底面露出。
2.如权利要求1所述的半导体器件，其特征在于，
绝缘膜介于所述第2外环的上表面与所述槽部的底面之间。
3.如权利要求1所述的半导体器件，其特征在于，
所述第1外环的上表面比所述第2外环的上表面高。
4.如权利要求1所述的半导体器件，其特征在于，
所述第1外环的上表面与所述表面保护膜直接接触。
5.如权利要求4所述的半导体器件，其特征在于，
所述第1外环的上表面比所述槽部的底面高。
6.如权利要求1所述的半导体器件，其特征在于，
所述第1外环的上表面不与所述表面保护膜直接接触。
7.如权利要求6所述的半导体器件，其特征在于，
绝缘膜介于所述第2外环的上表面和所述槽部的底面之间，
其中，所述槽部贯穿所述表面保护膜，且形成至所述绝缘膜的中途。
8.如权利要求7所述的半导体器件，其特征在于，
所述第1外环的上表面比所述槽部的底面高。
9.如权利要求1所述的半导体器件，其特征在于，
所述第1外环和所述槽部之间的第1距离比所述密封圈和所述第1外环之间的第2距离小。
10.如权利要求9所述的半导体器件，其特征在于，
所述第1距离为所述第1外环的外周线和所述槽部的内周侧面之间的距离；
所述第2距离为所述密封圈的外周线和所述第1外环的内周线之间的距离。
11.如权利要求1所述的半导体器件，其特征在于，
所述第1外环的宽度及所述第2外环的宽度比所述密封圈的宽度小。
12.如权利要求1所述的半导体器件，其特征在于，
所述第2外环的宽度比所述槽部的宽度大，而且，所述第2外环的外周线相对于所述槽部的外周侧面而更位于内侧。
13.如权利要求1所述的半导体器件，其特征在于，
所述密封圈和所述第1外环之间配置有多个虚拟图案。
14.如权利要求13所述的半导体器件，其特征在于，
所述半导体芯片具有角部；
所述角部处的所述密封圈和所述第1外环之间的第1空间比所述角部以外的所述密封圈和所述第1外环之间的第2空间大；
所述第1空间中形成有多个角部加固用图案，
所述第2空间中形成有所述多个虚拟图案。
15.如权利要求14所述的半导体器件，其特征在于，
所述多个角部加固用图案从俯视看去分别构成具有线段形状的线段结构；
所述第1空间中，从俯视看去，构成所述多个角部加固用图案的多个所述线段结构与所述角部的二等分线交叉且在所述二等分线的延伸方向上排列而形成。
16.如权利要求15所述的半导体器件，其特征在于，
在所述第1空间内在所述多个角部加固用图案和所述第1外环之间还形成有所述多个虚拟图案。
17.如权利要求1所述的半导体器件，其特征在于，
所述密封圈与所述半导体衬底连接，
所述第1外环及所述第2外环配置在形成于所述半导体衬底的场绝缘膜的上方，而且，与所述场绝缘膜隔开而形成。
18.如权利要求1所述的半导体器件，其特征在于，
与所述密封圈连接的所述半导体衬底的表面高度，与位于所述第1外环及所述第2外环下方的所述场绝缘膜的表面高度不同。
19.如权利要求1所述的半导体器件，其特征在于，
所述第1外环及所述第2外环分别由层叠结构体构成，
所述层叠结构体包含：
从俯视看去以重合的方式层叠配置的多个金属图案；以及
在层叠方向上将相邻的金属图案彼此相互连接的多个插塞。
20.一种半导体晶片，所述半导体晶片具有：
多个芯片区域；以及
界定所述多个芯片区域的切割区域；
其中，所述多个芯片区域分别具有：
形成有集成电路的电路区域；以及
形成于所述电路区域的外侧的环形区域；
其中，所述环形区域的外侧存在切割区域，
所述半导体晶片的特征在于，
所述环形区域形成有：
(a)半导体衬底；
(b)形成于所述半导体衬底上的密封圈；
(c)形成于所述密封圈上的表面保护膜；
(d)形成于所述表面保护膜的槽部，而且，所述槽部形成于所述密封圈的外侧；
(e)形成于所述密封圈和所述槽部之间的第1外环；以及
(f)形成于所述第1外环的外侧的第2外环，而且，从俯视看去，所述第2外环以与所述槽部重合的方式形成；
其中，所述第2外环的上表面不从所述槽部的底面露出。
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