KR20020073267A - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

Info

Publication number
KR20020073267A
KR20020073267A KR1020020013124A KR20020013124A KR20020073267A KR 20020073267 A KR20020073267 A KR 20020073267A KR 1020020013124 A KR1020020013124 A KR 1020020013124A KR 20020013124 A KR20020013124 A KR 20020013124A KR 20020073267 A KR20020073267 A KR 20020073267A
Authority
KR
South Korea
Prior art keywords
film
metal wiring
insulating film
interlayer insulating
wiring
Prior art date
Application number
KR1020020013124A
Other languages
English (en)
Other versions
KR100453864B1 (ko
Inventor
야마다준지
야마다유따까
아리요시준이찌
Original Assignee
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001069940A external-priority patent/JP4368068B2/ja
Priority claimed from JP2001112351A external-priority patent/JP2002313960A/ja
Application filed by 산요 덴키 가부시키가이샤 filed Critical 산요 덴키 가부시키가이샤
Publication of KR20020073267A publication Critical patent/KR20020073267A/ko
Application granted granted Critical
Publication of KR100453864B1 publication Critical patent/KR100453864B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/383—Channel doping programmed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

안정된 마스크 ROM의 제조 방법을 확립한다. 반도체 기판(1) 상에 게이트 절연막(5)을 사이에 두고 형성된 게이트 전극(8)과, 상기 게이트 전극(8)에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극(8)을 피복하는 층간 절연막(14)을 사이에 두고 형성된 Al 배선(15)을 구비하고, 상기 Al 배선(15)을 마스크로 하여 상기 기판 표층에 불순물 이온을 주입함에 있어서, 상기 Al 배선 상에 보호막(17)을 형성하여, 상기 층간 절연막(14)의 에칭 시에 Al 배선(15)이 노출되지 않도록 한 것을 특징으로 한다. 반도체 기판(31) 상에 게이트 절연막(35)을 사이에 두고 형성된 게이트 전극(38)과, 상기 게이트 전극(38)에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극(38)을 피복하는 하층의 층간 절연막(44)을 사이에 두고 형성된 폭이 좁은 Al 배선(45) 및 폭이 넓은 Al 배선(45A)과, 상기 Al 배선(45, 45A)을 피복하도록 형성된 SOG막(49)을 이용하여 평탄화 처리된 상층의 층간 절연막(51)을 구비하고, 상기 Al 배선(45, 45A) 상방에 형성한 포토레지스트(54)와 상기 Al 배선(45, 45A)을 마스크로 하여 상기 층간 절연막(51, 44)을 소정량 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하여 이루어지는 반도체 장치에 있어서, 상기 폭이 넓은 Al 배선(45A)의 표면부에 오목부(47)가 형성되어 있는 것을 특징으로 한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 보다 상세하게는 마스크 ROM(Read Only Memory)을 구성하는 각 소자에 대한 정보 기입 작업을 안정시키는 제조 기술에 관한 것이다.
마스크 ROM의 TAT(Turn Around Time)를 단축하기 위해서, Al 배선 형성 후에 정보 기입(프로그램 기입, ROM 기입이라고도 함)을 위한 이온 주입을 행하는 기술로서는 다양한 것이 알려져 있다. 이하, 도 9를 이용하여 종래의 제조 방법을 설명한다.
공정 1: 도 9a에 도시한 바와 같이, P형 반도체 기판(71) 상에 열 산화법 또는 CVD법을 이용하여 실리콘 산화막으로 이루어지는 패드 산화막(72)을 두께 25㎚로 형성한다. 패드 산화막(72)은 반도체 기판(71)의 표면을 보호하는 목적으로 형성된다.
다음으로, 전면(全面)에 내산화막인 실리콘 질화막(73)을 형성하고, 그 후, 실리콘 질화막(73)에, 소자 분리막(74)을 형성하기 위해 도면에 수직 방향으로 긴띠 형상의 개구부(73a)를 형성한다.
공정 2 : 도 9b에 도시한 바와 같이, 실리콘 질화막(73)을 마스크로 한 LOCOS법을 이용하여 반도체 기판(71)을 산화하여 소자 분리막(74)을 형성한다. 이 때, 반도체 기판(71)과 실리콘 질화막(73)과의 사이에 산화 영역이 침입하여 버드 빅(bird's beak: 74a)이 형성된다. 다음으로, 실리콘 질화막(73) 및 패드 산화막(72)을 제거하고, 열 산화법을 이용하여 게이트 절연막(75)을 두께 14㎚ 내지 17㎚로 형성한다. 다음으로, CVD법을 이용하여 폴리실리콘막을 두께 350㎚로 형성하고, 인을 도핑하여 N형 도전막(76)을 형성한다.
공정 3: 도 9c에 도시한 바와 같이, 소자 분리막(74)을 직교하는 방향으로 긴 띠 형상으로 도전막(76)을 에칭하여 게이트 전극(76a)을 형성한다(단, 에칭 영역은 도면에 대하여 평행한 면으로 이루어지므로, 도시되어 있지 않다). 다음으로, 게이트 전극(76a)을 마스크로 하여 붕소 등의 P형 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 도면에 대하여 수직인 방향의 게이트 전극 양단부 아래에 형성되므로, 도시되어 있지 않다).
이상에 의해, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다. 다음으로, 전면에 실리콘 산화막으로 이루어지는 층간 절연막(77)을 두께 500㎚로 형성한다. 다음으로, 비트선이 되는 도면에 대하여 수직 방향으로 긴 띠 형상의 Al 배선(78)을 소자 분리막(74)의 상방에 형성한다. 여기까지는 메모리 셀 트랜지스터에 어떤 프로그램을 기입하는가에 관계없이 제조할 수 있기 때문에, 웨이퍼를 만들어 둘 수 있다. 또한, 만들어 두는 경우에는 전면에 보호막으로서 실리콘 산화막(79)을 형성해 둔다.
공정 4: 고객으로부터의 의뢰를 받아, 기입해야 되는 프로그램이 확정된 시점에서, 도 9d에 도시한 바와 같이, 마스크 ROM 기입용 개구부(80a)를 포함하는 포토레지스트(80)를 형성한다. 다음으로, 개구부로부터의 게이트 전극(76a) 바로 아래의 반도체 기판(71)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮아져, ROM 데이터가 기입된다.
그러나, 일반적으로 상기 포토레지스트의 가공 정밀도는, 예를 들면 0.5㎛ 로 낮다. 따라서, 포토레지스트(80)에 개구부(80a)를 형성할 때, 0.5㎛의 변동이 생긴다. 또한, 상술한 바와 같이 소자 분리막(74)에는 버드 빅(74a)이 형성되어 있어서, 소자 분리막(74)의 단부는 얇게 되어 있기 때문에, 개구부(80a)의 변동이 생기면, 불순물 이온을 주입할 때, 도 10에 도시한 바와 같이 버드 빅(74a)을 관통하여, 도 10의 동그라미 A로 둘러싼 소자 분리막(74) 하부의 반도체 기판(71)에까지 불순물 이온이 주입되는 경우가 있다. 이러한 소자가 서로 이웃하여 존재하면, 서로 이웃하는 소자 사이에서, 화살표로 나타낸 소자 분리막(74) 아래를 통하는 누설 전류가 발생하여, 소자 분리 불량의 원인이 되었다. 또한, 포토레지스트 마스크의 가공 정밀도를 향상시키는 것은 대폭적인 비용 증가로 연결되었다.
또한, 내압이 다른 각종 트랜지스터를 탑재하는 반도체 장치에서는 게이트 절연막의 막 두께를 각종 트랜지스터에 맞추어 설정하고 있다. 이 때, 예를 들면2종류의 막 두께를 갖는 게이트 절연막을 형성하는 경우, 일단 두꺼운 쪽의 게이트 절연막을 전체에 형성하고, 얇은 쪽의 게이트 절연막을 형성하는 측의 게이트 절연막을 에칭 제거하고, 재차 얇은 쪽의 게이트 절연막을 형성하는 프로세스를 채용하고 있다.
이 때, 상술한 두꺼운 쪽의 게이트 절연막을 에칭 제거할 때의 에칭에 의해 소자 분리막이 깎인다. 이러한 프로세스에서는 ROM부의 소자 분리막의 막 두께는 얇아질 뿐이다.
또한, ROM의 후치화(後置化)를 행하는 프로세스에서는 데이터를 기입할 때의 이온 주입은 층간 절연막과 게이트 전극, 게이트 절연막을 관통하여 행하기 때문에, 1MeV 내지 3MeV 정도의 높은 에너지로 행할 필요가 있었다. 이러한 높은 에너지로 이온 주입을 행하면, 주입된 이온의 가로 방향의 확산이 커지고, 이것도 또한, 상술한 소자 분리 불량으로 연결되었다.
다시 말하면, 그와 같은 높은 에너지로 이온 주입을 행하는 장치는 일반적으로 고가이고, 비용 증가로 연결되었다.
이상의 요인에서, 소자 분리막은 소자 분리 불량을 방지하기 위해서 충분한 여유를 갖게 하여, 가공 한계보다 큰 폭으로 설정할 필요가 있음과 함께, 소자 분리막의 막 두께의 박막화는 어려운 상황에 있으며, 미세화의 방해가 되었다.
그래서, 포토레지스트보다 가공 정밀도가 높은 금속막(Al 배선 등)을 마스크로 하여, 상기 정보의 기입을 행하는 기술이 실시되어 있다.
이러한 금속막을 마스크에 이용한 프로세스에 있어서의 문제점을 도 11을 참조하면서 설명한다. 또, 도 11에서는 Al 배선(78, 82, 84)을 구비하는 다층 배선 구조의 반도체 장치를 예시하고 있다.
도시되지 않는 포토레지스트를 마스크로 하여 층간 절연막을 에칭할 때, Al 배선(78)도 마스크가 되고, 도 11에 도시한 바와 같이 상기 Al 배선(78) 상의 층간 절연막(85, 83, 81)과 함께 층간 절연막(77)의 일부도 에칭된다. 이 때, 상기 Al 배선(78) 자신도 다소 에칭된다. 이에 따라, 개구부(85a)의 측벽부에 측벽 피착물(86)이 형성된다. 또한, 측벽 피착물(86)의 성분을 분석한 바, 에칭 가스(예를 들면, BCl3), 포토레지스트에 포함되는 탄소(C) 성분이나 금속 배선(Al) 등이었다.
그리고, 이러한 측벽 피착물(86)의 존재에 의해, 패시베이션막(87)을 성막 했을 때의 커버리지가 악화하여(도 11의 동그라미 B로 둘러싼 영역), 핀 홀의 발생이나 내습성의 열화 등, 신뢰성 상의 문제가 있었다. 또한, Al 배선의 단면적도 작아지기 때문에, 일렉트로 마이그레이션 수명도 열화하는 제1 과제가 있었다.
또한, 제2 과제로서, 예를 들면 Al 배선(78)을 마스크로 하여 정보의 기입을 행하는 프로세스에 있어서, 상기 Al 배선(78) 상에는 평탄화 처리가 실시된 층간 절연막이 형성되어 있는 것이 많다. 또, 상기 평탄화 처리가 실시된 층간 절연막으로서는 도 12a에 도시한 바와 같이 실리콘 산화막(91)을 형성하고, 스핀 온 글래스막(92: 이하, SOG막이라고 약칭함)을 형성한 후, 상기 SOG막(92)을 소정량 에치백하고, 다시 실리콘 산화막(93)을 형성한 구성의 것이 있다.
이 때, 도 12a에 도시한 바와 같이 랜덤 로직부 및 메모리부의 주변에 폭이 넓은 Al 배선(78A)(예를 들면, 15㎛ 이상)이 존재한 경우, 이 폭이 넓은 Al 배선(78A)의 영향으로, 그 주변부에서 SOG막(92)이 필요 이상으로 두꺼워진다.
그 때문에, 정보를 기입하는 영역을 에칭하여 개구부를 형성한 경우, 도 12b에 도시한 바와 같이 필요 이상으로 두꺼워진 SOG막(92)에 의해 에칭 잔존(95)이 생겨, 컨택트 비아나 ROM부로의 정보 기입용 개구부의 개구 구경이 부족하여, 수율 저하를 발생시킨다.
그래서, 에칭량(시간)을 길게 함으로써, 상기 에칭 잔존 발생을 억지하는 것도 생각할 수 있지만, 이 경우에는 마스크가 되는 Al 배선 자신도 다소 에칭된다. 이에 따라, 개구부의 측벽부에 측벽 피착물이 형성되게 되는데, 설정된 적정한 에칭량(시간)이면, 특별히 문제가 되지 않지만, 상기한 바와 같이 에칭 잔존을 억지하기 위해서, 과도한 에칭량(시간)을 설정한 경우에는, 그 측벽 피착물의 영향이 커져, 패시베이션막을 성막했을 때의 커버리지가 악화하여, 핀 홀의 발생이나 내습성의 열화 등, 신뢰성 상의 문제가 있었다. 또한, Al 배선의 단면적도 작아지기 때문에, 일렉트로 마이그레이션 수명도 열화한다.
이러한 이유에서, 에칭 잔존 발생을 억지하기 때문에, 함부로 에칭량(시간)을 길게 할 수는 없다.
도 1a, 1b 및 1c는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2a 및 2b는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3a 및 3b은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4a 및 4b는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5a, 5b 및 5b는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6a, 6b 및 6c은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7a 및 7b은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8a 및 8b은 본 발명의 제3 실시예의 반도체 장치의 제조 방법을 설명하기위한 단면도.
도 9a, 9b, 9c 및 9d는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 종래의 반도체 장치의 제1 과제를 설명하기 위한 단면도.
도 12a 및 12b는 종래의 반도체 장치의 제2 과제를 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 31 : 기판
2, 32 : 패드 산화막
3, 11, 33, 41 : 실리콘 질화막
4, 34 : 소자 분리막
5, 35 : 게이트 절연막
6, 36 : 도전막
7, 37 : 실리사이드막
8, 38 : 전극
10, 13, 40, 43, 48, 50 : 실리콘 산화막
12, 42 : 폴리실리콘막
14, 23, 25, 28, 44, 51, 52, 53 : 층간 절연막
15, 24, 45, 45A : Al 배선
17, 27 : 보호막
28a, 54a : 개구부
47 : 오목부
49 : SOG막
54b : 컨택트 비아
그래서, 상기 제1 과제에 감안하여 본 발명의 반도체 장치는, 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고 형성된 금속 배선을 구비하고, 상기 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 층간 절연막의 일부를 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하여 이루어지는 것에 있어서, 상기 금속 배선 상에 상기 층간 절연막의 에칭 시의 보호막이 형성되어 있는 것을 특징으로 한다.
또한, 상기 보호막이, 티탄막 또는 티탄막과 티탄 나이트라이드막의 적층막인 것을 특징으로 한다.
그리고, 그 제조 방법은 상기 금속 배선 상에 형성한 보호막에 의해 상기 금속 배선 표면이 노출되지 않도록 상기 층간 절연막을 에칭하는 것을 특징으로 한다.
또한, 상기 금속 배선은 다층 배선 구조로, 포토레지스트를 마스크로 하여 층간 절연막을 에칭할 때에 최하층의 금속 배선 상에 형성한 보호막에 의해 상기 금속 배선 표면이 노출되지 않도록 상기 층간 절연막을 에칭한 상태에서, 상기 금속 배선을 마스크로 하여 불순물 이온을 주입하는 것을 특징으로 한다.
또한, 상기 불순물 이온을 주입하는 공정이, 마스크 ROM을 구성하는 각 소자에 정보를 기입하는 공정인 것을 특징으로 한다.
이에 따라, 금속 배선을 마스크로 하여 층간 절연막을 에칭할 때, 상기 금속 배선 상에 형성한 보호막에 의해 금속 배선이 노출되지 않도록 에칭하고 있기 때문에, 층간 절연막의 개구부에 측벽 피착물이 형성하는 것을 억지할 수 있다.
또한, 상기 제2 과제에 감안하여 본 발명의 반도체 장치는, 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극을 피복하는 하층의 층간 절연막을 사이에 두고 형성된 폭이 좁은 금속 배선 및 폭이 넓은 금속 배선과, 상기 금속 배선을 피복하도록 형성되고 평탄화 처리가 실시된 상층의 층간 절연막을 구비하고, 상기 금속 배선 상방에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 층간 절연막을 소정량 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하여 이루어지는 것에 있어서, 상기 폭이 넓은 금속 배선의 표면부에 오목부가 형성되어 있는 것을 특징으로 한다.
또한, 상기 폭이 넓은 금속 배선을 세분화하도록 소정 간격마다 슬릿이 설치되어 있는 것을 특징으로 한다.
그리고, 그 제조 방법은 상기 폭이 넓은 금속 배선의 표면부에 형성한 오목부 내에 평탄화 처리막이 매설되도록 상기 상층의 층간 절연막을 형성하는 것을 특징으로 한다.
또한, 상기 폭이 넓은 금속 배선을 세분화하도록 소정 간격마다 형성한 슬릿 내에 평탄화 처리막이 매설되도록 상기 상층의 층간 절연막을 형성하는 것을 특징으로 한다.
또한, 상기 불순물 이온을 주입하는 공정이, 마스크 ROM을 구성하는 각 소자에 정보를 기입하는 공정인 것을 특징으로 한다.
이에 따라, 오목부 내이거나 슬릿 내에 평탄화 처리막이 매설됨으로써, 상기폭이 넓은 금속 배선의 주변부에 필요 이상으로 상기 평탄화 처리막이 적층되어 있지 않으므로, 에칭 잔존에 의한 개구 부족이 억지된다.
〈실시예〉
이하, 본 발명의 반도체 장치와 그 제조 방법의 실시예에 대하여 도면을 참조하면서 설명한다.
공정 1: 도 1a에 도시한 바와 같이, 종래의 제조 공정의 공정 1과 마찬가지로, 반도체 기판(1) 상에 패드 산화막(2)을 형성하고, 개구부를 포함하는 실리콘 질화막(3)을 형성한다.
공정 2 : 도 1b에 도시한 바와 같이, 반도체 기판(1) 상에 형성된 실리콘 질화막(3)을 마스크로 하여 LOCOS법에 의해 반도체 기판(1)을 산화시켜서, 소자 분리막(4)을 형성한다.
다음으로, 패드 산화막(2) 및 실리콘 질화막(3)을 제거하고, 열 산화법을 이용하여 게이트 절연막(5)을 두께 14㎚ 내지 17㎚로 형성하고, CVD법을 이용하여 폴리실리콘막을 100㎚로 형성하고, 인을 도핑하여 N형 도전막(6)을 형성한다.
계속해서, 텅스텐 등의 고융점 금속의 실리사이드막(7)을 150㎚로 형성한다. 실리사이드막(7)은 도전막(6)과 함께 게이트 전극이 되어, 게이트 전극의 전기 저항을 저감할 뿐만 아니라, 후술하는 바와 같이 게이트 전극을 보호하는 기능도 갖는다.
공정 3: 도 1c에 도시한 바와 같이, 상기 소자 분리막(4)과 직교하는 방향으로 긴 띠 형상으로, 도전막(6) 및 실리사이드막(7)을 에칭하여 게이트 전극(8)을형성한다(단, 에칭 영역은 도면에 대하여 평행한 면에 이루어지므로, 도시되어 있지 않다).
다음으로, 게이트 전극(8)을 마스크로 하여 붕소 등의 P형 이온 주입을 행하여, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 도면에 대하여 수직 방향의 게이트 전극(8) 양단부 아래에 형성되므로, 도시되어 있지 않다).
이상에 의해, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다.
그리고, 전면에 CVD법에 의해 실리콘 산화막(10), 실리콘 질화막(11), 폴리실리콘막(12), 또한 실리콘 산화막(13)으로 이루어지는 층간 절연막(14)을 600㎚로 형성한다. 여기서, 상기 폴리실리콘막(12)은 후술하는 층간 절연막(14)을 에칭할 때의 에칭 스토퍼가 된다.
공정 4: 도 2a에 도시한 바와 같이, 상기 층간 절연막(14) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 워드선이 되는 Al 배선(15)을 형성한다.
본 공정은 본 발명의 특징을 이루는 공정으로, 우선 상기 층간 절연막(14) 상에 Al막 등으로 이루어지는 금속막을 500㎚로 형성하고, 상기 금속막 상에 티탄막을 70㎚로 형성하고, 또한 티탄나이트라이드막을 35㎚로 형성하여 이루어지는 보호막을 형성하고, 이들 막을 패터닝하여 워드선이 되는 Al 배선(15)을 형성하고 있다. 이와 같이 본 발명에서는 Al 배선(15) 상에 보호막(17)이 형성됨으로써, 후술하는 상기 Al 배선(15)을 마스크로 하여 층간 절연막을 에칭할 때, 상기 보호막(17)에 의해 Al 배선(15)이 에칭되지 않고, 종래와 같이 층간 절연막의 개구부(85a)에 측벽 피착물(86)이 형성되지 않는다(도 11 참조).
또한, 이 때, Al 배선(15)의 단부(15a)가 소자 분리막(4)의 단부의 바로 윗쪽에 배치되도록 형성한다. 또한, 상기 Al 배선(15)으로서, 금속막 아래에 티탄막을 20㎚로 형성하고, 또한 티탄나이트라이드막을 35㎚로 형성하여 이루어지는 배리어 메탈막을 형성한 것이어도 된다.
이와 같이 본 발명에서는 Al 배선(15) 상에 적어도 통상, 예를 들면 상기 배리어 메탈막 등에 이용되는 티탄막의 막 두께(20㎚)에 비하여 충분히 두꺼운 막 두께(70㎚)를 갖는 보호막(17)을 형성함으로써, 상기 보호막(17)이 Al 배선(15)을 마스크로 하여 층간 절연막을 에칭할 때의 에칭 스토퍼가 된다. 또, 상기 티탄막의 막 두께는 층간 절연막의 에칭량에 의해 임의로 설정되는 것이다.
공정 5: 도 2b에 도시한 바와 같이, 전면에 평탄화를 위해 실리콘 산화막(20), SOG막(21), 실리콘 산화막(22)의 3층막으로 이루어지는 제2 층간 절연막(23)을 600㎚로 형성하고, 상기 층간 절연막(23) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 비트선이 되는 제2 Al 배선(24)을 형성한다.
공정 6: 도 3a에 도시한 바와 같이, 상기 제2 Al 배선(24)을 피복하도록 전면에 600㎚의 제3 층간 절연막(25)을 형성하고, 상기 층간 절연막(25) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 제3 Al 배선(26)을 형성한다.
여기까지는 메모리 셀 트랜지스터에 어떤 프로그램을 기입하는가에 관계없이제조할 수 있기 때문에, 웨이퍼를 만들어 둘 수 있다. 만들어 두는 경우, 금속 배선층의 보호와 부식 방지를 위해서, 표면에 50㎚ 정도의 얇은 실리콘 산화막 등에 의한 보호막(27)을 형성해 둔다.
공정 7: 고객으로부터의 의뢰를 받아, 기입해야 되는 프로그램이 확정된 시점에서, 전면에 형성한 제4 층간 절연막(28) 상에 포토레지스트(29)를 형성한 후에, 상기 포토레지스트(29)를 마스크로 하여 층간 절연막을 에칭하여, 프로그램을 기입할 소정 메모리 셀 상방의 영역에 개구부(28a)를 설치한다. 이 때, 상기 폴리실리콘막(12) 상에서 에칭이 종료한다(도 3b 참조).
또한, 이 에칭 공정에 있어서, 상술한 바와 같이 Al 배선(15) 상에 보호막(17)을 형성하고 있기 때문에, 종래와 같이 Al 배선(15) 자신이 에칭되지 않고, 개구부(28a)의 측벽부에 피착물이 형성되지 않는다. 따라서, 후술하는 바와 같이 패시베이션막을 형성했을 때의 커버리지가 향상하기 때문에, 예를 들면 핀 홀의 발생을 억지할 수 있고, 또한 내습성도 향상하기 때문에, 신뢰성 상의 문제를 해결할 수 있다. 또한, Al 배선(15)의 단면적이 작아지지 않으므로, 일렉트로 마이그레이션 수명의 열화도 억지할 수 있다.
또한, 상기 피착물의 발생을 억지함으로써, 컨택트 저항의 안정화를 도모할 수 있다.
또한, 보호막(17)으로서, 티탄막과 티탄나이트라이드막을 적층화함으로써, Al 배선(15) 자신의 에칭이 억지되고, 또한 실리콘 노듈(silicon nodule) 대책이나 반사 방지막으로서도 효과가 있다.
또한, 본 실시예에서는 보호막(17)으로서 티탄막을 이용하고 있지만, 본 발명은 이에 한정되는 것이 아니고, Al 배선에 비하여 층간 절연막과의 선택성이 보다 높은 재질인 것이면 된다.
또한, 도 4a에 도시한 바와 같이, 개구부(28a)로부터 게이트 전극(8) 바로 아래의 반도체 기판(1)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 상술한 바와 같이 Al 배선(15)의 단부(15a)는 소자 분리막(4)의 단부의 바로 윗쪽에 형성되어 있기 때문에, 이를 마스크로 하여 이용함으로써, 보다 정밀도가 높은 이온 주입을 할 수 있다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮게 되어, ROM 데이터가 기입된다.
또한, 본 발명에서는 ROM 데이터를 기입할 때, 종래의 포토레지스트보다 가공 정밀도가 높은 금속막(Al 배선(15))을 마스크로 하여 이용하고 있기 때문에, 종래와 같이 소자 분리 불량의 발생을 회피하기 위해서 충분한 여유를 갖게 하여, 소자 분리막을 가공 한계보다 큰 폭으로 설정할 필요가 없어져, 미세화가 가능하게 된다. 또, 포토레지스터의 가공 정밀도가 예를 들면 0.5㎛인 반면, 금속막의 가공 정밀도는 예를 들면 0.1㎛ 정도이다.
여기서, 이온 주입의 에너지는 Al 배선(15) 상의 층간 절연막(23, 25, 28)과 함께 층간 절연막(14)의 일부를 에칭하고 있기 때문에, 130KeV 내지 160KeV 정도의 낮은 에너지로 행할 수 있다. 따라서, 주입 이온의 가로 방향의 확산을 방지할 수 있어, 보다 정밀도가 높은 이온 주입을 할 수 있다.
공정 8: 도 4b에 도시한 바와 같이, 전면에 패시베이션막(30)을 형성하여,원하는 프로그램이 기입된 마스크 ROM이 완성한다. 이 때, Al 배선(15) 상에 보호막(17)을 형성해 둠으로써, 상기 Al 배선(15)을 마스크로 한 층간 절연막의 에칭 시에 Al 배선(15)이 에칭되어 개구부(28a)에 측벽 피착물이 형성되거나 하지 않으므로, 패시베이션막(30)의 커버리지가 악화하지 않는다.
이하, 본 발명의 제2 실시예에 대하여 도면을 참조하면서 설명한다.
공정 1: 도 5a에 도시한 바와 같이, 종래의 제조 공정의 공정 1과 상기 제1 실시예의 제조 공정의 공정 1과 마찬가지로, 반도체 기판(31) 상에 패드 산화막(32)을 형성하고, 개구부를 포함하는 실리콘 질화막(33)을 형성한다.
공정 2 : 도 5b에 도시한 바와 같이, 반도체 기판(31) 상에 형성된 실리콘 질화막(33)을 마스크로 하여 LOCOS법에 의해 반도체 기판(31)을 산화시켜서, 소자 분리막(34)을 형성한다.
다음으로, 패드 산화막(32) 및 실리콘 질화막(33)을 제거하고, 열 산화법을 이용하여 게이트 절연막(35)을 두께 14㎚ 내지 17㎚로 형성하고, CVD법을 이용하여 폴리실리콘막을 100㎚로 형성하고, 인을 도핑하여 N형 도전막(36)을 형성한다.
계속해서, 텅스텐 등의 고융점 금속의 실리사이드막(37)을 150㎚로 형성한다. 실리사이드막(37)은 도전막(36)과 함께 게이트 전극이 되어, 게이트 전극의 전기 저항을 저감시킬 뿐만 아니라, 후술하는 바와 같이 게이트 전극을 보호하는 기능도 갖는다.
공정 3: 도 5c에 도시한 바와 같이, 상기 소자 분리막(34)과 직교하는 방향으로 긴 띠 형상으로, 도전막(36) 및 실리사이드막(37)을 에칭하여 게이트전극(38)을 형성한다(단, 에칭 영역은 도면에 대하여 평행한 면에 이루어지므로, 도시되어 있지 않다).
다음으로, 게이트 전극(38)을 마스크로 하여 붕소 등의 P형 이온 주입을 행하여, 소스 영역 및 드레인 영역을 형성한다(소스 영역, 드레인 영역은 도면에 대하여 수직 방향의 게이트 전극(38) 양단부 아래에 형성되므로, 도시되어 있지 않다).
이상에 의해, 매트릭스 형상으로 배열된 메모리 셀 트랜지스터가 형성된다.
그리고, 전면에 CVD법에 의해 실리콘 산화막(40), 실리콘 질화막(41), 폴리실리콘막(42), 및 실리콘 산화막(43)으로 이루어지는 층간 절연막(44)을 600㎚로 형성한다. 여기서, 상기 폴리실리콘막(42)은 후술하는 층간 절연막(44)을 에칭할 때의 에칭 스토퍼가 된다.
공정 4: 도 6a에 도시한 바와 같이, 상기 층간 절연막(44) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 워드선이 되는 Al 배선(45)을 형성한다.
본 공정은 본 발명의 특징을 이루는 공정으로, 우선 상기 층간 절연막(44) 상에 Al막 등으로 이루어지는 금속막을 500㎚로 형성하고, 도시되지 않는 포토레지스트를 마스크로 하여 패터닝하여 워드선이 되는 Al 배선(45)을 형성함과 함께, 랜덤 로직부나 메모리부의 주변부에 폭이 넓은 Al 배선(45A)(예를 들면, 15㎛ 이상)을 형성한다. 그리고, 포토레지스트(46)를 마스크로 하여 패터닝하여, 상기 폭이 넓은 Al 배선(45A)의 표면부에 소정 깊이를 갖는 오목부(47)를 형성한다. 또한,도 6에서는 상기 오목부(47)를 하나만 형성한 상태를 나타내고 있지만, 실제로는 폭이 넓은 Al 배선(15A)의 사이즈에 맞추어 소정 간격마다 설치하고 있다.
또한, 이 때, Al 배선(45)의 Al 배선 단부(45a)가 소자 분리막(34)의 단부의 바로 윗쪽에 배치되도록 형성한다. 또한, 상기 Al 배선(45, 45A)으로서, 금속막의 아래에 티탄막을 20㎚로 형성하고, 또한 티탄나이트라이드막을 35㎚로 형성하여 이루어지는 배리어 메탈막을 형성한 것이어도 된다.
공정 5: 도 6b에 도시한 바와 같이, 전면에 실리콘 산화막(48)을 형성하고, 평탄화 처리막으로서 SOG막(49)을 형성하고, 도 6c에 도시한 바와 같이, 상기 SOG막(49)을 소정량 에치백한 후에, 실리콘 산화막(50)을 형성함으로써, 3층막으로 이루어지는 제2 층간 절연막(51)을 600㎚로 형성한다.
공정 6: 도 7a에 도시한 바와 같이, 상기 층간 절연막(51) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 비트선이 되는 제2 Al 배선(도시 생략)을 형성하고, 상기 제2 Al 배선을 피복하도록 전면에 600㎚의 제3 층간 절연막(52)을 형성하고, 상기 층간 절연막(52) 상에 Al막 등으로 이루어지는 금속막을 형성하고, 상기 금속막을 패터닝하여 제3 Al 배선(도시 생략)을 형성한다.
여기까지는 메모리 셀 트랜지스터에 어떤 프로그램을 기입하는가에 관계없이 제조할 수 있기 때문에, 웨이퍼를 만들어 둘 수 있다. 만들어 두는 경우, 금속 배선층의 보호와 부식 방지를 위해서, 표면에 50㎚ 정도의 얇은 실리콘 산화막 등에 의한 보호막(27)을 형성해 둠으로서 대응할 수 있다.
공정 7: 고객으로부터의 의뢰를 받아, 기입해야 되는 프로그램이 확정된 시점에서, 전면에 형성한 제4 층간 절연막(53) 상에 포토레지스트(54)를 형성한 후에, 상기 포토레지스트(54)를 마스크로 하여 층간 절연막을 에칭하여, 프로그램을 기입할 소정 메모리 셀 상방의 영역에 개구부(54a)를 설치함과 함께, 상기 제1 Al 배선(45) 상에 컨택트하는 컨택트 비아(54b)를 형성한다. 이 때, 상기 개구부(54a)를 형성하는 에칭은 상기 폴리실리콘막(42) 상에서 에칭이 종료한다(도 7b 참조).
공정 8: 도 7a에 도시한 바와 같이, 개구부(54a)로부터 게이트 전극(38) 바로 아래의 반도체 기판(31)에 붕소 등의 P형 불순물을 이온 주입함으로써, 소정의 메모리 셀 트랜지스터를 공핍화한다. 상술한 바와 같이 Al 배선(45)의 단부(45a)는 소자 분리막(34)의 단부의 바로 윗쪽에 형성되어 있기 때문에, 이를 마스크로 하여 이용함으로써, 보다 정밀도가 높은 이온 주입을 할 수 있다. 이에 따라, 이러한 메모리 셀 트랜지스터의 임계치 전압이 낮아져, ROM 데이터가 기입된다.
또한, 본 발명에서는 ROM 데이터를 기입할 때, 종래의 포토레지스트보다 가공 정밀도가 높은 금속막(Al 배선(45))을 마스크로 하여 이용하고 있기 때문에, 종래와 같이 소자 분리 불량의 발생을 회피하기 위해서 충분한 여유를 갖게 하여, 소자 분리막을 가공 한계보다 큰 폭으로 설정할 필요가 없어져, 미세화가 가능하게 된다.
여기서, 이온 주입의 에너지는 Al 배선(45)상의 층간 절연막(53, 52, 51)과 함께 층간 절연막(44)의 일부를 에칭하고 있기 때문에, 130KeV 내지 160KeV 정도의낮은 에너지로 행할 수 있다. 따라서, 주입 이온의 가로 방향의 확산을 방지할 수 있어, 보다 정밀도가 높은 이온 주입을 할 수 있다.
공정 9: 도시한 설명은 생략하지만, 상기 컨택트 비아를 통해 패드부를 형성한 후에, 전면에 패시베이션막을 형성하여, 원하는 프로그램이 기입된 마스크 ROM이 완성한다.
이상 설명한 바와 같이 본 발명에서는 폭이 넓은 Al 배선(45A)의 표면부에 소정 깊이를 갖는 오목부(47)를 형성해 둠으로써, SOG막 등을 이용하여 평탄화 처리가 실시된 층간 절연막을 구비하는 제조 프로세스에 있어서, 상기 폭이 넓은 Al 배선(45A) 상에 SOG막(49)이 필요 이상으로 두껍게 형성되지 않기 때문에, 상기 SOG막(49)의 에치백 시 및 그 후의 층간 절연막의 에칭 시에 에칭 잔존이 발생하지 않게 된다. 따라서, 층간 절연막의 에칭 시에 있어서의 개구 부족의 발생을 억지할 수 있고, 컨택트 비아나 ROM부의 정보 기입용 개구부를 안정적으로 개구할 수 있어, 특성 및 수율의 안정화를 도모할 수 있다. 또한, 웨이퍼면 내의 평탄화에 있어서 균일성이 향상한다.
이하, 본 발명의 다른 실시예에 대하여 도면을 참조하면서 설명한다. 또한, 제2 실시예와 동등한 제조 공정에 대해서는 제2 실시예에서 이용한 도면을 사용하여 설명한다.
여기서, 제3 실시예의 특징은 상술한 제2 실시예에 있어서의 도 5에 도시한 공정(즉, 상기 층간 절연막(44)을 형성하는 공정)의 후에, 도 8에 도시한 바와 같이 상기 층간 절연막(44) 상에 제1 Al 배선(45)을 형성함과 함께, 폭이 넓은 Al 배선(45A)에 소정 간격마다 슬릿(60)을 형성하는 것이다.
이와 같이 폭이 넓은 Al 배선(45A)에 소정 간격마다 슬릿(60)을 형성해 둠으로써, 이 슬릿(60) 내에 상기 층간 절연막(51)을 구성하는 SOG막(49)이 매설되기 때문에, 일 실시예와 마찬가지로 상기 폭이 넓은 Al 배선(45A)의 주변부에 필요 이상으로 SOG막이 두껍게 형성되지 않는다.
따라서, 본 실시예에 있어서도, 층간 절연막의 에칭 시에 있어서의 개구 부족의 발생을 억지할 수 있고, 컨택트 비아나 ROM 부의 정보 기입용 개구부를 안정적으로 개구할 수 있어, 특성 및 수율의 안정화를 도모할 수 있다. 또한, 웨이퍼면 내의 평탄화에 있어서 균일성이 향상한다.
다시 말하면, 본 실시예에서는 일 실시예와 같이 Al 배선(45A)을 형성한 후에, 상기 Al 배선(45A)의 표면부에 오목부(47)를 별도의 공정에서 형성하는 것과 달리, Al 배선(45, 45A)의 패터닝 형성 시에 상기 슬릿(60)을 형성하기 때문에 제조 공정 수가 증대하지 않는다.
또한, 본 발명의 기술 사상은 보다 다층의 금속 배선을 형성하는 경우에도 용이하게 적용 가능한 것이다.
또한, 상술한 공정 3에 있어서, 그 게이트 전극의 형성은 폴리실리콘막 형성, 폴리실리콘막 패터닝, 실리사이드막의 폴리실리콘막 상에의 선택적 형성으로 해도 된다.
또한, 상기 각 실시예에서는 P형 반도체 기판을 이용하는 경우를 설명했지만, N형 반도체 기판이어도 되고, 반도체 기판 상에 형성된 웰 영역이어도 된다.
또한, 상기 각 실시예에 있어서, 임계치 전압을 낮게 하는 공핍화 이온 주입 방식에 대하여 설명했지만, 임계치를 높게 하는 이온 주입을 행해도 프로그램의 기입을 할 수 있다.
또한, 본 발명의 적용 범위는 마스크 ROM 등에 있어서의 프로그램 기입 방법에 한정되는 것이 아니라, 금속 배선을 마스크로 하여 불순물 이온을 주입하는 공정을 갖는 각종 제품에 적용할 수 있는 것이다.
본 발명에 따르면, 금속 배선 상에 보호막을 형성해 둠으로써, 상기 금속 배선을 마스크로 하여 층간 절연막을 에칭할 때, 금속 배선이 에칭되지 않기 때문에, 개구부에 측벽 피착물이 형성되지 않고, 패시베이션막을 형성했을 때의 커버리지가 향상하기 때문에, 장치의 신뢰성이 향상한다.
본 발명에 따르면, 폭이 넓은 금속 배선의 표면부에 오목부 또는 상기 폭이 넓은 금속 배선에 슬릿을 형성해 둠으로써, 상기 오목부 또는 슬릿 내에 층간 절연막을 구성하는 평탄화 처리막이 매설되기 때문에, 이 폭이 넓은 금속 배선의 주변부에 필요 이상으로 평탄화 처리막이 적층되지 않고, 에칭 잔존에 기인한 특성 악화나 수율 저하를 억지할 수 있다.

Claims (10)

  1. 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고 형성된 금속 배선을 구비하고, 상기 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 층간 절연막의 일부를 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하여 이루어지는 반도체 장치에 있어서,
    상기 금속 배선 상에 상기 층간 절연막의 에칭 시의 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 보호막이, 티탄막 또는 티탄막과 티탄나이트라이드막의 적층막인 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고 형성된 금속 배선을 구비하고, 상기 금속 배선 상에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 층간 절연막의 일부를 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하는 반도체 장치의 제조 방법에 있어서,
    상기 금속 배선 상에 형성한 보호막에 의해 상기 금속 배선 표면이 노출되지 않도록 상기 층간 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 금속 배선은 다층 배선 구조로, 포토레지스트를 마스크로 하여 층간 절연막을 에칭할 때에 최하층의 금속 배선 상에 형성한 보호막에 의해 상기 금속 배선 표면이 노출되지 않도록 상기 층간 절연막을 에칭한 상태에서, 상기 금속 배선을 마스크로 하여 불순물 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 불순물 이온을 주입하는 공정이, 마스크 ROM을 구성하는 각 소자에 정보를 기입하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극을 피복하는 하층의 층간 절연막을 사이에 두고 형성된 폭이 좁은 금속 배선 및 폭이 넓은 금속 배선과, 상기 금속 배선을 피복하도록 형성되고 평탄화 처리가 실시된 상층의층간 절연막을 구비하고, 상기 금속 배선 상방에 형성한 포토레지스트와 상기 금속 배선을 마스크로 하여 상기 층간 절연막을 소정량 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하여 이루어지는 반도체 장치에 있어서,
    상기 폭이 넓은 금속 배선의 표면부에 오목부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 폭이 넓은 금속 배선을 세분화하도록 소정 간격마다 슬릿이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극과, 상기 게이트 전극에 인접하도록 형성된 소스·드레인 영역과, 상기 게이트 전극을 피복하는 층간 절연막을 사이에 두고 형성된 폭이 좁은 금속 배선 및 폭이 넓은 금속 배선과, 상기 금속 배선을 피복하도록 형성되고 평탄화 처리가 실시된 상층의 층간 절연막을 구비하고, 상기 금속 배선 상방에 형성한 포토 레지스트와 상기 금속 배선을 마스크로 하여 상기 층간 절연막을 소정량 에칭한 상태에서 상기 기판 표층에 불순물 이온을 주입하여 이루어지는 반도체 장치의 제조 방법에 있어서,
    상기 폭이 넓은 금속 배선의 표면부에 형성한 오목부 내에 평탄화 처리막이 매설되도록 상기 상층의 층간 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 폭이 넓은 금속 배선을 세분화하도록 소정 간격마다 형성한 슬릿 내에 평탄화 처리막이 매설되도록 상기 상층의 층간 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 불순물 이온을 주입하는 공정이, 마스크 ROM을 구성하는 각 소자에 정보를 기입하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2002-0013124A 2001-03-13 2002-03-12 반도체 장치와 그 제조 방법 KR100453864B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00069940 2001-03-13
JP2001069940A JP4368068B2 (ja) 2001-03-13 2001-03-13 半導体装置とその製造方法
JP2001112351A JP2002313960A (ja) 2001-04-11 2001-04-11 半導体装置とその製造方法
JPJP-P-2001-00112351 2001-04-11

Publications (2)

Publication Number Publication Date
KR20020073267A true KR20020073267A (ko) 2002-09-23
KR100453864B1 KR100453864B1 (ko) 2004-10-26

Family

ID=26611120

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0013124A KR100453864B1 (ko) 2001-03-13 2002-03-12 반도체 장치와 그 제조 방법

Country Status (4)

Country Link
US (2) US7084463B2 (ko)
KR (1) KR100453864B1 (ko)
CN (1) CN1375875B (ko)
TW (1) TW531893B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343893A (ja) * 2001-05-15 2002-11-29 Sanyo Electric Co Ltd 半導体装置の製造方法
US9034436B1 (en) * 2010-09-30 2015-05-19 The United States Of America, As Represented By The Secretary Of Agriculture Anti-corrosion coating utilizing bacterial precipitated exopolysaccharides
US8674522B1 (en) * 2012-10-11 2014-03-18 Nanya Technology Corp. Castle-like chop mask for forming staggered datalines for improved contact isolation and pattern thereof
CN107819013B (zh) * 2017-10-26 2020-01-21 上海天马微电子有限公司 显示面板及显示装置
CN110867137B (zh) * 2019-10-30 2021-07-06 深圳市华星光电半导体显示技术有限公司 显示面板的制备方法及显示面板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218568A (en) * 1991-12-17 1993-06-08 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same
US5378649A (en) * 1994-04-08 1995-01-03 United Microelectronics Corporation Process for producing non-volatile memory devices having closely spaced buried bit lines and non-overlapping code implant areas
US5418175A (en) * 1994-05-06 1995-05-23 United Microelectronics Corporation Process for flat-cell mask ROM integrated circuit
US5874359A (en) * 1995-04-27 1999-02-23 Industrial Technology Research Institute Small contacts for ultra large scale integration semiconductor devices without separation ground rule
KR19980702211A (ko) 1995-12-18 1998-07-15 야스카와 히데아키 2 층 이상의 금속 배선층을 포함하는 반도체 장치 및 그 제조 방법
JP2755243B2 (ja) * 1996-01-23 1998-05-20 日本電気株式会社 半導体記憶装置およびその製造方法
US5772906A (en) * 1996-05-30 1998-06-30 Lam Research Corporation Mechanism for uniform etching by minimizing effects of etch rate loading
JPH1012734A (ja) 1996-06-19 1998-01-16 Sony Corp 半導体装置の製造方法
KR100204541B1 (ko) 1996-08-16 1999-06-15 윤종용 반도체장치 및 그의 제조방법
US5937323A (en) * 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
KR100246805B1 (ko) 1997-06-30 2000-03-15 김영환 반도체 소자의 층간 평탄화 방법
JPH11111862A (ja) 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3253583B2 (ja) 1998-02-12 2002-02-04 三洋電機株式会社 半導体装置の製造方法
JPH11354652A (ja) * 1998-06-09 1999-12-24 Mitsubishi Electric Corp 半導体装置
US6518594B1 (en) * 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
US6133143A (en) * 1999-06-28 2000-10-17 United Semiconductor Corp. Method of manufacturing interconnect
US6380066B1 (en) * 2000-03-21 2002-04-30 Chartered Semiconductor Manufacturing Ltd. Methods for eliminating metal corrosion by FSG
US6326269B1 (en) * 2000-12-08 2001-12-04 Macronix International Co., Ltd. Method of fabricating self-aligned multilevel mask ROM
JP4523194B2 (ja) * 2001-04-13 2010-08-11 富士通セミコンダクター株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
US20060226515A1 (en) 2006-10-12
US20020130423A1 (en) 2002-09-19
US7084463B2 (en) 2006-08-01
CN1375875B (zh) 2010-05-12
CN1375875A (zh) 2002-10-23
KR100453864B1 (ko) 2004-10-26
TW531893B (en) 2003-05-11

Similar Documents

Publication Publication Date Title
US6770522B2 (en) Semiconductor device and manufacturing method thereof
US6657249B2 (en) Nonvolatile semiconductor memory device with peripheral circuit part comprising at least one of two transistors having lower conductive layer same perpendicular structure as a floating gate
US8357577B2 (en) Manufacturing method of semiconductor device having vertical type transistor
JP2019036687A (ja) 半導体装置
US20050255641A1 (en) Semiconductor device and method of manufacturing the same
US20060226515A1 (en) Semiconductor device and manufacturing method thereof
KR100377833B1 (ko) 보더리스 콘택 구조를 갖는 반도체 장치 및 그 제조방법
US20140141593A1 (en) Semiconductor device and method for forming the same
US5939758A (en) Semiconductor device with gate electrodes having conductive films
US6232640B1 (en) Semiconductor device provided with a field-effect transistor and method of manufacturing the same
JP3424091B2 (ja) 半導体素子の製造方法
US5348907A (en) Method of fabricating of semiconductor device by forming two electrically insulated wells of the same type electroconductivity on semiconductor substrate
US6576518B1 (en) Method of manufacturing a mask ROM semiconductor device
US20070196983A1 (en) Method of manufacturing non-volatile memory device
JP4368068B2 (ja) 半導体装置とその製造方法
KR940008727B1 (ko) 반도체장치
JP3253583B2 (ja) 半導体装置の製造方法
KR100660832B1 (ko) 플라즈마 데미지를 감소시키는 반도체 소자 및 그 제조방법
KR19990087996A (ko) 반도체디바이스및그제조공정
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100307296B1 (ko) 반도체장치의 콘택 형성방법
JP2002313960A (ja) 半導体装置とその製造方法
KR100367741B1 (ko) 개선된 보더리스 콘택 구조 및 그 제조방법
JP2002246484A (ja) 半導体装置とその製造方法
KR20020002880A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110929

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee