CN1375875A - 半导体装置及其制造方法 - Google Patents
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Abstract
作为半导体装置的掩膜ROM的稳定制造方法。其一,在基片上间隔栅绝缘膜形成栅电极,邻接该栅电极形成源、漏区,间隔将栅电极遮覆的层间绝缘膜形成铝布线;以铝布线为掩膜在基片表层注入杂质离子,在铝布线上形成保护膜,使得刻蚀所述层间绝缘膜时铝布线不外露。其二,在基片31上间隔栅绝缘膜35形成栅电极38,邻接该栅电极38形成源、漏区,间隔将栅电极38遮覆的层间绝缘膜44形成窄幅与宽幅铝布线45、45A,平坦化处理遮覆铝布线45、45A的SOG膜49,形成层间绝缘膜51;在层间绝缘膜51、44被刻蚀后,以铝布线45、45A上方的光刻胶54和该铝布线45、45A为掩膜向基片表层注入杂质离子;特征是在铝布线45A上形成凹陷部47。
Description
技术领域
本发明涉及半导体装置及其制造方法，具体涉及使得向构成掩膜只读存储器(掩膜ROM)各元件写入信息的工艺稳定的制造技术。
技术背景
为了缩短掩膜ROM的周转时间(TAT：Turn Around Time)，就形成铝布线后为信息写入(也称为程序写入、ROM写入)进行离子注入的技术而言，有各种各样众所周知的方法。以下，用图9对传统的制造方法作一说明。
工序1：如图9A所示，用热氧化法或CVD法在P型半导体基片71上形成由氧化硅膜构成的厚度为25nm的衬垫氧化膜72。衬垫氧化膜72是为保护半导体基片71的表面而形成的。
接着，在整个表面形成耐氧化的氮化硅膜73，之后在与纸面垂直的方向上，在氮化硅膜73上形成用以形成元件分离膜74的长条形开口部分73a。
工序2：如图9B所示，以氮化硅膜73作掩膜用LOCOS法氧化半导体基片71，形成元件分离膜74。此时，氧化区域侵入半导体基片71与氮化硅膜73之间形成鸟嘴部(バ-ズビ-ク)74a。接着，除去氮化硅膜73与衬垫氧化膜72，用热氧化法形成厚度14nm至17nm的栅绝缘膜75。接着，用CVD法形成厚度为350nm的多晶硅膜，再搀杂磷形成N型导电膜76。
工序3：如图9C所示，在垂直于元件分离膜74的方向上的长条形区域刻蚀导电膜76来形成栅电极76a(但是，由于刻蚀区相对纸面平行，未作图示)。接着，以栅电极76a为掩膜离子注入硼等的P型杂质，形成源区与漏区(由于源区与漏区形成于与纸面垂直的栅电极两边缘部的下面，未作图示)。
通过上述方式，被矩阵排列的存储单元晶体管便形成了。接着，在整个表面形成厚度为500nm的由氧化硅膜构成的层间绝缘膜77。接着，在元件分离膜74的上方形成与纸面垂直的长条形的铝布线78，形成位线。因为至此的制作过程可以不涉及向存储单元晶体管写入何种具体的程序，可以将半成品晶片存放入库。再有，存放入库时，先在整个表面形成作为保护膜的氧化硅膜79。
工序4：接到客户委托、确定了应写入的程序后，如图9D所示，形成设有掩膜ROM写入用开口部分80a的光刻胶。接着，从开口部分将硼等P型杂质离子注入到栅电极76a正下方的半导体基片71内，使得规定的存储单元晶体管耗尽化。由此，这样的存储单元晶体管的阈值电压变小，ROM数据被写入。
发明内容
(发明要解决的课题)
但是，一般地说，上述光刻胶的加工精度较低，例如只有0.5μm左右。因此，当在光刻胶80上形成开口部分80a时，就有了0.5μm的误差。并且，由于在如上所述的元件分离膜74中形成鸟嘴部74a，元件分离膜74的边缘部变薄，一旦开口部分80出现误差，当注入杂质离子时，就会出现(如图10所示的)杂质离子穿过鸟嘴部74a到达(图中A圈所围的)元件分离膜74下面的半导体基片71的情况。如果与这样的元件邻接，相邻元件之间就会出现在箭头所指的元件分离膜74的下面通过泄漏电流，成为元件分离不良的原因。并且，使光刻胶掩膜的加工精度提高会导致制造成本的大幅度增加。
而且，在装有耐压互不相同的各种晶体管的半导体装置中，栅绝缘膜的膜厚对应各种晶体管来加以设定。这时，例如在形成有两种膜厚的栅绝缘膜的场合，采用这样的工艺：一旦整体地形成厚的栅绝缘膜，将要形成薄栅绝缘膜一侧的栅绝缘膜刻蚀掉，然后再形成薄的栅绝缘膜。
这种场合，在刻蚀除去上述厚栅绝缘膜之时，由于刻蚀作用会将元件分离膜削去。采用这种工艺会使ROM部分的元件分离膜的膜厚变得越来越薄。
并且，在将ROM后置化的工艺中，为了能穿过层间绝缘膜与栅电极以及栅绝缘膜，数据写入时的离子注入需要1MeV至3MeV的电压。如果进行如此高能量的离子注入，注入的离子会在横向扩散，这也会引起上述的元件分离不良。
还有，能以如此高的能量进行离子注入的装置，价格一般都较贵，这又会导致成本的增加。
考虑上述各项主要原因，为了防止元件分离不良，让元件分离膜有充分的余量，必需设置比加工界限更大的宽度，同时元件分离膜的膜厚的薄膜化问题严重，这都会妨碍微细化的实现。
因此，实施了用比光刻胶具有更高加工精度的金属膜(铝布线等)作为掩膜来进行上述信息写入的技术。
现参照图11，对以这种金属膜作为掩膜的工艺中存在的问题进行说明。还有，图11中示出了由包括铝布线78、82、84等的多层布线构成的半导体装置的例子。
在以未作图示的光刻胶为掩膜进行层间绝缘膜刻蚀时，铝布线78也作为掩膜，如图11所示该铝布线78上的层间绝缘膜85、83、81以及层间绝缘膜77的一部分均被刻蚀。此时，该铝布线78本身也多少会受到刻蚀。因此，在开口部分85a的侧壁部分会形成侧壁附着物86。对侧壁附着物86作的成分分析表明，其中包括刻蚀气体(例如BCl3)、光刻胶所含的碳(C)成分和金属布线(铝)等。
然后，由于存在这种侧壁附着物86，会造成钝化膜87成膜时的覆盖不良(图中B圈所包围的部分)、产生针孔与耐湿性变差等可靠性方面的问题。另外，由于铝布线的截面变小，电子徙动寿命也会恶化，这是要解决的第一个课题。
再讨论第二个课题。例如，在以铝布线78为掩膜写入信息的工序中，常有在该铝布线78上形成经平坦化处理的层间绝缘膜的情况。作为经上述平坦化处理后的层间绝缘膜，还有这样的结构：在形成如图12A所示形成氧化硅膜91与旋涂玻璃(Spin-On-Glass)膜92(以下简称SOG膜)后，对该SOG膜92进行规定量的刻蚀，再形成氧化硅膜93。
这时，如图12A所示，当随机逻辑部分与存储部分的周边存在较宽的铝布线78A(例如15μm以上)时，受该较宽的铝布线78A的影响，在其周边会形成过厚的SOG膜92。
因此，在刻蚀信息写入区域形成开口部分的场合，如图12B所示会因过厚的SOG膜92造成刻蚀残留95，造成用以向接触柱(ContactPier)与ROM部分写入信息的开口部分的开口径不足，从而使合格率降低。
另外，可以考虑通过增大刻蚀量(时间)来抑制上述的刻蚀残留，但是这种场合，作为掩膜的铝布线本身也会多少被刻蚀掉。由此，在开口部分侧壁上会形成侧壁附着物，如果设定适当的刻蚀量(时间)，不会有特别的问题；但是当为抑制上述的刻蚀残留而设定过大的刻蚀量(时间)的场合，该侧壁附着物的影响就会增大，造成使钝化膜成膜时的覆盖不良、针孔的产生与耐湿性的恶化等可靠性方面的问题。进而，由于铝布线的截面积变小，电子徙动寿命也会恶化。
基于上述理由，不能为抑制刻蚀残留的产生而过分地增加刻蚀量(时间)。
(解决课题的手段)
为解决上述第一课题，本发明的半导体装置包括：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，间隔用以遮覆所述栅电极的层间绝缘膜形成的金属布线；在以所述金属布线上形成的光刻胶和该金属布线为掩膜对部分所述层间绝缘膜作了刻蚀的状态下，向所述基片表层注入杂质离子，即形成该半导体装置；
其特征在于：所述金属布线上已形成所述层间绝缘膜刻蚀时的保护膜。
其特征还在于：所述保护膜为钛膜，或者是钛膜与氮化钛膜构成的积层膜。
然后，所述半导体装置的制作方法的特征在于：在因所述金属布线上形成的保护膜使所述金属布线表面不外露的条件下，刻蚀所述层间绝缘膜。
其特征还在于：所述金属布线具有多层布线结构，在以光刻胶为掩膜对层间绝缘膜进行刻蚀时，以其最下层的金属布线上形成的保护膜使所述金属布线表面不外露，然后完成对所述层间绝缘膜刻蚀，再在这种状态下以所述金属布线为掩膜注入杂质离子。
其特征还在于：注入所述杂质离子的工序就是向构成掩膜ROM的各元件写入信息的工序。
由此，以金属布线为掩膜对层间绝缘膜进行刻蚀时，由于在该金属布线上形成保护膜可以金属布线不外露地进行刻蚀，所以可抑制在层间绝缘膜的开口部分中形成侧壁附着物。
为解决上述第二个课题，本发明的半导体装置包括：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极而形成的源、漏区，间隔用以遮覆所述栅电极的下层层间绝缘膜形成的窄幅金属布线与宽幅金属布线，以及将该等金属布线遮覆的、经平坦化处理的上层层间绝缘膜；在以所述金属布线上方形成的光刻胶和所述金属布线为掩膜对所述层间绝缘膜作了规定量刻蚀的状态下，向所述基片表层注入杂质离子，即形成该半导体装置；其特征在于：在所述宽幅金属布线的表面部分有凹陷部形成。
其特征还在于：为了细分所述宽金属布线，每隔规定间隔设置窄缝。
然后，所述半导体装置的制作方法的特征在于：以将平坦化处理膜埋设在所述宽幅金属布线表面部分形成的凹陷部内的方式，形成所述上层层间绝缘膜。
其特征还在于：为了在为分割所述宽幅金属布线而每隔规定间隔设置的窄缝内埋入平坦化处理膜，形成所述上层层间绝缘膜。
其特征还在于：注入所述杂质离子的工序就是向构成掩膜ROM的各元件写入信息的工序。
由此，因为在凹陷部与窄缝内埋入平坦化处理膜，在所述宽幅金属布线的周边不需要过多地层积所述平坦化处理膜，由此可抑制因刻蚀残留造成的开口不足。
附图说明
图1是用以说明本发明第一实施例的半导体装置制造方法的剖面图。
图2是用以说明本发明第一实施例的半导体装置制造方法的剖面图。
图3是用以说明本发明第一实施例的半导体装置制造方法的剖面图。
图4是用以说明本发明第一实施例的半导体装置制造方法的剖面图。
图5是用以说明本发明第二实施例的半导体装置制造方法的剖面图。
图6是用以说明本发明第二实施例的半导体装置制造方法的剖面图。
图7是用以说明本发明第二实施例的半导体装置制造方法的剖面图。
图8是用以说明本发明第三实施例的半导体装置制造方法的剖面图。
图9是用以说明传统的半导体装置制造方法的剖面图。
图10是用以说明传统的半导体装置制造方法的剖面图。
图11是用以说明传统的半导体装置之第一课题的剖面图。
图12是用以说明传统的半导体装置之第二课题的剖面图。
具体实施方式
以下参照附图就本发明半导体装置及其制造方法的第一实施例进行说明。
工序1：如图1A所示，与传统制造工艺的工序1相同，在半导体基片1上形成衬垫氧化膜2，并形成带开口部分的氮化硅膜3。
工序2：如图1B所示，以在半导体基片1上形成的氮化硅膜3为掩膜通过LOCOS(硅局部氧化)法来氧化半导体基片1，并形成元件分离膜4。
接着，除去衬垫氧化膜2及氮化硅膜3，用热氧化法形成厚度为14nm至17nm的栅绝缘膜5，用CVD法形成100nm的多晶硅膜，再搀杂磷形成N型导电膜6。
之后，形成150nm的钨等高熔点金属的硅化物膜7。硅化物膜7与导电膜6一起构成栅电极，这不仅减小了栅电极的电阻，而且具有后述的保护栅电极的作用。
工序3：如图1C所示，在与所述元件分离膜4垂直方向上的长条形区域，刻蚀导电膜6及硅化物膜7形成栅电极8(但是，由于刻蚀区域在相对纸面平行的面上，图中未示出)。
接着，以栅电极8为掩膜注入硼等P型离子，形成源区与漏区(由于源区与漏区在相对纸面垂直的方向上的栅电极8两边缘部的下面形成，未作图示)。
通过上述工序，形成矩阵形布置的存储单元晶体管。
然后，用CVD法在整个表面形成由氧化硅膜10、氮化硅膜11、多晶硅膜12以及氧化硅膜13构成的600nm厚的层间绝缘膜14。这里，所述多晶硅膜12作为在后述的对层间绝缘膜14进行刻蚀时的刻蚀阻挡(エツチングストツパ)。
工序4：如图2A所示，在所述层间绝缘膜14上形成由铝膜等构成的金属膜，在该金属膜上制作图案形成构成字线的铝布线15。
本工序是体现本发明特征的工序，首先在所述层间绝缘膜14上以500nm厚度形成由铝膜等构成的金属膜，在该金属膜上形成70nm的钛膜，进而形成由35nm的氮化钛膜构成的保护膜，在这些膜上制作图案形成构成字线的铝布线15。如此在本发明中，通过在铝布线15上形成保护膜17，在后述的以该铝布线作掩膜刻蚀层间绝缘膜时，由于该保护膜17的作用使铝布线15不受刻蚀，从而不会如传统工艺那样在层间绝缘膜的开口部分85a中形成侧壁附着物86(参见图11)。
并且，此时铝布线15的边缘部15a布置在元件分离膜4边缘部的正上方。又，作为所述铝布线15，也可以在金属膜下面形成20nm的钛膜，再形成35nm的氮化钛膜来构成阻挡层金属膜。
如此，在本发明中，铝布线15上通常至少形成其膜厚比用于上述阻挡层金属膜(20nm)等的钛膜厚得多的保护层(70nm)17，该保护层17在以铝布线15为掩膜刻蚀层间绝缘膜时作为刻蚀阻挡。又，该钛膜的膜厚可依据层间绝缘膜的刻蚀量任意设定。
工序5：如图2B所示，为了整个表面平坦化形成由氧化硅膜20、SOG膜21与氧化硅膜22三层膜构成的600nm厚的第二层间绝缘膜23，在所述层间绝缘膜23上形成由铝膜等构成的金属膜，再在该金属膜上制作图案来形成用以构成位线的第二铝布线24。
工序6：如图3A所示，在整个表面形成将所述第二铝布线24覆盖的600nm厚的第三层间绝缘膜25，在该层间绝缘膜25上形成由铝膜等构成的金属膜，再在该金属膜上制作图案来形成第三铝布线26。
由于到此为止的各制作工序不跟在存储单元晶体管写入何种程序相联系，因此可将晶片存放入库。为了防止金属布线层在存放中受腐蚀，可预先在其表面形成50nm左右的薄氧化硅膜层作为保护膜27。
工序7：在接到客户委托，确定了应写入程序时，在整个表面形成的第四层间绝缘膜28上形成光刻胶29，然后以该光刻胶29为掩膜刻蚀层间绝缘膜，在写入程序的规定存储单元上方的区域设置开口部分28a。此时，刻蚀终止于所述多晶硅膜12(参见图3B)。
并且，在该刻蚀工序中，由于如上述在铝布线15上形成了保护膜17，不会出现传统工艺的铝布线15本身被刻蚀的情况，也不会在开口部分28a的侧壁上形成附着物。因此，可以提高后述的形成钝化膜时的遮覆质量，例如可以抑制针孔的发生，并且改善耐湿性，从而可解决可靠性方面的问题。再有，由于没有减小铝布线15的截面积，也可抑制了电子徙动寿命的恶化。
并且，通过抑制上述附着物的发生，可实现接触电阻的稳定化。
再有，作为保护膜17，由于以钛膜与氮化钛膜叠层形成，铝布线15本身的刻蚀受到了抑制，并且还具有防硅结核(siliconnodule)的作用，而且作为反射防止膜使用也有效果。
又，虽然使用作为保护膜17的钛膜，但是本发明并不以此为限，只要选用的材料对于层间绝缘膜的选择性比铝布线更好就可以。
再有，如图4A所示，通过从开口部分28a向栅电极8正下方的半导体基片1离子注入硼等P型杂质，使规定的存储单元晶体管被耗尽。如上述，铝布线15的边缘部15a，由于形成在元件分离膜4的边缘部的正上方，以它为掩膜可以获得更高精度的离子注入。由此，这样的存储单元晶体管的阈值变低，ROM数据被写入。
而且，本发明中在ROM数据写入时采用比传统的光刻胶加工精度更高的金属膜(铝布线15)作为掩膜，因此可使所述半导体装置有非常充分的余地来回避传统工艺中元件分离不良现象的发生，因而可实现精细化加工。还有，例如光刻胶的加工精度为0.5μm，而金属膜的加工精度可达到0.1μm左右。
至于离子注入的能量，由于已经刻蚀掉了铝布线15上的层间绝缘膜23、25、28以及层间绝缘膜14的一部分，可以采用130KeV至160KeV左右的低能量。因此，可以防止注入离子的横向扩散，实现更高精度的离子注入。
工序8：如图4B所示，在整个表面形成钝化膜30后，写入所要程序的掩膜ROM即告完成。此时，在铝布线15上形成保护膜17，由于以该铝布线15为掩膜刻蚀层间绝缘膜时在开口部分28a中没有侧壁附着物形成，不会出现钝化膜30的覆盖不良问题。
以下，参照附图就本发明第二实施例进行说明。
工序1：如图5A所示，跟传统制造工艺中的工序1与上述第一实施例的制造工艺中的工序1相同，在半导体基片31上形成衬垫氧化膜32，并形成带开口部分的氮化硅膜33。
工序2：如图5B所示，以在半导体基片31上形成的氮化硅膜33为掩膜，用LOCOS法氧化半导体基片31，形成元件分离膜34。
接着，除去衬垫氧化膜32与氮化硅膜33，用热氧化法形成厚度为14nm至17nm的栅绝缘膜35。接着，用CVD法形成厚度为100nm的多晶硅膜，再搀杂磷形成N型导电膜36。
之后，形成150nm的钨等高熔点金属的硅化物膜37。硅化物膜37与导电膜36一起构成栅电极，这不仅降低了栅电极的电阻，而且具有后述的保护栅电极的作用。
工序3：如图5C所示，在与所述元件分离膜34垂直方向上的长条形区域刻蚀导电膜36与硅化物膜37来形成栅电极38(但是，由于刻蚀区在相对纸面平行的面上形成，未作图示)。
接着，以栅电极38为掩膜注入硼等的P型离子，形成源区与漏区(由于源区与漏区形成于与纸面垂直的栅电极38的两个边缘部的下面，未作图示)。
经上述工序，形成了矩阵形布置的存储单元晶体管。
然后，在整个表面形成厚度为600nm的由氧化硅膜40、氮化硅膜41、多晶硅膜42以及氧化硅膜43构成的第一层间绝缘膜44。此处，所述多晶硅膜42在后述的层间绝缘膜的刻蚀工序中成为刻蚀阻挡。
工序4：如图6A所示，在所述层间绝缘膜44上形成由铝膜等构成的金属膜，在该金属膜上制作图案形成构成字线的第一铝布线45。
本工序是体现本发明特征的工序，首先在所述层间绝缘膜44上以500nm厚度形成由铝膜等构成的金属膜，以未作图示的光刻胶为掩膜，在其上制作图案来形成作为字线的铝布线45，同时形成随机逻辑部分和位于存储部分周边的宽幅(例如15μm以上)铝布线45A。然后，以光刻胶46为掩膜并在其上制作图案，在该宽幅铝布线45A表面形成具有规定深度的凹陷部47。还有，图中只示出了该凹陷部47中的一个，实际上，按宽幅铝布线45A的尺寸每隔规定间隔均设置凹陷部。
并且，此时铝布线45的铝布线边缘部45a布置在元件分离膜34的边缘部的正上方形成。而且，作为所述铝布线45、45A，也可以在金属膜下面形成20nm的钛膜，再形成35nm的氮化钛膜来构成阻挡层金属膜。
工序5：如图6B所示，在整个表面形成氧化硅膜48并形成作为平坦化处理膜的SOG膜49，如图6C所示，在对该SOG膜49进行规定量的刻蚀后，形成氧化硅膜50，从而形成由三层膜构成的600nm厚的第二层间绝缘膜51。
工序6：如图7A所示，在所述层间绝缘膜51上形成由铝膜等构成的金属膜，在该金属膜上制作图案形成构成位线的第二铝布线(图示略)，再全面地形成将该第二铝布线覆盖的600nm厚的第三层间绝缘膜52，在该层间绝缘膜52上形成由铝膜等构成的金属膜，再在该金属膜上制作图案来形成第三铝布线(图示略)。
至此的各制作工序，跟向存储单元晶体管写入何种程序没有联系，因此可将晶片存放入库。而且，存放时，为了防止金属布线层受腐蚀，可预先在其表面形成50nm左右的薄氧化硅膜层作为保护膜。
工序7：在接到客户委托确定了应写入程序之时，在整个表面形成的第四层间绝缘膜53上形成光刻胶54，然后以该光刻胶54为掩膜刻蚀层间绝缘膜，在写入程序的规定存储单元上方设置开口部分54a，同时在所述第一铝布线45上形成用以接触的接触柱54b。此时，形成所述开口部分54a的刻蚀在所述多晶硅膜42处终止(参见图7B)。
工序8：如图7B所示，通过从所述开口部分54a向栅电极38正下方的半导体基片31离子注入硼等P型杂质，将规定的存储单元晶体管耗尽。如上述，由于铝布线45的边缘部45a形成于元件分离膜34的边缘部的正上方，以它作为掩膜可以获得更高精度的离子注入。由此，这种存储单元晶体管的阈值电压变低，ROM数据被写入。
而且，本发明中在ROM数据写入时采用比传统的光刻胶加工精度更高的金属膜(铝布线45)作掩膜，因此可使所述半导体装置有非常充分的余地来回避传统工艺中元件分离不良现象的发生，因而可实现精细化加工。
至于离子注入的能量，由于铝布线45上的层间绝缘膜53、52、51以及层间绝缘膜44的一部分已被刻蚀，可以采用130KeV至160KeV左右的低能量。因此，可以防止注入离子的横向扩散，实现更高精度的离子注入。
工序9：图示说明省略，在间隔所述接触柱形成衬垫部分后，在整个表面形成钝化膜，写入所要程序的掩膜ROM即告完成。
如上所述，在本发明中，通过预先在宽幅的铝布线45A的表面部分形成规定深度的凹陷部47，在包括用SOG膜等经平坦化处理的层间绝缘膜的制造过程中，在所述宽幅铝布线45A上不大于所需厚度地形成SOG膜49，所以在刻蚀该SOG膜49时以及刻蚀其后的层间绝缘膜时均无刻蚀残留产生。因此，可抑制刻蚀层间绝缘膜时的开口不足的产生，可实现以使接触柱和ROM部分信息写入用的开口部分稳定的方式进行开口，可实现半导体装置的特性以及合格率的稳定。并且，可以提高晶片面内平面度的均匀性。
以下，参照附图就本发明的第三实施例进行说明。关于那些与第二实施例相同的制造工序，使用第二实施例的附图进行说明。
第三实施例的特征在于：在上述第二实施例中图5所示的工序(即形成所述层间绝缘膜44的工序)后，如图8所示在该层间绝缘膜44上形成第一铝布线45的同时，在宽幅铝布线45A上每隔规定间隔形成窄缝60。
预先在这种宽幅的铝布线45A上每隔规定间隔形成窄缝60，在该窄缝60内埋设构成所述层间绝缘膜51的SOG膜49，因此可以跟第一实施例相同，不至于在宽幅铝布线45A的周边形成过厚的SOG膜。
因此，在本实施例中，可以抑制刻蚀层间绝缘膜时的开口不足，可以使接触柱与ROM部分的信息写入开口部分在开口时保持稳定，实现半导体装置的特性及合格率的稳定。并且，可改善晶片面内的平坦化的均匀性。
再说，本实施例不同于第一实施例那样，在形成铝布线45A后，以其他工序在该铝布线45A的表面部分形成凹陷部47，而是在铝布线45、45A的图案制作时形成所述窄缝60，因此不用再增加制造工序。
还有，本发明的技术思想在具有更多层金属布线形成的场合，也容易加以应用。
并且，在上述的各实施例的工序3中，其栅电极也可以这样形成：先形成多晶硅膜，然后进行多晶硅膜的图案制作，再在硅化物膜的多晶硅膜上选择形成。
尚且，上述各实施例中，说明了采用P型半导体基片的情况，对于N型半导体基片也适用，对于在半导体基片上形成的阱区(ウエル)也适用。
并且，上述各实施例中，对降低阈值电压的耗尽化离子注入方式作了说明，但是也可以通过提高阈值的离子注入来进行程序写入。
另外，本发明的适用范围并不局限于在掩膜ROM等的程序写入方法，凡有以金属布线为掩膜注入杂质离子工序的各种产品均可采用本发明。
(发明的效果)
依据本发明，通过先在金属布线上形成保护膜，以该金属布线为掩膜刻蚀层间绝缘膜时该金属布线就不会受到刻蚀，因此，在开口部分中就不会形成侧壁附着物，于是可改善钝化膜形成时的覆盖质量，提高半导体装置的可靠性。
并且，通过先在宽幅金属布线表面部分上形成凹陷部或者在该宽幅金属布线上形成窄缝，由于在该凹陷部或窄缝内埋设构成层间绝缘膜的平坦化处理膜，在该宽幅金属布线的周边就无须过多地层叠并非必需的平坦化处理膜，从而可以抑制起因于刻蚀残留的特性恶化与合格率降低。
Claims (10)
1.一种半导体装置，它包括：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔将所述栅电极遮覆的层间绝缘膜形成的金属布线；在以所述金属布线上形成的光刻胶和该金属布线为掩膜对部分的所述层间绝缘膜作了刻蚀的状态下，向所述基片表层注入杂质离子，即形成该半导体装置；
其特征在于：所述金属布线上已形成所述层间绝缘膜刻蚀时的保护膜。
2.如权利要求1所述的半导体装置，其特征在于：所述保护膜为钛膜或钛膜与氮化钛膜的叠层膜。
3.一种半导体装置的制造方法，该半导体装置包括：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔将所述栅电极遮覆的层间绝缘膜形成的金属布线；在以所述金属布线上形成的光刻胶和该金属布线为掩膜对部分的所述层间绝缘膜作了刻蚀的状态下，向所述基片表层注入杂质离子，即形成该半导体装置；
其特征在于：由于在所述金属布线上形成了保护膜，所述金属布线表面不外露地进行所述层间绝缘膜的刻蚀。
4.如权利要求3所述的半导体装置的制造方法，其特征在于：所述金属布线为多层布线结构，以光刻胶为掩膜刻蚀层间绝缘膜时，由于最下层金属布线上形成的保护膜使所述金属布线表面不外露，在如此完成了所述层间绝缘膜刻蚀的状态下，以该金属布线为掩膜进行杂质离子的注入。
5.如权利要求3或4所述的半导体装置的制造方法，其特征在于：注入所述杂质离子的工序即是将信息写入构成掩膜ROM的各元件的工序。
6.一种半导体装置，它包括：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，间隔将所述栅电极遮覆的下层层间绝缘膜而形成的窄幅金属布线与宽幅金属布线，以及为将所述金属布线遮覆而形成的、经平坦化处理的上层层间绝缘膜；在以所述金属布线上方形成的光刻胶和所述金属布线为掩膜对所述层间绝缘膜作了规定量刻蚀的状态下，向所述基片表层注入杂质离子，即形成该半导体装置；
其特征在于：在所述宽幅金属布线的表面部分有凹陷部形成。
7.如权利要求6所述的半导体装置，其特征在于：为了分割所述宽幅金属布线，每隔规定间隔设置窄缝。
8.一种半导体装置的制造方法，该半导体装置包括：在半导体基片上间隔栅绝缘膜形成的栅电极，邻接该栅电极形成的源、漏区，以及间隔将所述栅电极遮覆的层间绝缘膜形成的窄幅金属布线与宽幅金属布线，以及为将所述金属布线遮覆而形成的、经平坦化处理的上层层间绝缘膜；在以所述金属布线上方形成的光刻胶和所述金属布线为掩膜对所述层间绝缘膜作了规定量刻蚀的状态下，向所述基片表层注入杂质离子，即形成该半导体装置；
其特征在于：这样形成所述上层层间绝缘膜，使平坦化处理膜埋设在所述宽幅金属布线表面部分形成的凹陷部内。
9.如权利要求8所述的半导体装置的制造方法，其特征在于：这样形成所述上层层间绝缘膜，使平坦化处理膜埋设在为分割所述宽幅金属布线而每隔规定间隔形成的窄缝内。
10.如权利要求8所述的半导体装置的制造方法，其特征在于：注入所述杂质离子的工序，就是将信息写入构成掩膜ROM的各元件的工序。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100512 Termination date: 20180313 |