JPH11111862A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111862A JPH11111862A JP9267141A JP26714197A JPH11111862A JP H11111862 A JPH11111862 A JP H11111862A JP 9267141 A JP9267141 A JP 9267141A JP 26714197 A JP26714197 A JP 26714197A JP H11111862 A JPH11111862 A JP H11111862A
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- Japan
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- metal wiring
- rom
- film
- ion implantation
- semiconductor device
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Abstract
(57)【要約】
【課題】 イオン注入装置内の汚染を抑制すると共に、
金属配線の腐食という問題を解消する半導体装置の製造
方法を提供する。 【解決手段】 金属配線形成後の金属配線６を被覆する
ように薄膜７を形成する。次に、ＲＯＭコーディング用
マスクとしてのホトレジスト膜８を介して特定したメモ
リセルトランジスタのチャネル領域上の層間絶縁膜を所
定位置までエッチングした後、該ホトレジスト膜８を介
して特定したメモリセルトランジスタのチャネル領域に
ＲＯＭ書き込みのためのイオン注入を行い、イオン注入
領域９を形成するものである。
金属配線の腐食という問題を解消する半導体装置の製造
方法を提供する。 【解決手段】 金属配線形成後の金属配線６を被覆する
ように薄膜７を形成する。次に、ＲＯＭコーディング用
マスクとしてのホトレジスト膜８を介して特定したメモ
リセルトランジスタのチャネル領域上の層間絶縁膜を所
定位置までエッチングした後、該ホトレジスト膜８を介
して特定したメモリセルトランジスタのチャネル領域に
ＲＯＭ書き込みのためのイオン注入を行い、イオン注入
領域９を形成するものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくいえば、金属配線形成後にマス
クＲＯＭのＲＯＭ書き込みのためのイオン注入を行う際
の金属によるイオン注入装置内の汚染を抑制する技術に
関する。
法に関し、さらに詳しくいえば、金属配線形成後にマス
クＲＯＭのＲＯＭ書き込みのためのイオン注入を行う際
の金属によるイオン注入装置内の汚染を抑制する技術に
関する。
【０００２】
【従来の技術】通常、マスクＲＯＭのＴＡＴ（Turn Aro
und Time）を短縮化するために、Ａｌ−Ｓｉ−Ｃｕ等の
金属配線形成後にＲＯＭ書き込みのためのイオン注入を
行う技術が開発されている。例えば、１ＭｅＶ級の高エ
ネルギーのイオン注入装置を利用して層間絶縁膜及びゲ
ート電極を貫通させる方法がある。
und Time）を短縮化するために、Ａｌ−Ｓｉ−Ｃｕ等の
金属配線形成後にＲＯＭ書き込みのためのイオン注入を
行う技術が開発されている。例えば、１ＭｅＶ級の高エ
ネルギーのイオン注入装置を利用して層間絶縁膜及びゲ
ート電極を貫通させる方法がある。
【０００３】しかし、通常のイオン注入装置で製造でき
るものの方が、低コストであり、マスクＲＯＭの量産化
に適しているので、金属配線形成後の特定のメモリセル
トランジスタのチャネル領域上の層間絶縁膜を選択的に
エッチングし、その膜厚を薄くすることで一般的なイオ
ン注入装置で金属配線形成後のＲＯＭ書き込みのための
イオン注入を可能とした技術もある。
るものの方が、低コストであり、マスクＲＯＭの量産化
に適しているので、金属配線形成後の特定のメモリセル
トランジスタのチャネル領域上の層間絶縁膜を選択的に
エッチングし、その膜厚を薄くすることで一般的なイオ
ン注入装置で金属配線形成後のＲＯＭ書き込みのための
イオン注入を可能とした技術もある。
【０００４】図４において、Ａｌ−Ｓｉ−Ｃｕ等の金属
配線形成後の断面を示している。ここまでの工程は、例
えばＰ型の半導体基板１１表面に選択的に素子分離膜と
してのフィールド酸化膜１２を形成し、全面にＳｉＯ2
膜１３を形成した後、減圧ＣＶＤ法によりポリシリコン
膜から成る導電膜を形成し、パターニングすることで、
およそ２５００Åの膜厚のゲート電極１４を形成する。
尚、ポリシリコン膜とタングステンシリサイド膜（ＷＳ
ｉｘ）とから成る積層膜でも良い。
配線形成後の断面を示している。ここまでの工程は、例
えばＰ型の半導体基板１１表面に選択的に素子分離膜と
してのフィールド酸化膜１２を形成し、全面にＳｉＯ2
膜１３を形成した後、減圧ＣＶＤ法によりポリシリコン
膜から成る導電膜を形成し、パターニングすることで、
およそ２５００Åの膜厚のゲート電極１４を形成する。
尚、ポリシリコン膜とタングステンシリサイド膜（ＷＳ
ｉｘ）とから成る積層膜でも良い。
【０００５】続いて、前記ゲート電極１４を被覆するよ
うに減圧ＣＶＤ法によりＢＰＳＧ膜等から成るおよそ６
０００Åの膜厚の層間絶縁膜１５を形成し、全面にＡｌ
−Ｓｉ−Ｃｕ等をスパッタし、パターニングすること
で、およそ７０００Åの膜厚の金属配線１６を形成して
いる。この金属配線形成工程が終了した状態で、ＲＯＭ
書き込みの指示が為され、ＲＯＭコーディング用マスク
が完成するまで待機する。
うに減圧ＣＶＤ法によりＢＰＳＧ膜等から成るおよそ６
０００Åの膜厚の層間絶縁膜１５を形成し、全面にＡｌ
−Ｓｉ−Ｃｕ等をスパッタし、パターニングすること
で、およそ７０００Åの膜厚の金属配線１６を形成して
いる。この金属配線形成工程が終了した状態で、ＲＯＭ
書き込みの指示が為され、ＲＯＭコーディング用マスク
が完成するまで待機する。
【０００６】続いて、ＲＯＭ書き込みの指示が為される
と、図５において、ＲＯＭコーディング用マスクとして
のホトレジスト膜１７を形成した後、該ホトレジスト膜
１７をマスクにしてＲＯＭ書き込みのためのイオン注入
を行う領域上の層間絶縁膜１５を所定位置までエッチン
グする。そして、前記ホトレジスト膜１７をマスクにし
て特定のメモリセルトランジスタのチャネル領域に、例
えばボロン（11Ｂ+）を加速エネルギー１００ＫｅＶ〜
１８０ＫｅＶ、注入量１×１０14／ｃｍ2〜５×１０14
／ｃｍ2の条件で注入する。これにより、ゲート電極１
４を貫通したボロンがチャネル領域に注入され（図５の
イオン注入領域１８参照）、ＲＯＭの書き込みが完了す
る。
と、図５において、ＲＯＭコーディング用マスクとして
のホトレジスト膜１７を形成した後、該ホトレジスト膜
１７をマスクにしてＲＯＭ書き込みのためのイオン注入
を行う領域上の層間絶縁膜１５を所定位置までエッチン
グする。そして、前記ホトレジスト膜１７をマスクにし
て特定のメモリセルトランジスタのチャネル領域に、例
えばボロン（11Ｂ+）を加速エネルギー１００ＫｅＶ〜
１８０ＫｅＶ、注入量１×１０14／ｃｍ2〜５×１０14
／ｃｍ2の条件で注入する。これにより、ゲート電極１
４を貫通したボロンがチャネル領域に注入され（図５の
イオン注入領域１８参照）、ＲＯＭの書き込みが完了す
る。
【０００７】
【発明が解決しようとする課題】しかしながら、金属配
線形成後にＲＯＭ書き込みのためのイオン注入工程を行
う場合に、以下の問題が発生していた。即ち、Ａｌ−Ｓ
ｉ−Ｃｕ等の金属配線形成後にＲＯＭ書き込みのための
イオン注入工程を行うには、図５に示すように金属配線
１６のエッチング工程後にＲＯＭコーディング用マスク
としてのホトレジスト膜１７を形成し、図５に示すよう
に該ホトレジスト膜１７をマスクにしてイオン注入を行
うことになる。
線形成後にＲＯＭ書き込みのためのイオン注入工程を行
う場合に、以下の問題が発生していた。即ち、Ａｌ−Ｓ
ｉ−Ｃｕ等の金属配線形成後にＲＯＭ書き込みのための
イオン注入工程を行うには、図５に示すように金属配線
１６のエッチング工程後にＲＯＭコーディング用マスク
としてのホトレジスト膜１７を形成し、図５に示すよう
に該ホトレジスト膜１７をマスクにしてイオン注入を行
うことになる。
【０００８】このとき、金属配線１６のエッチング工程
時に基板１１端部をエッチング装置のクランプ部でクラ
ンプした状態で作業を行っている。従って、クランプ部
で挟まれた部分には、図６に示すように金属１６Ａが残
ってしまう。そして、ホトレジスト膜１７を形成した
後、ＲＯＭ書き込みのためのイオン注入を行う。このと
き、基板１１端部のホトレジスト膜はエッヂリンスによ
って除去されてしまうため、図７に示すように金属１７
Ａがそのまま露出してしまい、イオン注入装置内でも基
板１１を固定するためにクランプ部を使用しているの
で、金属汚染が発生していた。
時に基板１１端部をエッチング装置のクランプ部でクラ
ンプした状態で作業を行っている。従って、クランプ部
で挟まれた部分には、図６に示すように金属１６Ａが残
ってしまう。そして、ホトレジスト膜１７を形成した
後、ＲＯＭ書き込みのためのイオン注入を行う。このと
き、基板１１端部のホトレジスト膜はエッヂリンスによ
って除去されてしまうため、図７に示すように金属１７
Ａがそのまま露出してしまい、イオン注入装置内でも基
板１１を固定するためにクランプ部を使用しているの
で、金属汚染が発生していた。
【０００９】また、金属配線形成工程が終了した状態
で、ＲＯＭ書き込みの指示が為され、ＲＯＭコーディン
グ用マスクが完成するまで待機することになり、場合に
よってはそのままの状態で長時間放置される可能性もあ
り、金属配線が腐食するといった問題も発生し易くな
る。従って、本発明はイオン注入装置内の汚染を抑制す
ると共に、金属配線の腐食という問題を解消する半導体
装置の製造方法を提供することを目的とする。
で、ＲＯＭ書き込みの指示が為され、ＲＯＭコーディン
グ用マスクが完成するまで待機することになり、場合に
よってはそのままの状態で長時間放置される可能性もあ
り、金属配線が腐食するといった問題も発生し易くな
る。従って、本発明はイオン注入装置内の汚染を抑制す
ると共に、金属配線の腐食という問題を解消する半導体
装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、請求項１に記載した本発明は、
金属配線形成後の金属配線を被覆するように薄膜を形成
した後に、ＲＯＭ書き込みのためのイオン注入を行う工
程を有することを特徴とするものである。また、請求項
２に記載した本発明は、層間絶縁膜上に金属配線を形成
した後に、該金属配線を被覆するように薄膜を形成す
る。次に、ＲＯＭコーディング用マスクを介して特定し
たメモリセルトランジスタのチャネル領域上の前記層間
絶縁膜を所定位置までエッチングした後、該ＲＯＭコー
ディング用マスクを介して特定したメモリセルトランジ
スタのチャネル領域にＲＯＭ書き込みのためのイオン注
入を行うことを特徴とするものである。
に鑑み成されたもので、請求項１に記載した本発明は、
金属配線形成後の金属配線を被覆するように薄膜を形成
した後に、ＲＯＭ書き込みのためのイオン注入を行う工
程を有することを特徴とするものである。また、請求項
２に記載した本発明は、層間絶縁膜上に金属配線を形成
した後に、該金属配線を被覆するように薄膜を形成す
る。次に、ＲＯＭコーディング用マスクを介して特定し
たメモリセルトランジスタのチャネル領域上の前記層間
絶縁膜を所定位置までエッチングした後、該ＲＯＭコー
ディング用マスクを介して特定したメモリセルトランジ
スタのチャネル領域にＲＯＭ書き込みのためのイオン注
入を行うことを特徴とするものである。
【００１１】更に、請求項３に記載した本発明は、前記
薄膜がＳｉＯ2膜あるいはＳｉ3Ｎ4膜から成ることを特
徴とするものである。
薄膜がＳｉＯ2膜あるいはＳｉ3Ｎ4膜から成ることを特
徴とするものである。
【００１２】
【発明の実施の形態】以下で、本発明の一実施形態に係
る半導体装置の製造方法について図面を参照しながら説
明する。図１は本発明の一実施形態に係る半導体装置の
製造方法を示す第１の断面図であり、図２は本発明の一
実施形態に係る半導体装置の製造方法を示す第２の断面
図であり、図３は本発明の一実施形態に係る半導体装置
の製造方法を示す第３の断面図である。
る半導体装置の製造方法について図面を参照しながら説
明する。図１は本発明の一実施形態に係る半導体装置の
製造方法を示す第１の断面図であり、図２は本発明の一
実施形態に係る半導体装置の製造方法を示す第２の断面
図であり、図３は本発明の一実施形態に係る半導体装置
の製造方法を示す第３の断面図である。
【００１３】図１において、Ａｌ−Ｓｉ−Ｃｕ等の金属
配線形成後の断面を示している。ここまでの工程は、例
えばＰ型の半導体基板１表面に選択的に素子分離膜とし
てのフィールド酸化膜２を形成し、全面にＳｉＯ2膜か
ら成るゲート酸化膜３を形成した後、減圧ＣＶＤ法によ
りポリシリコン膜から成る導電膜を形成し、パターニン
グすることで、およそ２５００Åの膜厚のゲート電極４
を形成する。尚、ポリシリコン膜とタングステンシリサ
イド膜（ＷＳｉｘ）とから成る積層膜でも良い。
配線形成後の断面を示している。ここまでの工程は、例
えばＰ型の半導体基板１表面に選択的に素子分離膜とし
てのフィールド酸化膜２を形成し、全面にＳｉＯ2膜か
ら成るゲート酸化膜３を形成した後、減圧ＣＶＤ法によ
りポリシリコン膜から成る導電膜を形成し、パターニン
グすることで、およそ２５００Åの膜厚のゲート電極４
を形成する。尚、ポリシリコン膜とタングステンシリサ
イド膜（ＷＳｉｘ）とから成る積層膜でも良い。
【００１４】続いて、前記ゲート電極４を被覆するよう
に減圧ＣＶＤ法によりＢＰＳＧ膜等から成るおよそ６０
００Åの膜厚の層間絶縁膜５を形成し、全面にＡｌ−Ｓ
ｉ−Ｃｕ等をスパッタし、パターニングすることで、お
よそ７０００Åの膜厚の金属配線６を形成している。図
２において、前記金属配線６を被覆するように全面にＳ
ｉＯ2膜から成るおよそ５００Å乃至１０００Åの膜厚
の薄膜７を形成する。
に減圧ＣＶＤ法によりＢＰＳＧ膜等から成るおよそ６０
００Åの膜厚の層間絶縁膜５を形成し、全面にＡｌ−Ｓ
ｉ−Ｃｕ等をスパッタし、パターニングすることで、お
よそ７０００Åの膜厚の金属配線６を形成している。図
２において、前記金属配線６を被覆するように全面にＳ
ｉＯ2膜から成るおよそ５００Å乃至１０００Åの膜厚
の薄膜７を形成する。
【００１５】本工程は、本発明の特徴を成す工程であ
り、金属配線形成後に該金属配線６を被覆するようにＳ
ｉＯ2膜から成る薄膜７を形成することで、ＲＯＭ書き
込みのためのイオン注入を行う際に、イオン注入装置内
が金属で汚染されるという問題が抑制できる。尚、Ｓｉ
3Ｎ4膜から成る薄膜を形成するようにしても良い。即
ち、金属配線のエッチング工程時にウエハ端部をエッチ
ング装置のクランプ部でクランプした状態で作業を行う
ため、従来と同様にクランプ部で挟まれた部分には、図
５に示すように金属が残ってしまう。
り、金属配線形成後に該金属配線６を被覆するようにＳ
ｉＯ2膜から成る薄膜７を形成することで、ＲＯＭ書き
込みのためのイオン注入を行う際に、イオン注入装置内
が金属で汚染されるという問題が抑制できる。尚、Ｓｉ
3Ｎ4膜から成る薄膜を形成するようにしても良い。即
ち、金属配線のエッチング工程時にウエハ端部をエッチ
ング装置のクランプ部でクランプした状態で作業を行う
ため、従来と同様にクランプ部で挟まれた部分には、図
５に示すように金属が残ってしまう。
【００１６】しかし、本発明では、金属配線形成後に、
該金属配線６を被覆するように薄膜７を形成しているた
め、次工程でホトレジスト膜を形成した後、ＲＯＭ書き
込みのためのイオン注入を行う際に、イオン注入装置内
にセットされる基板上の金属は全て前記薄膜７で被覆さ
れているので、従来のような金属汚染の発生を抑制する
ことができる。
該金属配線６を被覆するように薄膜７を形成しているた
め、次工程でホトレジスト膜を形成した後、ＲＯＭ書き
込みのためのイオン注入を行う際に、イオン注入装置内
にセットされる基板上の金属は全て前記薄膜７で被覆さ
れているので、従来のような金属汚染の発生を抑制する
ことができる。
【００１７】また、金属配線形成工程が終了した状態
で、ＲＯＭ書き込みの指示が為され、ＲＯＭコーディン
グ用マスクが完成するまで待機することになり、場合に
よってはそのままの状態で長時間放置される可能性もあ
るが、本発明では、金属配線６を薄膜７で被覆した状態
で待機させることで、従来のような腐食という問題も抑
制できる。
で、ＲＯＭ書き込みの指示が為され、ＲＯＭコーディン
グ用マスクが完成するまで待機することになり、場合に
よってはそのままの状態で長時間放置される可能性もあ
るが、本発明では、金属配線６を薄膜７で被覆した状態
で待機させることで、従来のような腐食という問題も抑
制できる。
【００１８】続いて、図３に示すようにＲＯＭコーディ
ング用マスクとしてのホトレジスト膜８を形成した後、
該ホトレジスト膜８をマスクにしてＲＯＭ書き込みのた
めのイオン注入を行う領域上の層間絶縁膜５を所定位置
までエッチングする。このとき、前記薄膜７も同時にエ
ッチングされる。従って、薄膜７の材質としては、層間
絶縁膜５のエッチング時に同じエッチャーでエッチング
可能な材質を選定することが適当である。
ング用マスクとしてのホトレジスト膜８を形成した後、
該ホトレジスト膜８をマスクにしてＲＯＭ書き込みのた
めのイオン注入を行う領域上の層間絶縁膜５を所定位置
までエッチングする。このとき、前記薄膜７も同時にエ
ッチングされる。従って、薄膜７の材質としては、層間
絶縁膜５のエッチング時に同じエッチャーでエッチング
可能な材質を選定することが適当である。
【００１９】そして、前記ホトレジスト膜８をマスクに
して特定のメモリセルトランジスタのチャネル領域に、
例えばボロン（11Ｂ+）を加速エネルギー１００ＫｅＶ
〜１８０ＫｅＶ、注入量１×１０14／ｃｍ2〜５×１０1
4／ｃｍ2の条件で注入する。これにより、ゲート電極４
を貫通したボロンがチャネル領域に注入され（図３のイ
オン注入領域９参照）、ＲＯＭの書き込みが完了する。
して特定のメモリセルトランジスタのチャネル領域に、
例えばボロン（11Ｂ+）を加速エネルギー１００ＫｅＶ
〜１８０ＫｅＶ、注入量１×１０14／ｃｍ2〜５×１０1
4／ｃｍ2の条件で注入する。これにより、ゲート電極４
を貫通したボロンがチャネル領域に注入され（図３のイ
オン注入領域９参照）、ＲＯＭの書き込みが完了する。
【００２０】以上説明したように本発明では、金属配線
形成後にＲＯＭの書き込みを行う際に、イオン注入装置
内の金属汚染を抑制することができる。また、イオン注
入装置の金属汚染を防止できるため、ＲＯＭコーディン
グを後置化するウエハ専用のイオン注入装置を用意する
必要が無く、ライン能力を維持できる。
形成後にＲＯＭの書き込みを行う際に、イオン注入装置
内の金属汚染を抑制することができる。また、イオン注
入装置の金属汚染を防止できるため、ＲＯＭコーディン
グを後置化するウエハ専用のイオン注入装置を用意する
必要が無く、ライン能力を維持できる。
【００２１】更に、各種カスタマ切替えに伴う待ち時間
中の金属配線の腐食という問題を解消できる。
中の金属配線の腐食という問題を解消できる。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、金属配線形成後にＲＯＭの
書き込みを行うものにおいて、金属配線を被覆するよう
に薄膜を形成しているため、イオン注入装置内の金属汚
染を抑制することができる。また、イオン注入装置の金
属汚染を防止できるため、ＲＯＭコーディングを後置化
するウエハ専用のイオン注入装置を用意する必要が無
く、ライン能力を維持できる。
体装置の製造方法によれば、金属配線形成後にＲＯＭの
書き込みを行うものにおいて、金属配線を被覆するよう
に薄膜を形成しているため、イオン注入装置内の金属汚
染を抑制することができる。また、イオン注入装置の金
属汚染を防止できるため、ＲＯＭコーディングを後置化
するウエハ専用のイオン注入装置を用意する必要が無
く、ライン能力を維持できる。
【００２３】更に、金属配線を薄膜で被覆することで、
各種カスタマ切替えに伴う待ち時間中の金属配線の腐食
を抑制することができる。
各種カスタマ切替えに伴う待ち時間中の金属配線の腐食
を抑制することができる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図４】従来の半導体装置の製造方法を示す第１の断面
図である。
図である。
【図５】従来の半導体装置の製造方法を示す第２の断面
図である。
図である。
【図６】従来の半導体装置の製造方法の問題点を説明す
るための図である。
るための図である。
【図７】従来の半導体装置の製造方法の問題点を説明す
るための図である。
るための図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関 嘉則 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原 政治 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 森 真也 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 石部 ▲しん▼三 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 小佐野 善秀 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 星野 仁 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (3)
- 【請求項１】 金属配線形成後にＲＯＭ書き込みのため
のイオン注入工程を有する半導体装置の製造方法におい
て、 金属配線形成後の金属配線を被覆するように薄膜を形成
した後にＲＯＭ書き込みのためのイオン注入を行う工程
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 金属配線形成後にＲＯＭ書き込みのため
のイオン注入工程を有する半導体装置の製造方法におい
て、 層間絶縁膜上に金属配線を形成した後に該金属配線を被
覆するように薄膜を形成する工程と、 ＲＯＭコーディング用マスクを介して特定したメモリセ
ルトランジスタのチャネル領域上の前記層間絶縁膜を所
定位置までエッチングする工程と、 前記ＲＯＭコーディング用マスクを介して特定したメモ
リセルトランジスタのチャネル領域にＲＯＭ書き込みの
ためのイオン注入を行う工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記薄膜は、ＳｉＯ2膜あるいはＳｉ3Ｎ
4膜から成ることを特徴とする請求項１あるいは請求項
２に記載した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267141A JPH11111862A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267141A JPH11111862A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111862A true JPH11111862A (ja) | 1999-04-23 |
Family
ID=17440660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267141A Pending JPH11111862A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453864B1 (ko) * | 2001-03-13 | 2004-10-26 | 산요덴키가부시키가이샤 | 반도체 장치와 그 제조 방법 |
-
1997
- 1997-09-30 JP JP9267141A patent/JPH11111862A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100453864B1 (ko) * | 2001-03-13 | 2004-10-26 | 산요덴키가부시키가이샤 | 반도체 장치와 그 제조 방법 |
| US7084463B2 (en) | 2001-03-13 | 2006-08-01 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
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